KR100239714B1 - 데이타 출력버퍼 - Google Patents

데이타 출력버퍼 Download PDF

Info

Publication number
KR100239714B1
KR100239714B1 KR1019960077494A KR19960077494A KR100239714B1 KR 100239714 B1 KR100239714 B1 KR 100239714B1 KR 1019960077494 A KR1019960077494 A KR 1019960077494A KR 19960077494 A KR19960077494 A KR 19960077494A KR 100239714 B1 KR100239714 B1 KR 100239714B1
Authority
KR
South Korea
Prior art keywords
output
data
signal
pull
pad
Prior art date
Application number
KR1019960077494A
Other languages
English (en)
Other versions
KR19980058182A (ko
Inventor
정태형
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019960077494A priority Critical patent/KR100239714B1/ko
Publication of KR19980058182A publication Critical patent/KR19980058182A/ko
Application granted granted Critical
Publication of KR100239714B1 publication Critical patent/KR100239714B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

Abstract

본 발명은 반도체회로에 적용되는 데이타 출력버퍼의 설계기술에 관한 것으로, 종래의 데이타 출력버퍼에 있어서는 외부 노드가 하이-임피던스 상태로 되는 경우 출력단 풀업용 엔모스의 구동 시점이 소정 시간 지연되어 그만큼 데이타의 출력속도가 늦어지게 되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 각종 제어신호(CASB), (RASB), (DOE), (WEB)를 이용하여 제어신호(CS)를 발생하는 제어신호 출력부(41)와; 상기 제어신호(CS)의 제어를 받아 데이타가 출력되기 전에 데이타 풀업신호(DODP)와 입출력패드(I/O PAD)의 전위를 동일하게 한 후 상기 풀업/다운신호(DODP), (DODN)에 따라 입출력패드(I/O PAD)측에 데이타를 출력하는 데이타 출력부(44)를 포함하여 구성한 것이다.

Description

데이타 출력버퍼
제1도는 일반적인 데이타 출력버퍼의 회로도.
제2도의 (a) 내지 (g)는 데이타 출력모드에서 사용되는 각종 제어신호 및 제1도 각부의 파형도.
제3도는 제1도에서 데이타 출력시 출력단의 전위 변화를 보인 파형도.
제4도는 본 발명에 의한 데이타 출력버퍼의 일실시 예시 회로도.
제5도는 제4도에서 제어신호 출력부의 일실시 예시 상세 회로도.
제6도의 (a) 내지 (l)는 데이타 출력모드에서 사용되는 각종 제어신호 및 제4도 각부의 파형도.
제7도는 제4도에서 데이타 출력시 출력단의 전위 변화를 보인 파형도.
* 도면의 주요부분에 대한 부호의 설명
41 : 제어신호 출력부 42 : 풀업 구동부
43 : 풀다운 구동부 44 : 데이타 출력부
NM41-NM45 : 엔모스 PM41, PM42 : 피모스
ND41, ND42 : 낸드게이트 NOR41 : 노아게이트
I41 : 인버터
본 발명은 반도체회로에 적용되는 데이타 출력버퍼의 설계기술에 관한 것으로, 특히 엔모스트랜지스터로 구성되는 출력버퍼에 있어서 하이 데이타의 출력속도를 향상시키는데 적당하도록 한 데이타 출력버퍼에 관한 것이다.
제1도는 일반적인 데이타 출력버퍼의 회로도로서 이에 도시한 바와 같이, 출력 인에이블신호(DOE)의 제어하에 입력데이타(DOT)에 상응되는 데이타 풀업신호(DODP)를 출력하는 풀업구동부(11)와; 출력인에이블신호(DOE)의 제어하에 반전입력데이타(DOB)에 상응되는 데이타 풀다운신호(DODN)를 출력하는 풀다운구동부(12)와; 상기 데이타 풀업신호(DODP) 및 데이타 풀다운신호(DODN)에 따라 입출력패드(I/O PAD)측에 "하이" 또는 "로우" 데이타를 출력하는 데이타 출력부(13)로 구성된 것으로, 이의 작용을 설명하면 다음과 같다.
출력인에이블신호(DOE)가 "하이"로 액티브된 상태에서 입력데이타(DOT)가 "하이"로 공급되면 이에 의해 낸드게이트(ND11)에서 "로우"가 출력되어 피모스(PM11)가 온되는 반면 엔모스(NM11)가 오프된다. 이에 따라 전원단자전압(VPP)이 그 피모스(PM11)를 통해 풀업신호(DODP)로 공급된다. 즉, 데이타 풀업신호(DODP)가 "하이"로 공급된다.
이때, 상기의 입력조건에 의해 풀다운구동부(12)에서 데이타 풀다운신호(DODN)가 "로우"로 출력되어 풀다운용 엔모스(NM14)가 오프상태를 유지하고, 상기 "하이" 상태로 공급되는 데이타 풀업신호(DODP)에 의해 풀업용 엔모스(NM13)가 온되므로 전원단자전압(VCCO)이 그 엔모스(NM13)를 통해 입출력패드(I/O PAD)에 공급된다. 즉, 입출력패드(I/O PAD)에 "하이" 데이타가 출력된다.
또한, 상기 출력인에이블신호(DOE)가 "하이"로 액티브된 상태에서 반전입력데이타(DOB)가 "하이"로 공급되면 이에 의해 낸드게이트(ND12)에서 "로우"가 출력되어 피모스(PM12)가 온되는 반면 엔모스(NM12)가 오프된다. 이에 따라 전원단자전압(VPP)이 그 피모스(PM12)를 통해 풀다운신호(DODN)로 공급된다. 즉, 데이타 풀다운신호(DODN)가 "하이"로 공급된다.
이때, 상기의 입력조건에 의해 풀업구동부(11)에서 데이타 풀업신호(DODP)가 "로우"로 출력되어 풀업용 엔모스(NM13)가 오프상태를 유지하고, 상기 "하이" 상태로 공급되는 데이타 풀다운신호(DODN)에 의해 풀다운용 엔모스(NM14)가 온되므로 입출력패드(I/O PAD)의 전압이 "로우"로 하강된다. 즉, 입출력패드(I/O PAD)에 "로우" 데이타가 출력된다.
한편, 제2도의 (a) 내지 (g)는 제1도 각부의 파형도를 비롯하여 데이타의 리드동작시 제공되는 각종 제어신호의 타이밍을 보인 것이다. 또한, 제3도는 제1도에 의한 데이타의 출력속도를 보인 설명도로서 외부 노드가 하이-임피던스(high-Z)로 되는 경우 풀업용 엔모스(NM13)의 구동 시점은 상기 데이타 풀업신호(DODP)의 레벨이 (high-Z) + VTN이 될때 이므로 데이타의 출력속도가 약 0.5ns∼2ns 정도 지연된다.
이와 같이 종래의 데이타 출력버퍼에 있어서는 외부 노드가 하이-임피던스 상태로 되는 경우 출력단 풀업용 엔모스의 구동 시점이 소정 시간(0.5ns∼2ns) 지연되어 그만큼 데이타의 출력속도가 늦어지게 되는 결함이 있었다.
따라서, 본 발명의 목적은 데이타의 리드동작시 데이타 풀업신호와 입출력 패드의 전위를 동일한 레벨로 맞추어 주는 보조회로를 추가한 구성의 데이타 출력버퍼를 제공함에 있다.
제4도는 상기의 목적을 달성하기 위한 본 발명 데이타 출력버퍼의 일실시 예시회로도로서 이에 도시한 바와 같이, 컬럼어드레스 스트로브신호(CASB), 로우어드레스 스트로브신호(RASB), 출력인에이블신호(DOE), 라이트인에이블신호(WEB)를 논리조합하여 리드데이타 출력시간을 단축하기 위한 제어신호(CS)를 발생하는 제어신호 출력부(41)와; 상기 제어신호(CS)와 출력인에이블신호(DOE)의 제어하에 입력데이타(DOT)에 상응되는 데이타 풀업신호(DODP)를 출력하는 풀업구동부(42)와; 출력인에이블신호(DOE)의 제어하에 반전입력데이타(DOB)에 상응되는 데이타 풀다운신호(DODN)를 출력하는 풀다운구동부(43)와; 리드데이타가 출력되기 바로 전에 상기 제어신호(CS)의 제어를 받아 스위칭소자를 온시켜 상기 풀업구동부(42)의 출력단과 입출력패드(I/O PAD)의 전위를 일치화 시킨 후 상기 풀업/다운신호(DODP), (DODN)에 따라 입출력패드(I/O PAD)측에 데이타를 출력함으로써 데이타 출력속도를 향상시키는 데이타 출력부(44)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제5도 내지 제7도를 참조하여 상세히 설명하면 다음과 같다.
데이타 리드동작시 데이타를 출력하기 위한 각종 제어신호 즉, 제6도의 (a)와 같은 로우어드레스 스트로브신호(RASB), 제6도의 (b)와 같은 컬럼어드레스 스트로브신호(CASB), 제6도의 (c)와 같은 어드레스신호(Add), 제6도의 (d)와 같은 데이타(DOT/DOB)가 출력되는 환경하에서 제4도의 데이타 출력버퍼를 통해 입출력패드(I/O PAD)측으로 다음과 같이 데이타가 출력된다.
출력인에이블신호(DOE)에 의해 데이타가 출력되기 전에 상기에서와 같이 컬럼어드레스 스트로브신호(CASB) 및 로우어드레스 스트로브신호(RASB)가 "로우"로 공급되어 제어신호 출력부(41)의 노아게이트(NOR51)에서 "하이" 신호가 출력되고, 이는 인버터(I51)를 통해 "로우" 신호로 반전되어 노아게이트(NOR52)의 제1입력단자에 "로우" 신호가 공급된다. 이때, 상기 출력인에이블신호(DOE)는 "로우" 상태를 유지하므로 상기 노아게이트(NOR52)의 제2입력단자에 "로우"가 공급되고, 이때, 반전된 라이트인에이블신호(WEB)가 "하이" 상태이므로 상기 노아게이트(NOR52)의 제3입력단자에 "로우"가 공급된다.
결국, 상기와 같이 노아게이트(NOR52)의 모든 입력단자에 소정시간동안 "로우"가 공급되어 이때, 노아게이트(NOR52)에서 제6도의 (h)와 같이 "하이"로 액티브된 제어신호(CS)가 출력되고, 이는 데이타 출력부(44)내의 엔모스(NM43)의 게이트에 공급되어 그 엔모스(NM43)가 온된다. 이에 따라 데이타 풀업신호(DODP)와 입출력패드(I/O PAD)의 전위가 동일하게 된다.
이후, 출력인에이블신호(DOE)가 제6도의 (e)에서와 같이 "하이"로 액티브되고, 입력데이타(DOT)가 "하이"로 공급되면 이에 의해 낸드게이트(ND41)에서 "로우"가 출력되어 피모스(PM41)가 온되는 반면 그 "로우" 신호에 의해 노아게이트(NOR41)에서 "로우"신호가 출력되어 엔모스(NM41)가 오프된다. 이에 따라 전원단자전압(VPP)이 그 피모스 (PM41)를 통해 풀업신호(DODP)로 공급된다. 즉, 데이타 풀업신호(DODP)가 소정 레벨 이상의 "하이"로 공급되어 그 풀업용 엔모스(NM44)가 온된다.
이때, 상기의 입력조건에 의해 풀다운구동부(43)에서 데이타 풀다운신호(DODN)가 "로우"로 출력되어 풀다운용 엔모스(NM45)가 오프상태를 유지하므로 전원단자전압(VCCO)이 상기 턴온된 엔모스(NM44)를 통해 입출력패드(I/O PAD)에 공급되어 이의 전위가 "하이"로 상승된다. 즉, 입출력패드(I/O PAD)에 "하이" 데이타가 출력된다.
여기서, 주목할 사항은 상기 입출력패드(I/O PAD)를 통해 "하이" 데이타를 출력하기 전에 상기 제어신호 출력부(41) 및 엔모스(NM43)에 의해 이미 데이타 풀업신호(DODP)와 입출력패드(I/O PAD)의 전위가 동일하게 되어 있으므로 엔모스(NM44)를 구동시키는데 약간의 지연시간만을 발생하므로 그만큼 데이타 출력신간이 빨라진다는 것이다.
또한, 반전 입력데이타(DOB)가 "하이"로 공급되면, 이에 의해 풀다운 구동부(43)의 낸드게이트(ND43)에서 "로우" 신호가 출력되어 피모스(PM42)가 온되는 반면 엔모스(NM42)가 오프된다. 이에 따라 전원단자전압(VPP)이 그 피모스(PM42)를 통해 풀다운신호(DODN)로 공급되어 풀다운용 엔모스(NM45)가 온되고, 이로 인하여 입출력패드(I/O PAD)의 전압이 "로우"로 하강된다. 즉, 입출력패드(I/O PAD)에 "로우" 데이타가 출력된다.
한편, 제6도의 (i)∼(l)는 패스트 페이지모드(Fast Page mode)에서 상기 제어신호 출력부(41) 및 엔모스(NM43)를 이용하여 입출력패드(I/O PAD)를 하이-지(high-Z) 상태로 만든 후 컬럼어드레스 스트로브신호(CASB)에 동기하여 그 하이-지(high-Z) 상태 값을 읽어가는 과정을 보인 타이밍도이다.
제7도는 제4도에 의한 데이타의 출력속도를 보인 설명도로서 제3도와 비교해 볼때 데이타의 출력속도가 향상되었음을 알 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 제어신호 출력부를 이용하여 "하이" 데이타를 출력하기 전에 데이타 풀업신호와 입출력패드의 전위가 동일하게 한 후 "하이" 데이타를 출력함으로써 그만큼 풀업용 엔모스의 구동시간이 짧아져 데이타 출력속도를 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. (정정) 컬럼어드레스 스트로브신호(CASB), 로우어드레스 스트로브신호(RASB), 출력인에이블신호(DOE), 라이트인에이블신호(WEB)를 논리조합하여 리드데이타 출력시간을 단축하기 위한 제어신호(CS)로 출력하는 제어신호 출력부(41)와; 상기 제어신호(CS)와 출력인에이블신호(DOE)의 제어하에 입력데이타(DOT)에 상응되는 데이타 풀업신호(DODP)를 출력하는 풀업구동부(42)와; 출력인에이블신호(DOE)의 제어하에 반전입력데이타(DOB)에 상응되는 데이타 풀다운신호(DODN)를 출력하는 풀다운구동부(43)와; 리드데이타가 출력되기 바로 전에 상기 제어신호(CS)의 제어를 받아 스위칭소자를 온시켜 상기 풀업구동부(42)의 출력단과 입출력패드(I/O PAD)의 전위를 일치화 시킨 후 상기 풀업/다운신호(DODP), (DODN)에 따라 입출력패드(I/O PAD)측에 데이타를 출력함으로써 데이타 출력속도를 향상시키는 데이타 출력부(44)로 구성한 것을 특징으로 하는 데이타 출력버퍼.
  2. 제1항에 있어서, 제어신호 출력부(41)는 로우어드레스 스트로브신호(RASB) 및 컬럼어드레스 스트로브신호(CASB)를 노아연산하고 이를 반전시키는 노아게이트(NOR51) 및 인버터(I51)와; 반전된 라이트인에이블신호(WEB)를 반전시키는 인버터(I52)와; 상기 인버터(I51), (I52)의 출력신호 및 출력인에이블신호(DOE)를 노아연산하여 그 결과를 제어신호(CS)로 출력하는 노아게이트(NOR52)로 구성한 것을 특징으로 하는 데이타 출력버퍼.
  3. 제1항에 있어서, 데이타 출력부(44)는 전원단자(VCCO)를 엔모스(NM44)를 통해 입출력패드(I/O PAD)에 접속함과 아울러 그 접속점을 다시 엔모스(NM45)를 통해 접지단에 접속한 후, 데이타 풀다운신호(DODN) 단자를 상기 엔모스(NM44)의 게이트에 접속하여 그 접속점을 게이트에 상기 제어신호(CS)가 공급되는 엔모스(NM43)를 통해 상기 입출력패드(I/O PAD)에 접속하여 구성한 것을 특징으로 하는 데이타 출력버퍼.
KR1019960077494A 1996-12-30 1996-12-30 데이타 출력버퍼 KR100239714B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960077494A KR100239714B1 (ko) 1996-12-30 1996-12-30 데이타 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077494A KR100239714B1 (ko) 1996-12-30 1996-12-30 데이타 출력버퍼

Publications (2)

Publication Number Publication Date
KR19980058182A KR19980058182A (ko) 1998-09-25
KR100239714B1 true KR100239714B1 (ko) 2000-01-15

Family

ID=19492534

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077494A KR100239714B1 (ko) 1996-12-30 1996-12-30 데이타 출력버퍼

Country Status (1)

Country Link
KR (1) KR100239714B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741775A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 Dram输出驱动电路及其减小漏电的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741775A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 Dram输出驱动电路及其减小漏电的方法

Also Published As

Publication number Publication date
KR19980058182A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
US7092299B2 (en) Memory devices, systems and methods using selective on-die termination
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
US5124585A (en) Pulsed bootstrapping output buffer and associated method
JP3169987B2 (ja) 入力緩衝回路を含む集積回路
US6154415A (en) Internal clock generation circuit of semiconductor device and method for generating internal clock
KR980011453A (ko) 출력버퍼회로
KR900007999B1 (ko) 반도체 메모리 장치
KR100259070B1 (ko) 데이터 출력 버퍼 회로
KR0172345B1 (ko) 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로
KR940009245B1 (ko) 다이내믹 ram의 판독회로
KR890007430A (ko) 반도체 장치의 출력회로
KR100301602B1 (ko) 출력파형의링잉을억제하는것이가능한반도체장치
KR100239714B1 (ko) 데이타 출력버퍼
US5638328A (en) Data output buffers and methods having a clamp function
JP3159359B2 (ja) 半導体装置
US4435791A (en) CMOS Address buffer for a semiconductor memory
JP3168977B2 (ja) 半導体装置
KR0179913B1 (ko) 출력 인에이블 신호 발생 회로
US7535774B2 (en) Circuit for generating an internal enabling signal for an output buffer of a memory
KR100313519B1 (ko) 출력 버퍼 제어 회로
JPH02113493A (ja) 半導体記憶装置
KR930014574A (ko) 프리세트회로를 구비하는 데이타 출력버퍼
KR0140126B1 (ko) 고주파 동작용 데이타 출력버퍼
KR100557591B1 (ko) 데이타 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090922

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee