JPH02113493A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02113493A JPH02113493A JP63265307A JP26530788A JPH02113493A JP H02113493 A JPH02113493 A JP H02113493A JP 63265307 A JP63265307 A JP 63265307A JP 26530788 A JP26530788 A JP 26530788A JP H02113493 A JPH02113493 A JP H02113493A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記・ｍ装置に関し、特にアクセスタイム
の高速化を計った出力回路に関するものである。
の高速化を計った出力回路に関するものである。
［従来の技術１
第３図は従来の半導体記憶装置の出力回路を示す図であ
る。ｌはＰチャネルＭＯ３ＦＥＴの出力ドライバ、２は
ＮチャネルＭＯ５ＦＥＴの出力ドライバである。メモリ
セルからの読み出しデータはり、Ｄに与えられインバー
タからなるバッファ回路を通して出力ドライバに供給さ
れる。
る。ｌはＰチャネルＭＯ３ＦＥＴの出力ドライバ、２は
ＮチャネルＭＯ５ＦＥＴの出力ドライバである。メモリ
セルからの読み出しデータはり、Ｄに与えられインバー
タからなるバッファ回路を通して出力ドライバに供給さ
れる。
第４図は第３図の回路の動作を示すタイミングチャート
である。ここでＡｉはアドレス信号であり、アクセスタ
イムｔＡＣＣはＡｉの変化がら出力端子Ｄｏｕｔの変化
で規定される１図中ではＡｉがＬのときＬデータを出力
し、ＡｉがＨのときＨデータを出力するものとしており
、Ａｉが立」：すＤがＨ，ＤがＬになった後にＤｏｕｔ
が変化してＯＶからＶｄｄに立上っている。またＡｉが
立下った時もり、Ｄが変化した後にＤｏｕｔがＶｄｄか
らＯｖに立下っている。
である。ここでＡｉはアドレス信号であり、アクセスタ
イムｔＡＣＣはＡｉの変化がら出力端子Ｄｏｕｔの変化
で規定される１図中ではＡｉがＬのときＬデータを出力
し、ＡｉがＨのときＨデータを出力するものとしており
、Ａｉが立」：すＤがＨ，ＤがＬになった後にＤｏｕｔ
が変化してＯＶからＶｄｄに立上っている。またＡｉが
立下った時もり、Ｄが変化した後にＤｏｕｔがＶｄｄか
らＯｖに立下っている。
［発明が解決しようとする課題］
以上のように従来の出力回路はメモリセルからのデータ
が現れた後に出力端子の電圧が変化している。出力端子
には大きな外部の負荷容量がつながるため、その遷移に
時間がかかり、アクセスタイムの中で大きな割合を占め
ていた。
が現れた後に出力端子の電圧が変化している。出力端子
には大きな外部の負荷容量がつながるため、その遷移に
時間がかかり、アクセスタイムの中で大きな割合を占め
ていた。
本発明は以上の問題点を解決するためになされたもので
、アクセスタイムにおける出力変化の占める時間を少な
くして高速化をはかることを目的とするものである。
、アクセスタイムにおける出力変化の占める時間を少な
くして高速化をはかることを目的とするものである。
［課題を解決するための手段１
本発明の半導体記憶装置は、アドレス信号の変化を検知
してパルスを発生するパルス発生回路と、該パルス発生
期間に出力端子の電位を検出し出力ドライバのプリセッ
ト制御信号を発生する出力電位検出回路と、前記パルス
発生期間にメモリセルからの読出しデータの送出を禁止
し前記プリセット制御信号をもとに出力端子の電位に相
反する出力ドライバを動作することにより出力端子を中
間レベルにする出力ドライバ駆動回路を備えることを特
徴とする。
してパルスを発生するパルス発生回路と、該パルス発生
期間に出力端子の電位を検出し出力ドライバのプリセッ
ト制御信号を発生する出力電位検出回路と、前記パルス
発生期間にメモリセルからの読出しデータの送出を禁止
し前記プリセット制御信号をもとに出力端子の電位に相
反する出力ドライバを動作することにより出力端子を中
間レベルにする出力ドライバ駆動回路を備えることを特
徴とする。
［実 施 例１
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の半導体記憶装置の出力回路を示す回路
図である。■はＰチャネルの出力ドライバ、２はＮチャ
ネルの出力ドライバである。３はアドレス信号Ａｉを人
力とし、Ａｉが変化した時にパルスＡＴＤを発生するパ
ルス発生回路で、出力電位検出回路４と出力ドライバ駆
動回路５の動作の制御を行なう６出力型位検出回路４は
ＡＴＤがＬの時は■１はり、Ｖ、はＨであり、出力ドラ
イバ駆動回路５はこれらの信号により出力ドライバを動
作することはない。一方読出しデータＤ、Ｉ〕は５を通
して出力ドライバに与えられ、Ｄｏｕｔはり、Ｄに従っ
た電位になる。ＡＴＤがＨの時はＮ０Ｒ８の出力はり、
ＮＡＮＤＩ １の出力はトＩになり、Ｄ、Ｄは出力ドラ
イバに伝わらない、またＶ、、Ｖ２はＤｏｕｔのレベル
に従って決まる。ＤｏｕｔがＬレベルの時はＶ、、Ｖ２
共にＨになり、５を通してドライバに供給される電位は
共にＬレベルであり、Ｐチャネルドライバｌだけオンに
なる。ＤｏｕｔがＨレベルの時はその逆でＮチャネルド
ライバ２だけがオンになる。これにより、出力ドライバ
はＤｏｕｔの電位状態を変人る方向に動作する。Ｎ０Ｒ
６の論理しきい値電圧を低く、ＮＡＮＤ７の論理しきい
値電圧を高くすることにより、Ｄｏｕｔがこれらのしき
い値電圧の中間レベルにある時Ｖ１はし、■２はＨにな
り出力ドライバが両方共オフ状態になるＤｏｕｔのレベ
ルが存在する。
図である。■はＰチャネルの出力ドライバ、２はＮチャ
ネルの出力ドライバである。３はアドレス信号Ａｉを人
力とし、Ａｉが変化した時にパルスＡＴＤを発生するパ
ルス発生回路で、出力電位検出回路４と出力ドライバ駆
動回路５の動作の制御を行なう６出力型位検出回路４は
ＡＴＤがＬの時は■１はり、Ｖ、はＨであり、出力ドラ
イバ駆動回路５はこれらの信号により出力ドライバを動
作することはない。一方読出しデータＤ、Ｉ〕は５を通
して出力ドライバに与えられ、Ｄｏｕｔはり、Ｄに従っ
た電位になる。ＡＴＤがＨの時はＮ０Ｒ８の出力はり、
ＮＡＮＤＩ １の出力はトＩになり、Ｄ、Ｄは出力ドラ
イバに伝わらない、またＶ、、Ｖ２はＤｏｕｔのレベル
に従って決まる。ＤｏｕｔがＬレベルの時はＶ、、Ｖ２
共にＨになり、５を通してドライバに供給される電位は
共にＬレベルであり、Ｐチャネルドライバｌだけオンに
なる。ＤｏｕｔがＨレベルの時はその逆でＮチャネルド
ライバ２だけがオンになる。これにより、出力ドライバ
はＤｏｕｔの電位状態を変人る方向に動作する。Ｎ０Ｒ
６の論理しきい値電圧を低く、ＮＡＮＤ７の論理しきい
値電圧を高くすることにより、Ｄｏｕｔがこれらのしき
い値電圧の中間レベルにある時Ｖ１はし、■２はＨにな
り出力ドライバが両方共オフ状態になるＤｏｕｔのレベ
ルが存在する。
次に第２図のタイミングチャートを使って第１図の回路
の動作を説明する。ここでＡｉがＬの時に読出しデータ
はり、ＡｉがＨの時に読出しデータがＨであるとする。
の動作を説明する。ここでＡｉがＬの時に読出しデータ
はり、ＡｉがＨの時に読出しデータがＨであるとする。
最初ＡＴＤはＬであるためＶ、はし、■２はＨ状態でＤ
ｏｕｔはり、Ｄに従ってＬレベルになっている。ここで
Ａ１が立上るとＡＴＤはＨになり、Ｄｏｕｔがしてある
ことからＶｌがＨになる。そしてＰチャネルドライバが
オンして、Ｄｏｕｔが上昇する。Ｄｏｕｔが第１図のＮ
０Ｒ６の論理しきい値電圧に達するとＶは再びＬになり
、Ｐチャネルドライバがオフになるため、Ｄｏｕｔは上
昇が停止し、中間レベルを保持する。その後メモリセル
からの読み出しが行なわれ、ＤがＨ，ＤがＬになり、Ａ
ＴＤのパルスがＬレベルに変わると、Ｄ、Ｄに従ってＰ
チャネルドライバが再び動作を始めて、Ｄｏｕｔは上昇
して読出しデータが出力端子に現れる。
ｏｕｔはり、Ｄに従ってＬレベルになっている。ここで
Ａ１が立上るとＡＴＤはＨになり、Ｄｏｕｔがしてある
ことからＶｌがＨになる。そしてＰチャネルドライバが
オンして、Ｄｏｕｔが上昇する。Ｄｏｕｔが第１図のＮ
０Ｒ６の論理しきい値電圧に達するとＶは再びＬになり
、Ｐチャネルドライバがオフになるため、Ｄｏｕｔは上
昇が停止し、中間レベルを保持する。その後メモリセル
からの読み出しが行なわれ、ＤがＨ，ＤがＬになり、Ａ
ＴＤのパルスがＬレベルに変わると、Ｄ、Ｄに従ってＰ
チャネルドライバが再び動作を始めて、Ｄｏｕｔは上昇
して読出しデータが出力端子に現れる。
ＡｉがＬに立下ると再びＡＴＤパルスが発生して、この
時Ｄｏｕｔがト１であることから、Ｖ２はＬになりＮチ
ャネルドライバがオンしＤｏｕｔは第１図のＮＡＮＤ７
の論理しきい値電圧に到達するまで下降する。ＡＴＤが
Ｌレベルになった時、１） ｏ ｕ ｔはその中間レベ
ルからり、Ｄに従って下降しデータが出力される。
時Ｄｏｕｔがト１であることから、Ｖ２はＬになりＮチ
ャネルドライバがオンしＤｏｕｔは第１図のＮＡＮＤ７
の論理しきい値電圧に到達するまで下降する。ＡＴＤが
Ｌレベルになった時、１） ｏ ｕ ｔはその中間レベ
ルからり、Ｄに従って下降しデータが出力される。
上記実施例は出力ドライバがＭＯＳＦＥＴの場合につい
て説明したが、バイポーラトランジスタなど他のデバイ
スについても適用は可能であり、第１図のＰチャネルト
ランジスタ１の代わりにＮチャネルトランジスタを使用
してもゲートの入力信号を反転すれば同じ効果をもたら
すことができる。
て説明したが、バイポーラトランジスタなど他のデバイ
スについても適用は可能であり、第１図のＰチャネルト
ランジスタ１の代わりにＮチャネルトランジスタを使用
してもゲートの入力信号を反転すれば同じ効果をもたら
すことができる。
［発明の効果］
以上、述べた様に本発明の出力回路は読出しブタを出力
する前に出力端子の電位を中間レベルに保つため、読出
しデータを出力する時の電圧の遷移が少なくなりアクセ
スタイムを高速化する効果がある。
する前に出力端子の電位を中間レベルに保つため、読出
しデータを出力する時の電圧の遷移が少なくなりアクセ
スタイムを高速化する効果がある。
第１図は本発明の一実施例を示す半導体記憶装置の出力
回路図であり、第２図は第１図の動作を示すタイミング
チャート図、第３図は従来の出力回路図であり、第４図
は第３図の動作を示すタイミングチャート図である。 以上
回路図であり、第２図は第１図の動作を示すタイミング
チャート図、第３図は従来の出力回路図であり、第４図
は第３図の動作を示すタイミングチャート図である。 以上
Claims (1)
- アドレス信号の変化を検知してパルスを発生するパルス
発生回路と、該パルス発生期間に出力端子の電位を検出
し出力ドライバのプリセット制御信号を発生する出力電
位検出回路と、前記パルス発生期間にメモリセルからの
読出しデータの送出を禁止し前記プリセット制御信号を
もとに出力端子の電位に相反する出力ドライバを動作す
ることにより出力端子を中間レベルにする出力ドライバ
駆動回路を備えることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265307A JP2767834B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265307A JP2767834B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113493A true JPH02113493A (ja) | 1990-04-25 |
| JP2767834B2 JP2767834B2 (ja) | 1998-06-18 |
Family
ID=17415380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265307A Expired - Lifetime JP2767834B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767834B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997003498A1 (en) * | 1995-07-07 | 1997-01-30 | Seiko Epson Corporation | Output circuit and electronic device using the circuit |
| US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
| US8428293B2 (en) | 2007-05-21 | 2013-04-23 | Panasonic Corporation | Speaker device |
| US9357327B2 (en) | 2009-08-21 | 2016-05-31 | Reality Ip Pty Ltd | Loudspeaker system for reproducing multi-channel sound with an improved sound image |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS632194A (ja) * | 1986-06-21 | 1988-01-07 | Sony Corp | メモリの出力バツフア回路 |
| JPS63293786A (ja) * | 1987-05-27 | 1988-11-30 | Mitsubishi Electric Corp | 出力バツフア回路 |
| JPH01200819A (ja) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | メモリ集積回路 |
-
1988
- 1988-10-21 JP JP63265307A patent/JP2767834B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS632194A (ja) * | 1986-06-21 | 1988-01-07 | Sony Corp | メモリの出力バツフア回路 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6777986B2 (en) | 1994-11-15 | 2004-08-17 | Renesas Technology Corp. | Data output circuit with reduced output noise |
| US6975147B2 (en) | 1994-11-15 | 2005-12-13 | Renesas Technology Corp. | Data output circuit with reduced output noise |
| US7250796B2 (en) | 1994-11-15 | 2007-07-31 | Renesas Technology Corp. | Semiconductor device including an output circuit having a reduced output noise |
| WO1997003498A1 (en) * | 1995-07-07 | 1997-01-30 | Seiko Epson Corporation | Output circuit and electronic device using the circuit |
| US6018256A (en) * | 1995-07-07 | 2000-01-25 | Seiko Epson Corporation | Output circuit and electronic apparatus using the same |
| US8428293B2 (en) | 2007-05-21 | 2013-04-23 | Panasonic Corporation | Speaker device |
| US9357327B2 (en) | 2009-08-21 | 2016-05-31 | Reality Ip Pty Ltd | Loudspeaker system for reproducing multi-channel sound with an improved sound image |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767834B2 (ja) | 1998-06-18 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080410 Year of fee payment: 10 |
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| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |