KR100284985B1 - 인에이블제어회로를갖춘집적회로 - Google Patents

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로데릭 더블류 루이스
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Abstract

본 발명의 회로는 외부 대기 명령(CE)(외부 디바이스로부터의 칩 인에이블 신호의 전이)에 응답하여 지연된 내부 대기 신호(CE ADD)를 발생한다. 내부 대기 신호(CE ADD)는 (어드레스 버퍼 A0 내지 Ap와 같은) 선택된 회로 구성부를 액티브 모드에서 대기 모드로 스위칭하는 기능을 갖는다. 양호한 실시예에서, 본 발명의 회로는 집적 회로로 구현된 메모리 회로이다. 지연된 내부 대기 신호 발생시 지연의 양은 과다한 전력 소비없이 (메모리 액세스 명령과 같은) 명령의 시퀀스에 대한 평균 응답 시간의 원하는 감소를 달성하도록 선택된다. 회로가 60 ns 내지 80 ns 범위의 어드레스 액세스 시간을 갖는 (플래시 메모리 칩과 같은) 메모리 칩인 실시예에서, 지연은 통상적으로 약 100 내지 200 ns이다.

Description

인에이블 제어 회로를 갖춘 집적 회로{AN INTEGRATED CIRCUIT HAVING ENABLE CONTROL CIRCUITRY}
편의상 도면(도 1 내지 7)의 설명에서는 하기의 표시를 사용한다. 명세서에 사용된 심볼 -N은 도면에서 대응하는 심볼으로 표시된 신호를 가리키는 것이다(여기서 "N"은 임의의 신호 이름). 예를 들어, 도 1에서 ""로 표시된 신호는 명세서에서 "-CE"로 표시되어 있다.
도 1 내지 7의 설명에서, 각각의 신호 -N은 그 값(예컨대 전압 레벨)이 로우(임계치 이하)일 때 논리 "1"을 나타내고 그 값이 하이(임계치 이상)일 때 논리 "0"을 나타내는 것으로 가정한다. 설명된 논리적 기능을 반대 극성을 가진 신호들로 구현한 회로를 사용하는 것도 물론 본 발명의 범위 내에 있는 것이다.
(메모리 회로와 같은)대다수의 통상적인 집적 회로는, 전력을 절약하기 위해 필수적 구성 회로 이외의 모든 회로가 차단되는 "대기" 모드와 모든 구성 회로가 그 기능을 수행하도록 인에이블되는 "액티브"(또는 "인에이블") 모드중 하나에서 동작한다. 통상적으로 이러한 회로는 외부 디바이스가 "칩 인에이블" 명령 신호를 주는 ("칩 인에이블", "CE" 또는 "-CE" 패드로 알려진) 패드를 갖는다. 이러한 명령 신호는 집적 회로가 대기 모드로 동작할 지 또는 액티브 모드로 동작할 지를 그 레벨이 가리켜주는 디지털 신호이다.
예를 들어, 도 1은 종래의 CMOS 메모리 회로(집적 회로)의 간략한 블록도인데, 여기에는 어드레스 버퍼 A0 내지 Ap, 칩 인에이블 버퍼(10), 어드레스 디코더 회로(12 및 14), 메모리 어레이(16), 센스 증폭기(18), 출력 버퍼(20)가 포함되어 있다. 메모리 어레이 회로(16)의 각각의 기억 위치는 로우 인덱스(디코더 회로(12)에서 출력된 "X" 인덱스) 및 칼럼 인덱스(디코더 회로(14)에서 출력된 "Y" 인덱스)에 의해 지정된다.
도 1의 회로에서, 각각의 어드레스 버퍼 A0 내지 Ap는 상이한 어드레스 비트 패드에 각각 접속되며, 이들 각각은 (외부 디바이스로부터)어드레스 비트 신호 X0 내지 Xn 및 Y0 내지 Ym중 하나를 각각 수신한다. 각각의 어드레스 버퍼 A0 내지 Ap는 버퍼(10)로부터 공급되는 칩 인에이블 신호 -CEint에 의해 인에이블된다.
외부 디바이스가 도 1의 칩 인에이블 패드(8)로 명령 신호 -CE를 보낸다. 칩 인에이블 버퍼 회로(10)는 신호 -CE를 수신하고 신호 -CE에 응답하여 하기와 같이 칩 인에이블 신호 -CEint를 발생시킨다:
-CE가 로우일 때(그 값은 논리 "1"을 가리킨다), -CEint는 로우이며(-CEint는 회로(10)가 그 신호를 인가하는 어드레스 버퍼 A0 내지 Ap와 같은 모든 구성 회로를 인에이블시킨다);
-CE가 하이일 때, -CEint는 하이이다(-CEint는 회로(10)가 그 신호를 인가하는 모든 구성 회로를 대기 모드로 들어가게 한다).
(-CEint의 하이 값에 응답하는) 대기 모드에서, 어드레스 버퍼 A0 내지 Ap는 디스에이블되고 -CEint의 로우 값에 의해 인에이블될 때보다 훨씬 적은 전력을 소비한다.
(-CEint의 로우 값에 응답하는) 액티브 모드에서, 어드레스 버퍼 A0 내지 Ap는 다음과 같이 동작한다. 각각의 어드레스 버퍼 A0 내지 An는 비트 X0-Xn중 하나를 어드레스 디코더 회로(12)에 보내고 각각의 어드레스 버퍼 An+1 내지 Ap는 비트 Y0-Ym중 하나를 어드레스 디코더 회로(14)에 보낸다. 상기 어드레스 비트에 응답하여, 회로(12)는 로우 어드레스를 메모리 어레이(16)로 보내고 회로(14)는 칼럼 어드레스를 메모리 어레이(16)로 보낸다. 메모리 액세스 명령(도 1에는 도시되지 않은 제어 회로로부터 어레이(16)에 공급되는 판독 또는 기록 명령)에 응답하여, 로우 및 칼럼 어드레스에 의해 결정된 어레이(16)의 기억 위치로부터 데이터가 판독되거나 기억 위치에 기록된다. 메모리 액세스 명령이 "판독"명령이면, 어레이(16)는 로우 및 칼럼 어드레스에 의해 결정된 기억 위치에 기억된 데이터 값을 나타내는 데이터 신호를 센스 증폭기(18)로 출력하고, 증폭기(18)는 대응하는 증폭된 데이터 신호를 출력 버퍼(20)로 보내며, 출력 버퍼는 대응하는 "출력 데이터" 신호를 도 1 회로의 외부 핀으로 보낸다.
도 2는 도 1의 어드레스 버퍼(A0 내지 Ap)중 하나의 전형적인 구현예이다. 도 2의 어드레스 버퍼는 패드(30)에서 어드레스 비트 신호(X0-Xn 및 Y0-Ym중 하나)를 수신하고 노드(32)에서 칩 인에이블 신호 -CEint를 수신한다. 도 2의 회로는 P-채널 MOS 트랜지스터 P2와, N-채널 MOS 트랜지스터 N2와, P-채널 MOS 트랜지스터 P1 및 N-채널 MOS 트랜지스터 N1을 구비한 CMOS 인버터를 포함한다. P2의 소오스는 공급 전압 VCC에 접속되고, P2의 드레인은 P1의 소오스에 접속되며, P1의 드레인은 N1의 소오스에, N1의 드레인은 접지에 접속된다. 각각의 트랜지스터 P2 및 N2의 게이트는 노드(32)에 접속되어, -CEint가 로우일 때(말하자면, 도 2의 회로가 액티브 모드일 때) 트랜지스터 P2는 "온"되고 트랜지스터 N2는 "오프"된다. "액티브" 모드에서, 도 2의 회로는 다음과 같이 (각각 어드레스 비트를 결정하는)패드(30)에서의 TTL 레벨 전압에 응답한다. 패드(30)가 로우일 때, 트랜지스터 P1은 "온", 트랜지스터 N1은 "오프"되므로, 출력 노드(34)의 전압 레벨은 VCC에 의해 "하이"로 풀링된다. 패드(30)가 하이일 때, 트랜지스터 P1은 "오프", 트랜지스터 N1은 "온"되므로, 출력 노드(34)는 "로우"로 풀링된다. 액티브 모드에서는 도 2에 도시된 어드레스 버퍼가 50-100 마이크로암페어 정도의 DC 전류를 인출한다. 18 내지 20개 어드레스 버퍼를 포함하는 도 1의 전형적인 구현예에서, 어드레스 버퍼가 액티브일 때, 어드레스 버퍼( 및 액티브 어드레스 버퍼에 응답하여 동작하는 다른 회로)는 총 20-40 밀리암페어 정도를 인출한다. 하나의 기판에 (도 1 타입의)메모리 칩이 20개 있다면, 대기 모드에서 기판의 전력 요구를 수백 밀리암페어 줄일 수 있다.
-CEint가 하이일 때(말하자면, 도 2의 회로가 대기 모드일 때), 트랜지스터 P2는 "오프", 트랜지스터 N2는 "온"가 된다. 상기 대기 모드에서, 출력 노드(34)는 입력 패드(30)의 레벨에 상관없이 "로우"를 유지하고 도 2의 회로는 전력을 소비하지 않는다.
도 3은 도 1의 칩 인에이블 버퍼(10)의 전형적인 구현예이다. 도 3의 칩 인에이블 버퍼는 TTL 버퍼(50)의 (도 1에 도시된 패드(8)에 접속된) 입력 핀(48)에서 칩 인에이블 신호 "-CE"를 수신하고, 버퍼(50)의 입력 핀(49)에서 "-POWER UP" 신호를 선택적으로 수신한다. "-POWER UP"의 기능은 도 3의 회로가 "전력 하강" 모드에 있을 때 회로를 활성화하는 것이다. "전력 하강" 모드는 (칩 인에이블 신호 -CE의 "하이" 값에 의해 트리거되는) 전술한 "대기 모드"와 다음과 같은 점이 다르다. 즉, 대기 모드 보다 전력 하강 모드에서 도 1 회로의 더 많은 구성부가 전력 차단되며, 상이한 외부 디바이스가 신호 "-CE" 및 "-POWER UP"를 공급한다. 도 3의 회로는 신호 -POWER UP 및 -CE의 동일한 전이에 동일하게 반응하기 때문에, 도 3의 동작은 신호 -CE만을 참고하여 설명하겠다.
도 3은 -CEint 신호 발생시의 고유 지연을 최소화하도록 설계되었다. 이렇게 하는 것은 어드레스 버퍼(A0 내지 Ap)가 (-CE의 로우 값에 응답하여) -CEint의 로우 값에 의해 전력 상승될 필요가 있는 첫 번째 소자이기 때문에 -CEint의 로우로의 전이 발생시의 지연이 도 1의 칩의 속도 경로에 직접적이라는 점에서 매우 중요하다. 도 3의 회로는 신호 -CEint가 필수적인 로드를 구동할 수 있는 충분한 전류 구동력을 갖도록 설계되어야 한다. 이러한 설계 요건은 버퍼(50)(반전 증폭기)의 출력을 직렬로 접속된 버퍼(인버터)의 시퀀스(52, 54, 56, 58, 60)에 접속시켜 충족시킨다. 상기 시퀀스의 인버터(52, 54, 56, 58, 60) 각각의 사이즈는 최종 인버터(60)가 로드를 구동하기에 적당한 신호 -CEint를 출력할 수 있는 크기이다. 시퀀스의 연속적인 인버퍼의 사이즈의 비는 출력 신호 -CEint 인가시의 지연이 최소화되도록 선택되어(시퀀스의 인버터 각각은 통상적으로 선행 인버터 보다 큰 사이즈를 갖는다), 최종 버퍼는 충분히 짧은 지연 시간을 갖고 신호-CEint를 출력한다.
P-채널 MOS 트랜지스터(62)의 게이트는 인버터(52)의 출력에 접속된다. -CE의 로우로 가는 엣지(도 1의 회로에서 대기에서 액티브로의 전이를 트리거함)에 응답하여, 인버터(52)의 출력도 하이에서 로우로 전압 전이되므로 스위칭 트랜지스터(62)는 "온"된다. 특히, 일단 인버터(52)의 트립 전압에 도달하면 인버터(52)의 출력은 로우로 간다. 인버터(52)의 출력에서의 로우 전압은 트랜지스터(62)로 피드백되어 트랜지스터(62)가 턴온되고, 그에 따라 인버터(52)의 입력 전압은 더욱 높게 풀링된다. 이러한 포지티브 피드백은 히스테리시스를 제공하여, 도 1 회로의 액티브에서 대기 모드로의 전이를 트리거하는데 필요한 핀(48)에 인가되는 로우에서 하이로의 전이의 크기가 감소된다. 그러므로, 일단 도 1 회로가 액티브 모드로 들어가면, (노이즈 등에 의한) 핀(48)에 인가되는 로우 전압의 약간의 증가로 인해 도 1의 회로가 액티브 모드를 빠져나가는 일이 없게 된다.
-CE의 하이로 가는 엣지(도 1의 회로의 액티브에서 대기로의 전이를 트리거한다)에 응답하여, 인버터(52)의 출력도 로우에서 하이로 전압 전이되므로 스위칭 트랜지스터(62)는 "오프"된다.
종래의 도 1의 회로의 동작시 생기는 심각한 문제점을 도 4의 타이밍도와 연관하여 설명하겠다. 상기 문제점은 도 1의 회로가 대기 모드에 있을 때 메모리 액세스에 요구되는 시간(TCE로 표시)이 도 1의 회로가 (신호 -CE 및 -CEint의 로우 값에 의해 인에이블되는) 액티브 모드에 있을 때 메모리 액세스에 요구되는 시간(TAA로 표시) 보다 길다는 것이다.
도 4는 도 1의 회로가 시간 t0내지 t4동안 액티브(-CE는 로우)이고 "판독" 모드에 있다고 가정한다(이 때에는 어드레스 버퍼 A0-Ap에서 수신된 어드레스에 응답하여 메모리(16)로부터 기억된 데이터 값을 출력한다). 시간 t0에서, 회로는 그 어드레스 버퍼에서 제1 어드레스(어드레스 신호 X0-Xn 내지 Y0-Ym의 제1 세트 값)를 수신한다. 어드레스 버퍼 A0-Ap, 디코더(12 및 14), (플래시 메모리 셀의 어레이로 될 수 있는) 메모리 어레이 회로(16), 센스 증폭기(18), 출력 버퍼(20)에서 그 어드레스에 응답하는데 필요한 고유 시간 때문에, 시간 t1때 까지는 버퍼(20)의 출력이 유효 데이터를 나타내지 않는다. 유사하게, 시간 t2에서 보내진 제2 어드레스에 응답하여, 버퍼(20)의 출력이 제2 유효 데이터를 나타내는 것은 시간 t3까지는 가능하지 않다. ("어드레스 액세스" 시간으로 알려져 있는) 지연 시간, (t1- t0) = (t3- t2)은 통상적으로 (메모리 어레이(16)가 플래시 메모리 셀의 어레이인 도 1의 CMOS 집적 회로 구현예에서) 60 ns이다
도 4에서는 회로가 시간 t4에서 대기 모드로 들어가는 것으로 가정한다(-CE가 하이로 간다). 그러면 시간 t5에서, 그 어드레스 버퍼에서 제3 어드레스를 수신하고 -CE는 로우로 간다. 버퍼(10)가 그 출력 신호 -CEint의 하이에서 로우로의 전이에 따라 신호 -CE의 하이에서 로우로의 전이에 응답하는데 필요한 고유적인 시간(TX) 때문에, 시간 t6때 까지는 어드레스 버퍼가 인에이블되지 못한다(따라서 인가되는 "제3 어드레스"를 인식하고 응답하지 못한다). 버퍼(20)의 출력이 제3 유효 데이터(제3 어드레스에 의해 지정된 데이터)를 나타내기 이전에 추가적인 어드레스 액세스 시간 TAA이 필요하다. 버퍼(20)는 시간 t4에서 -CE의 로우에서 하이로의 전이에 응답하여 (시간 t4후 바로) 디스에이블되므로, 그 출력은 디스에이블되는 시간부터 시간 t7까지 무효 데이터를 나타낸다.
지연 시간 TX은 (도 2의 집적 회로 구성에서) 통상적으로 5 내지 10 ns이다. 따라서 ("칩 인에이블 액세스" 시간으로 알려진) 지연 시간, (t7- t5) = TAA+ TX= TCE,은 [메모리 어레이(16)가 플래시 메모리 셀의 어레이인 도 1의 전술한 CMOS 집적 회로에서] 통상적으로 65 내지 70 ns이다.
"액티브" 모드보다 "대기" 모드에서 (메모리 칩으로의 "판독" 명령과 같은) 명령에 응답하는데 필요한 응답 시간이 더 길다는 문제점을 "TCE효과"라고 한다. 물론, 도 1에 도시된 타입 이외의 메모리 회로나 메모리 회로 이외의 회로에도 TCE효과가 있다.
본 발명의 회로는 (선정된 정도로) TCE효과를 받지 않으므로, 명령의 시퀀스(예컨대 본 발명의 메모리 회로 실시예에서 메모리 액세스 명령)에 대한 평균 응답 시간이 감소될 수 있다.
<발명의 요약>
본 발명은 지연된 내부 대기 신호를 발생시켜 외부 대기 명령(외부 디바이스로부터의 제어 신호의 전이)에 응답하는 수단을 포함한다. 내부 대기 신호가 회로의 적어도 하나의 구성부에 제공되어 각각의 상기 구성부를 "액티브" 모드에서 "대기" 모드로 스위칭한다. 양호한 실시예에서, 본 발명의 회로는 집적 회로(CMOS 집적 회로인 것이 바람직함)로 구현된 메모리 회로이다.
지연된 내부 대기 신호 발생시의 지연("대기 지연")의 양은 과다한 전력 소비없이 명령의 시퀀스(예컨대 본 발명의 메모리 회로에서 메모리 액세스 명령)에 대한 평균 응답 시간의 원하는 감소를 달성하도록 선택된다. 본 발명의 회로가 약 60 나노초(ns) 내지 약 80 ns 범위의 어드레스 액세스 시간을 갖는 메모리 칩(예컨대 플래시 메모리 어레이를 포함하는 메모리 칩)인 양호한 실시예에서, 지연은 통상적으로 약 100 ns 내지 200 ns 범위에 있다.
양호한 실시예에서, 본 발명의 회로는 외부 대기 명령(외부 디바이스로부터의 칩 인에이블 신호의 제1 타입의 전이)에 응답하여 두 개의 내부 대기 신호(하나는 다른 하나에 비해 지연되어 있음)를 발생한다. 회로의 적어도 제1 구성부(예컨대 어드레스 버퍼)는 지연된 내부 대기 신호를 수신하며 (이에 응답하여 대기 모드로 들어간다), 회로의 적어도 제2 구성부는 비-지연된 내부 대기 신호를 수신한다(이에 응답하여 대기 모드로 들어간다). 외부 "인에이블" 명령(외부 디바이스로부터의 칩 인에이블 신호의 제2 타입의 전이)에 응답하여, 회로는 제1 및 제2 구성부를 거의 동시에 활성화하는 두 개의 내부 인에이블 신호를 발생한다(내부 인에이블 신호는 서로에 대해 크게 지연되어 있지 않다).
본 발명은 외부 디바이스로부터의 (통상적으로 "칩 인에이블" 또는 "CE" 신호로 알려진)외부 제어 신호의 전이에 응답하여 ("액티브" 와 "대기" 모드 간의 회로 구성부의 스위칭을 위해)내부 제어 신호를 발생하는 전자 회로(예컨대 집적 회로)에 관한 것이다. 본 발명의 양호한 실시예에 따르면, 메모리 칩(집적 회로)이 외부 대기 명령(칩 인에이블 신호의 전이)에 응답하여 두 개의 내부 대기 신호(하나는 다른 하나에 비해 지연됨)를 발생하며, 칩의 적어도 하나의 구성 회로(예컨대, 어드레스 버퍼)가 지연된 내부 대기 신호를 수신하며, 칩의 적어도 하나의 다른 구성 회로가 비-지연된 내부 대기 신호를 수신한다.
도 1은 칩 인에이블 명령(-CE)에 응답하여 내부 칩 인에이블 신호(-CEint)를 발생하는 칩 인에이블 버퍼(10)를 포함하는 종래의 집적 회로의 블록도이다.
도 2는 도 1 회로에서 사용된 어드레스 버퍼 회로의 도시도이다.
도 3은 도 1 회로에서 사용된 칩 인에이블 버퍼 회로의 도시도이다.
도 4는 도 1 회로의 동작을 설명하는 타이밍도이다.
도 5는 칩 인에이블 명령(-CE)에 응답하여 두 개의 칩 인에이블 신호(-CEint 및 -CEadd)를 발생하는 칩 인에이블 버퍼(10')를 포함하는 본 발명을 구현한 집적 회로의 블록도이다.
도 6은 도 5 회로에서 사용된 칩 인에이블 버퍼 회로의 도시도이다.
도 7은 도 5 회로의 동작을 설명하는 타이밍도이다.
도 5는 본 발명을 구현한 집적 회로로 실현된 메모리 회로의 블록도이다. 양호한 실시예에서, 도 5의 메모리 어레이 회로(16)는 플래시 메모리 셀의 어레이이다. 도 5의 회로는 도 1 회로와 동일하지만, 도 5 회로는 도 1의 종래의 칩 인에이블 버퍼(10) 대신에 칩 인에이블 명령(-CE)에 응답하여 두 개의 칩 인에이블 신호(-CEint 및 -CEadd)를 발생하는 칩 인에이블 버퍼(10')를 포함한다. 도 1 및 도 5에서 동일한 구성부에는 동일한 번호가 붙여졌으며, 이들에 대한 전술한 바와 같은 설명은 반복하지 않겠다.
칩 인에이블 버퍼(10')는 외부 대기 명령(외부 디바이스로부터 패드(8)에서 수신된 신호 -CE의 로우로의 전이)에 응답하여 어드레스 버퍼 A0-Ap에 제공되는 지연된 내부 대기 신호(신호 -CEadd의 로우로의 전이)를 발생시켜 어드레스 버퍼를 "액티브"에서 "대기" 모드로 스위칭한다.
본 발명의 대안적 실시예에서는 필요하지 않은 것이지만, 도 5의 회로는 외부 대기 명령에 응답하여 지연된 내부 대기 신호와 함께 제2 (비-지연된)내부 대기 신호(신호 -CEint의 비-지연된 로우로의 전이)를 발생한다. 도 5 회로의 적어도 하나의 구성부(예컨대 출력 버퍼(20))는 비-지연된 내부 대기 신호룰 수신하고 (그 것에 응답하여 대기 모드로 들어간다).
외부 "인에이블" 명령(신호 -CE의 하이로의 전이)에 응답하여, 도 5 회로는 두 개의 내부 인에이블 신호(신호 -CEadd 및 -CEint의 하이로의 전이)를 발생하며, 내부 인에이블 신호는 이들이 거의 동시에 공급되는 모든 구성부(예컨대 어드레스 버퍼 A0-Ap 및 출력 버퍼(20))를 활성화한다. 내부 인에이블 신호들은 서로에 대해 크게 지연되어 있지 않다.
지연된 내부 대기 신호(이하 "대기 지연"으로도 인용됨) 발생시의 지연의 양은 (과다하게 긴 지연은 적어도 몇 개의 회로 구성부가 대기 모드로 들어가지 않고 그 대신 거의 항상 "액티브" 모드로 남아있게 된다는 점에서) 과다한 전력 소비없이 도 5 회로에 주어진 메모리 액세스 명령의 시퀀스에 대한 평균 응답 시간의 원하는 감소를 달성하도록 선택된다. 어드레스 액세스 시간(도 4를 참고로 전술한 시간 TAA)이 60 ns 내지 80 ns 범위인 도 5의 양호한 실시예에서, 지연은 통상적으로 약 100 ns 내지 200 ns 범위에 있다(약 150 ns인 것이 바람직하다). 이러한 경우, 어드레스 버퍼 A0-Ap는 각각의 외부 대기 명령의 인가 후 지연 기간 동안(예컨대 약 150 ns 동안) 인에이블 상태를 유지한다. 그러므로, 메모리 액세스 명령이 상기 지연 기간 동안 (도 5 회로에 의해) 수신된다면, 인에이블된 어드레스 버퍼는 신속하게 응답할 수 있다. 지연 기간 동안 메모리 액세스 명령이 수신되지 않았다면, 어드레스 버퍼는 대기 모드로 들어가고 다음번 메모리 액세스 명령( 및 관련 외부 칩 인에이블 명령)에 응답하여 도 5의 회로가 요청된 메모리 액세스를 수행할 수 있기 전에 어드레스 버퍼의 인에이블링과 연관된 지연(도 4를 참고로 전술한 시간 TX)이 생긴다.
본 발명은 메모리 액세스 명령(또는 다른 명령)이 주요 시간 기간 동안 (예를 들어, 지연된 내부 대기 신호와 연관된 "대기 지연"의 역수 보다 큰) 고주파수로 발생하는 본 발명 회로의 응용예에서 평균-시간 메모리 액세스 시간(또는 다른 평균-시간 회로 응답 시간)을 상당히 줄일 수 있다. 그러므로, 양호한 150 ns 대기 지연은 메모리 액세스 명령( 및 제어 신호 -CE의 전이)이 주요 시간 기간 동안 6.7 MHz = (150 ns)-1보다 큰 주파수로 발생하는 응용예에서 (도 1의 회로에 비해) 도 5의 회로에 대해 평균-시간 메모리 액세스 시간을 상당히 줄일 수 있다. 많은 시판중인 CPU 칩은 상당히 빨라서, 이들을 (100 ns 내지 200 ns 범위의 대기 지연을 가진) 도 5의 메모리 칩과 함께 사용할 때, 이들이 메모리 액세스 명령의 인가 사이에 대기 상태로 있더라도 TX지연을 알지 못한다(말하자면, 전술한 TCE효과를 받지 않는다). 칩 인에이블 버퍼(10')는 도 5 회로의 원하는 응용예에 적합한 대기 지연 시간을 구현하도록 설계된다. 대기 지연 시간은 도 5 회로의 패드(8)에서 외부 제어 신호 전이의 예측되는 최대 주파수의 역수 보다 길게 선택된다. 일반적으로 본 발명의 모든 실시예는 그 의도한 응용예에 적합한 대기 지연 시간을 구현하도록 선택된다(대기 지연 시간은 외부 제어 신호 전이의 예측되는 최대 주파수의 역수 보다 긴 것이 바람직하다).
본 발명을 구현한 결과, 도 5 회로는 그 어드레스 버퍼가 도 1 회로의 어드레스 버퍼 보다 더 오래(평균-시간 기준으로) 인에이블되어 있으므로 종래의 도 1 회로보다 더 많은 전력(평균 초과 시간)을 소비한다. 그러나, (대기 모드에 비해) 어드레스 버퍼의 인에이블 모드에서의 추가적인 전류 소비는 DC 현상이며, 증가된 평균-시간 전력 소비가 도 5 회로의 대부분의 응용예에서는 대단치 않은 것이다.
다음에는, 도 6을 참고하여 도 5 회로의 칩 인에이블 버퍼(10')의 양호한 구현예를 설명하겠다. 도 6의 칩 인에이블 버퍼는 집적 회로(도 5의 집적 회로 구현의 일부)로 구현되는 것이 바람직하다. 도 6의 회로는 TTL 버퍼(70)의 (도 5에 도시된 패드(8)에 접속된) 입력 핀(48')에서 칩 인에이블 신호 "-CE"를 수신하며, 버퍼(70)의 입력 핀(49')에서 "-POWER UP" 신호를 선택적으로 수신한다. "-POWER UP"의 기능은 도 3을 참고로 전술한 "-POWER UP" 신호의 기능과 동일하다. 도 6 회로는 -POWER UP 및 -CE 신호의 동일한 전이에 동일하게 응답하므로, 도 6 회로의 동작은 신호 -CE만을 참고하여 더 설명하겠다.
도 6 회로는 신호 -CEint 발생시의 고유 지연을 최소화하도록 설계된다(전술한 바와 같이 도 3 회로가 상기 고유 지연을 최소화하도록 설계되는 이유와 같다). 도 6 회로는 신호 -CEint가 필요한 로드를 구동할 수 있는 충분한 전류 구동력을 갖도록 설계되어야 한다.
도 6의 버퍼(70)이 기능은 도 3의 대응하는 버퍼(50)의 기능과 동일하다. 도 6의 트랜지스터(82)의 기능은 도 3의 대응하는 트랜지스터(62)의 기능과 동일하며, 도 6에서 직렬로 접속된 버퍼(인버터)의 시퀀스(72, 74, 76)의 기능은 도 3의 대응하는 버퍼의 시퀀스(52, 54, 56, 58, 60)의 기능과 동일하다. 도 6의 "-CEint 신호" 발생 브랜치의 인버터는 도 3의 대응하는 인버터 시퀀스보다 개수가 작은데(도 6에는 3개의 인버터(72, 74, 76)인 반면 도 3에는 5개의 인버터(52, 54, 56, 58, 60)가 있다), 그 이유는 도 6의 인버터(76)의 출력에서 생성되는 신호 -CEint에 의해 구동되는 로드가 도 3의 인버터(60)의 출력에서 생성되는 신호 -CEint에 의해 구동되는 로드보다 작을 것으로 예측되기 때문이다(왜냐하면 도 6의 인버터(76)의 출력에서 생성되는 신호 -CEint는 도 5의 어드레스 버퍼 A0-Ap에 공급되지 않기 때문이다). 도 6의 -CEint 브랜치에서 연속적인 인버터(72, 74, 76)의 사이즈의 비는 출력 신호 -CEint인가시 지연을 최소화하도록 선택되어(시퀀스에서 각각의 인버터는 시퀀스의 선행 인버터보다 큰 사이즈를 갖는다), 버퍼(76)는 상당히 짧은 지연 시간을 가진 신호 -CEint를 출력한다.
도 6의 -CEint 발생 브랜치에서 인버터(70)의 출력에 접속된 인버터의 수는 홀수(3개)이므로, -CEint는 -CE를 따른다.
P-채널 MOS 트랜지스터(82)의 게이트는 인버터(72)의 출력에 접속된다. -CE의 로우로 가는 엣지에 응답하여(도 5 회로의 대기에서 액티브로의 전이를 트리거한다), 인버터(72)의 출력은 하이에서 로우로 전압 전이되므로 스위칭 트랜지스터(82)는 "온"된다. 특히, 일단 인버터(72)의 트립 전압에 도달하면, 인버터(72)의 출력은 로우가 된다. 인버터(72)의 출력에서의 로우 전압은 트랜지스터(82)로 피드백되어 트랜지스터(82)는 턴온되며 이에 따라 인버터(72)로의 입력 전압은 한층 높게 풀링된다. 이러한 포지티브 피드백이 히스테리시스를 제공하므로, 도 5 회로의 액티브에서 대기 모드로의 전이를 트리거하는데 필요한 핀(48')에 인가되는 로우에서 하이로의 전이 크기는 감소된다. 따라서 일단 도 5 회로가 액티브 모드로 들어가면, (노이즈등에 의해) 핀(48')에 인가되는 로우 전압의 약간의 증가로 도 5 회로가 액티브 모드로 나가지는 않는다. -CE의 하이로가는 엣지에 응답하여(도 5 회로의 액티브에서 대기로의 전이를 트리거한다), 인버터(72)의 출력도 로우에서 하이로 전압 전이되므로 스위칭 트랜지스터(82)는 "오프"된다.
도 6의 "-CEadd 신호" 발생 브랜치는 직렬로 접속된 버퍼(인버터)의 시퀀스(72, 84, 86, 88, 90, 92), 도시된 것처럼 접속된 P-채널 MOS 트랜지스터(82)(그 게이트가 인버터(72)의 출력에 접속된다), 도시된 것처럼 접속된 NAND 게이트(94 및 96), NAND 게이트(96)의 출력에 접속된 인버터(98)로 이루어진다. NAND 게이트(96)는 도시된 바와 같이 접속된 P-채널 MOS 트랜지스터 P1와 N-채널 MOS 트랜지스터 N1를 구비한 CMOS 인버터, P-채널 MOS 트랜지스터 P2, N-채널 MOS 트랜지스터 N2를 포함한다. 도 6의 상기 브랜치는 출력 신호 -CEadd의 하이로 가는 전이에서 전술한 "대기 지연"이 구현되도록 설계되며, 출력 신호 -CEadd의 로우로 가는 전이는 출력 신호 -CEint의 로우로 가는 전이와 동시적으로 발생한다. 그러므로, 출력 신호 -CEadd의 하이로 가는 전이는 입력 칩 인에이블 신호 -CE의 하이로 가는 전이에 비해 (양호한 실시예에서 150 ns의 "대기 지연" 만큼) 지연된다. 그러나, -CEint 및 -CEadd의 동시적인 로우로 가는 전이는 입력 칩 인에이블 신호 -CE의 로우로 가는 전이에 비해 지연되지 않는다. 그 대신, -CEint 및 -CEadd의 로우로 가는 전이는 -CE의 로우로 가는 전이를 아주 신속히 뒤따른다(이는 어드레스 버퍼 A0-Ap가 -CE의 로우 값에 응답하여 -CEadd의 로우 값에 의해 전력 상승될 필요가 있는 첫 번째 소자이므로 -CEadd의 로우로의 전이 발생시의 지연이 도 5 칩의 속도 경로에 직접 영향을 준다는 점에서 중요하다). 도 6의 인버터(72, 98)와 NAND 게이트(96)는 신호 -CEadd가 필요한 로드(도 5의 어드레스 버퍼 포함)를 구동하기에 충분한 전류 구동력을 갖도록 설계되어야 한다. 각각의 인버터(72, 98) 및 NAND 게이트(96)의 사이즈는 최종 인버터(98)가 필요한 로드를 구동하기에 적합한 신호 -CEadd를 출력할 수 있게 되어있다. (72, 84, 86, 88, 90, 92)를 포함한 시퀀스에서 연속적인 인버터들의 사이즈의 비는 출력 신호 -CEadd의 하이로의 전이 인가시 원하는 대기 지연을 달성하도록 선택된다(시퀀스에서 각각의 인버터는 통상적으로 선행 인버터보다 큰 사이즈를 갖는다).
신호 -CE의 로우로의 전이에 응답하여, 인버터(72)의 출력이 신속하게 로우로 가므로, NAND 게이트(96)가 신속하게 턴"온"되고 인버터(98)의 입력은 신속하게 VCC로 풀링된다. 따라서, -CEadd는 신속하게 로우로 간다.
이에 비해, 신호 -CE의 하이로의 전이에 응답하여, 인버터(72)의 출력( 및 각각의 NAND 게이트(94, 96)의 한 입력)은 신속하게 하이로 간다. NAND 게이트(94)의 다른 입력은 지연된 하이에서 로우로의 전이를 받으며, 그 결과 (NAND 게이트(96)의 다른 입력인) NAND 게이트(94)의 출력은 지연된 로우에서 하이로의 전이를 받는다. NAND 게이트(96)의 다른 입력이 신속하게 하이로 가므로, NAND 게이트(96)의 출력은 지연된 하이에서 로우로의 전이를 받으며, 따라서 -CEadd(인버터(98)의 출력)은 지연된 로우에서 하이로의 전이를 받는다.
도 6 회로는 빠른 회복 시간을 위해 지연 스테이지의 내부 노드를 프리챠징하는 회로를 포함하는 것이 바람직하다. 이렇게 하는 것은 -CE 핀(48)에서 거짓 전이가 있는 경우 지연 스테이지가 응답하지 않고 바람직하지 않은 가변적인 응답 타이밍을 갖기 때문이다.
다음에는 도 5 회로의 동작을 도 7의 타이밍도와 연관하여 설명하겠다. 종래의 도 4의 타이밍도와 도 7을 비교하면, 본 발명이 전술한 바람직하지 않은 TCE효과를 어떻게 방지하는지 알 수 있다.
도 7은 도 5의 회로가 시간 t0내지 t4동안 액티브(-CE는 로우)이며, 어드레스 버퍼 A0-Ap에서 수신된 어드레스에 응답하여 메모리(16)로부터 기억된 데이터 값을 출력하는 "판독" 모드에 있다고 가정한다. 시간 t0에서, 회로는 그 어드레스 버퍼에서 제1 어드레스(어드레스 신호 X0-Xn 내지 Y0-Ym의 제1 세트 값)를 수신한다. 어드레스 버퍼 A0-Ap, 디코더(12 및 14), (플래시 메모리 셀의 어레이인 것이 바람직한) 메모리 어레이 회로(16), 센스 증폭기(18), 출력 버퍼(20)에서 그 어드레스에 응답하는데 필요한 고유 시간 때문에, 시간 t1때 까지는 버퍼(20)의 출력이 유효 데이터를 나타내지 않는다. 유사하게, 시간 t2에서 보내진 제2 어드레스에 응답하여, 버퍼(20)의 출력이 제2 유효 데이터를 나타내는 것은 시간 t3까지는 가능하지 않다. 어드레스 액세스 시간, (t1- t0) = (t3- t2) = TAA은 (메모리 어레이(16)가 플래시 메모리 셀의 어레이인 도 5의 CMOS 집적 회로 구현예에서) 통상적으로 60 ns이다
도 7에서는 도 5의 회로가 시간 t4에서 대기 모드로 들어가는 것으로 가정한다(-CE가 하이로 간다). 그러면 시간 t5에서, 그 어드레스 버퍼에서 제3 어드레스를 수신하고 -CE는 로우로 간다. 버퍼(10')는 그 제1 출력 신호 -CEint의 대응하는 전이를 신속히 발생시켜 신호 -CE의 전이에 각각 응답한다. 그러나, 버퍼(10')의 (전술한) "대기 지연"이 TD= t5- t4보다 큰 경우, 버퍼(10')는 (시간 t4에서 신호 -CE의 로우-하이 전이에 응답하여) 시간 t5에서의 다른쪽 출력 신호 -CEadd의 로우에서 하이로의 전이를 발생하지 못한다.
그러므로, 시간 t5에서 어드레스 버퍼는 인에이블 상태를 유지한다(따라서 인가되는 "제3 어드레스"를 인식하고 응답할 수 있다). 버퍼(20)의 출력이 제3 유효 데이터(제3 어드레스에 의해 지정된 데이터)를 나타내기 이전에 단지 고유 어드레스 액세스 시간 TAA이 필요할 뿐이다(시간 t5부터 시간 t6까지). 버퍼(20)는 시간 t4에서 -CEint의 로우에서 하이로의 전이에 응답하여 (시간 t4후 바로) 디스에이블되므로, 그 출력은 디스에이블되는 시간부터 시간 t6까지 무효 데이터를 나타낸다.
버퍼(10')의 "대기 지연"이 (도 7의 가정에 반하여) TD= t5- t4보다 작은 경우, 버퍼(10')의 출력 신호 -CEadd는 (시간 t4에서 신호 -CE의 로우-하이 전이에 응답하여) 시간 t5이전에 로우에서 하이로의 전이를 받는다. 상기한 도 5 회로의 구현예에서, 본 발명은 도 7에 도시된 바와 같이 신호 -CE의 특정한 전이 시퀀스에 대한 응답시 ( 및 시간 t5에서 새로운 어드레스 인가시) TCE효과를 방지하지 못한다.
본 발명의 양호한 실시예가 도 5, 6, 7을 참고로 설명되었다. 한가지 양호한 실시예를 상세히 설명하였지만, 첨부된 청구범위에 의해 규정되는 바와 같은 본 발명의 정신이나 범주에서 벗어나지 않고도 상기 실시예의 변경이 가능할 것이다.

Claims (15)

  1. 제1 상태 및 제2 상태를 갖는 외부 제어 신호에 응답하는 인에이블 제어 회로를 구비한 집적 회로에 있어서,
    상기 집적 회로와 그 외부 환경간의 인터페이스를 제공하는 다수의 집적 회로 핀;
    상기 핀 중 제1 핀 상의 외부 제어 신호를 수신하고 그에 응답하여 제1 제어 신호 및 제2 제어 신호를 생성하는 칩 인에이블 수단 -상기 칩 인에이블 수단은 상기 외부 제어 신호가 상기 제1 상태에서 상기 제2 상태로 갈 때에는 상기 제1 제어 신호의 제1 전이 및 상기 제2 제어 신호의 제1 전이를 발생시키며, 상기 외부 제어 신호가 상기 제2 상태에서 상기 제1 상태로 갈 때에는 상기 제1 제어 신호의 제2 전이를 발생시키고, 상기 외부 제어 신호가 상기 제2 상태에서 상기 제1 상태로 갈 때에는 상기 제2 제어 신호의 제2 전이를 발생시키며, 상기 제2 제어 신호의 상기 제2 전이는 상기 제1 제어 신호의 상기 제2 전이의 발생 후 제1 지연 기간 후에 발생함-;
    제1 회로 기능을 수행하며, 상기 제2 제어 신호의 상기 제1 전이의 수신에 응답하여 인에이블 상태로, 상기 제2 제어 신호의 상기 제2 전이의 수신에 응답하여 디스에이블 상태로 스위칭될 수 있는 제1 회로; 및
    제2 회로 기능을 수행하며, 상기 제1 제어 신호의 상기 제1 전이의 수신에 응답하여 인에이블 상태로, 상기 제1 제어 신호의 상기 제2 전이의 수신에 응답하여 디스에이블 상태로 스위칭될 수 있는 제2 회로
    를 포함하고,
    상기 제1 회로 및 제2 회로는 상기 외부 제어 신호가 상기 제1 상태에서 상기 제2 상태로 된 후 실질적으로 동시에 상기 제1 제어 신호의 상기 제1 전이 및 상기 제2 제어 신호의 상기 제1 전이에 의해 인에이블되며, 상기 제2 회로는 상기 외부 제어 신호가 상기 제2 상태에서 상기 제1 상태로 된 후 디스에이블되고, 상기 제1 회로는 상기 제2 회로가 디스에이블된 후 상기 제1 지연 기간까지 디스에이블 되지 않고, 상기 제1 지연 기간 내에 상기 외부 제어 신호의 상기 제1 상태에서 상기 제2 상태로의 후속 전이가 있는 경우에 인에이블 상태를 유지하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 외부 제어 신호는 최대 주파수를 가지며, 상기 제1 지연 기간은 상기 최대 주파수의 역수보다 더 긴 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 집적 회로는 어드레스 버퍼 및 메모리 어레이를 포함하는 메모리 회로이며, 상기 제1 회로가 상기 어드레스 버퍼를 포함하는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 칩 인에이블 수단이,
    상기 외부 제어 신호의 상기 제1 상태에서 상기 제2 상태로의 각각의 전이에 응답하여, 전력을 소비하는 액티브 모드에서 상기 액티브 모드보다 전력 소비가 적은 대기 모드로 스위칭시키기 위한 수단을 더 포함하는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 제1 지연 기간은 명령 시퀀스에 대한 상기 제2 회로의 평균 응답 시간의 원하는 감소를 달성하도록 선택되는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, 상기 명령 시퀀스가 메모리 액세스 명령 시퀀스인 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 집적 회로는 어드레스 액세스 시간을 갖고 어드레스 버퍼를 포함하는 메모리 회로이며, 상기 제1 회로가 상기 어드레스 버퍼를 포함하며, 상기 제1 지연 기간이 상기 어드레스 액세스 시간보다 긴 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서, 상기 어드레스 액세스 시간이 60 내지 80 나노초 범위이고, 상기 제1 지연 기간이 100 내지 200 나노초 범위에 있는 것을 특징으로 하는 집적 회로.
  9. 어드레스 버퍼;
    메모리 어레이 회로;
    상기 어드레스 버퍼와 상기 메모리 어레이 회로 사이에 접속된 어드레스 디코딩 수단; 및
    외부 디바이스로부터 제1 상태 및 제2 상태를 갖는 제어 신호를 수신하는 칩 인에이블 버퍼
    를 포함하며, 상기 칩 인에이블 버퍼는
    상기 제어 신호의 제2 상태에서 제1 상태로의 전이에 응답하여 상기 전이와 연관된 대기 지연을 갖는 지연된 내부 대기 신호를 발생시키는 칩 인에이블 수단을 구비하며,
    상기 어드레스 버퍼는 상기 지연된 내부 대기 신호를 수신하기 위해 칩 인에이블 수단에 접속되며, 각각의 상기 어드레스 버퍼는 상기 지연된 내부 대기 신호에 응답하여 저전력을 소비하는 대기 모드로 동작시키기 위한 수단을 포함하며,
    상기 칩 인에이블 버퍼는
    상기 제어 신호의 상기 제1 상태에서 상기 제2 상태로의 전이에 응답하여 내부 칩 인에이블 신호를 발생시키는 수단을 더 포함하며,
    상기 내부 칩 인에이블 신호의 발생은 상기 제어 신호의 상기 제1 상태에서 상기 제2 상태로의 전이와 연관된 상기 대기 지연보다 짧은 지연과 함께 이루어지는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 칩 인에이블 버퍼와 상기 어드레스 버퍼 사이에 접속된 제어 라인을 더 포함하며,
    상기 내부 칩 인에이블 신호는 제1 레벨에서 제2 레벨로의 상기 제어 라인 상의 전이이고, 상기 지연된 내부 대기 신호는 상기 제2 레벨에서 상기 제1 레벨로의 상기 제어 라인 상의 전이이며, 각각의 상기 어드레스 버퍼는 상기 제어 라인의 상태에 응답하여 상기 액티브 모드와 상기 대기 모드 사이의 스위칭을 위한 수단을 포함하는 것을 특징으로 하는 집적 회로.
  11. 제9항에 있어서, 상기 집적 회로는 어드레스 액세스 시간을 가지며, 상기 대기 지연이 상기 어드레스 액세스 시간보다 긴 것을 특징으로 하는 집적 회로.
  12. 제11항에 있어서, 상기 어드레스 액세스 시간이 60 내지 80 나노초 범위이고, 상기 대기 지연이 100 내지 200 나노초 범위에 있는 것을 특징으로 하는 집적 회로.
  13. 제2 회로를 제어하기 위해 지연된 내부 대기 신호를 발생하는 대기 신호 발생 회로에 있어서,
    적어도 제1 상태 및 제2 상태를 갖는 제어 신호를 외부 디바이스로부터 수신하고, 상기 제어 신호의 상태를 신속하게 따르는 출력 상태를 갖는 출력 신호를 발생시키는 입력 브랜치와;
    출력 신호를 수신하기 위한 직렬로 접속된 제1 세트의 인버터를 포함하고, 제어 신호의 제2 상태에서 제1 상태로의 전이를 가리키는 출력 신호의 전이에 응답하여 비-지연된 내부 대기 신호를 발생시키는 제1 브랜치와;
    출력 신호를 수신하기 위한 직렬로 접속된 제2 세트의 홀수 개의 인버터를 포함하고, 제어 신호의 제2 상태에서 제1 상태로의 상기 전이를 가리키는 출력 신호의 상기 전이에 응답하여 지연되고 반전된 출력 신호를 발생시키는 제2 브랜치와;
    출력 신호와 지연되고 반전된 출력 신호를 수신하며, 상기 지연되고 반전된 출력 신호 및 상기 출력 신호에 응답하여 제어 신호의 제2 상태에서 제1 상태로의 상기 전이와 연관된 대기 지연을 갖도록 지연된 내부 대기 신호를 발생시키는 논리 회로를 포함하는 대기 신호 발생 회로.
  14. 제13항에 있어서, 상기 제2 브랜치 수단이,
    제어 신호의 제1 상태에서 제2 상태로의 전이를 나타내는 출력 신호의 전이에 응답하여 비-지연된 신호를 발생시키고, 상기 비-지연된 신호를 논리 회로에 인가하는 수단을 포함하며,
    상기 논리 회로는 상기 비-지연된 신호 및 상기 제어 신호의 제1 상태에서 제2 상태로의 전이를 나타내는 출력 신호의 상기 전이에 응답하여 내부 인에이블 신호를 발생하는 수단을 포함하며, 여기서 상기 내부 인에이블 신호의 발생은 상기 대기 지연보다 훨씬 짧은 지연을 갖고 달성되는 것을 특징으로 하는 대기 신호 발생 회로.
  15. 제13항에 있어서, 상기 입력 브랜치, 상기 제1 브랜치, 상기 제2 브랜치,및 상기 논리 회로는 메모리 회로의 구성부이며, 상기 메모리 회로는 어드레스 버퍼와 상기 지연된 내부 대기 신호를 상기 어드레스 버퍼에 공급하는 수단을 더 포함하는 것을 특징으로 하는 대기 신호 발생 회로.
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