KR20120127176A

KR20120127176A - 반도체 디바이스

Info

Publication number: KR20120127176A
Application number: KR1020110136400A
Authority: KR
Inventors: 히로키 무라카미
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2011-05-12
Filing date: 2011-12-16
Publication date: 2012-11-21
Also published as: JP2012239041A; KR101463939B1; US20120287712A1; US9112488B2; JP5209083B2

Abstract

대기 상태 동안 발생하는 누설 전류를 감소시킬 수 있는 논리 회로를 포함하는 반도체 디바이스가 제공된다. 상기 반도체 디바이스는 제1 동작 전압 또는 상기 제1 동작 전압보다 더 작은 제2 동작 전압을 공급하기 위한 전력 공급부; 상기 전력 공급부로부터 상기 제1 또는 상기 제2 동작 전압을 수신하기 위한 P-타입 로우-문턱값 트랜지스터(Tp); 및 상기 트랜지스터(Tp) 및 베이스 퍼텐셜 사이에 연결된 N-타입 트랜지스터(Tn)를 포함한다. 상기 트랜지스터들(Tp, Tn)은 논리 회로를 구성한다. 상기 전력 공급부는 상기 인에이블 상태에서 상기 제1 동작 전압을 상기 트랜지스터(Tp)의 소스로 공급하며, 대기 상태에서 상기 제2 동작 전압을 공급한다. 상기 제2 동작 전압은 각 트랜지스터(Tp, Tn)의 게이트 및 소스 사이의 전압 진폭이 상기 트랜지스터들(Tp, Tn)의 문턱값보다 더 크도록 설정된다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}

본 발명은 논리 회로 또는 논리 게이트를 포함하는 반도체 디바이스에 관한 것이다. 특히, 본 발명은 대기 상태(standby state)에서 전력 소모를 감소시킬 수 있는 반도체 디바이스에 관한 것이다.

플래시 메모리들 및 동적 메모리들 등과 같은 메모리들에 관하여, 대용량, 저가 및 저전력 소모에 따라, 또한, 그의 작은 크기의 공정 단계들은 단순화될 필요가 있다. 상기 요구들을 충족시키기 위하여, 예컨대 폴리 실리콘의 단일 계층의 공정에서 P-채널 금속 산화물 반도체(metal oxide semiconductor) 트랜지스터의 문턱값(threshold)의 증가는 고속 동작이 구현되기 어려운 부작용을 야기시키는 일종의 부작용이 발생된다. 그러므로, 상기 문제를 완화시키기 위하여, 낮은 문턱값을 갖는 트랜지스터가 추가된다. 그러나, 문턱값이 감소될 때, 상기 트랜지스터의 게이트 및 소스 사이의 전압 Vgs 조차 0V가 된다면, 추가의 전력 소모를 야기시킬 수 있는 누설 전류의 현상이 여전히 존재한다. 일반적으로, 상기 문턱값이 더 낮으면, 상기 누설 전류는 더 커지고, 상기 전력 소모는 더 분명해진다.

일본 특허 번호 제2004-147175호의 개시에 따라, 게이트 산화물 필름 전력 스위칭 트랜지스터는 낮은 문턱값 및 전력 라인을 갖는 게이트 산화물 필름 논리 게이트 사이에서 배치되며, 대기 상태에서, 비교적 큰 역바이어스가 상기 전력 스위칭 트랜지스터에 인가되고, 그에 의해 상기 전력 스위칭 트랜지스터의 누설 전류가 감소된다.

도 1은 누설 전류를 감소시키기 위한 전형적인 회로의 개략도이다. 상기 회로는 입출력 데이터 버퍼 등과 같은 클록 동기 데이터 전송 회로에 적용된다. 상기 데이터 전송 회로는 클록 생성 회로(C1) 및 출력 회로(C2)를 포함한다. 상기 클록 생성 회로(C1)는 외부 클록 신호(ExCLK)에 따라 내부 클록 신호(InCLK)를 생성한다. 상기 출력 회로(C2)는 상기 내부 클록 신호(InCLK)에 따라 데이터를 동기화하여 출력시킨다. 상기 클록 생성 회로(C1)는 제1 CMOS 인버터(P1, N1), 제2 CMOS 인버터(P2, N2), P-채널 MOS 트랜지스터(Qp) 및 N-채널 트랜지스터(Qn)를 포함한다. 상기 외부 클록 신호(ExCLK)는 상기 제1 CMOS 인버터(P1, N1)에 입력된다. 상기 제2 CMOS 인버터(P2, N2)는 상기 제1 CMOS 인버터(P1, N1)의 출력에 연결되고, 상기 내부 클록 신호(InCLK)를 출력시킨다. 상기 P-채널 MOS 트랜지스터(Qp)는 전력(Vcc) 및 트랜지스터(P1) 사이에서 연결되며, 상기 N-채널 트랜지스터(Qn)는 상기 제1 CMOS 인버터의 출력과 상기 접지(GND)의 사이에서 연결된다.

전력 하향 신호(power down signal)(P/D)는 상기 트랜지스터들(Qp, Qn)의 게이트에 인가된다. 상기 전력 하향 신호 P/D는 인에이블 상태(enable state) 동안 로우 논리 레벨(이후 "L" 레벨로 표시되는)에 있으며, 대기 상태(standby state) 동안 하이 논리 레벨(이후 "H" 레벨로 표시되는)에 있는다. 상기 제1 CMOS 인버터 및 상기 제2 CMOS 인버터를 위해 사용되는 상기 P-채널 트랜지스터들(P1, P2)은 낮은-문턱값(low-threshold) 트랜지스터들이다.

상기 출력 회로(C2)는 제3 CMOS 인버터(P3, N3), 제4 CMOS 인버터(P4, N4), P-채널 트랜지스터(P5), N-채널 트랜지스터(N5), P-채널 트랜지스터(Qp) 및 N-채널 트랜지스터(Qn)를 포함한다. 상기 내부 데이터는 상기 제3 CMOS 인버터(P3, N3)로 입력된다. 상기 제4 CMOS 인버터(P4, N4)는 상기 제3 CMOS 인버터의 출력에 연결되며, 상기 내부 데이터를 출력시킨다. 상기 P-채널 트랜지스터(P5) 및 상기 N-채널 트랜지스터(N5)는 각각 상기 제3 CMOS 인버터에 직렬로 연결된다. 상기 P-채널 트랜지스터(Qp)는 상기 트랜지스터(P5) 및 상기 전력(Vcc) 사이에 연결되고, 상기 N-채널 트랜지스터(Qn)는 상기 제3 CMOS 인버터의 출력과 상기 접지(GND) 사이에서 연결된다.

상기 인버터 내부 클록 신호(

)는 상기 트랜지스터(P5)의 게이트에 인가되고, 상기 내부 클록 신호(InCLK)는 상기 트랜지스터(N5)의 게이트에 인가된다. 상기 전력 하향 신호(P/D)는 상기 트랜지스터들(Qp, Qn)의 게이트들에 인가된다. 상기 P-채널 트랜지스터들(P3, P4)은 상기 제3 CMOS 인버터 및 제4 CMOS 인버터를 구성하기 위하여 사용되며, 상기 클록 동기화 트랜지스터(P5)는 낮은-문턱값 트랜지스터들이다.

상기 인에이블 동작(enable operation) 동안, 상기 전력 하향 신호(P/D)는 상기 논리 로우(L) 레벨이며, 그 결과 상기 트랜지스터들(Qp)은 턴-온 상태(turn-on state)가 되며, 상기 전력(Vcc)은 상기 제1 CMOS 인버터 및 제3 CMOS 인버터에 결합되고, 이제 상기 트랜지스터들 Qn은 턴-오프 상태(turn-off state)로 된다. 그러므로, 상기 외부 클록 신호(ExCLK)에 동기화한 상기 내부 클록 신호(InCLK)는 상기 클록 생성 회로(C1)로부터 출력된다. 더구나, 상기 출력 회로(C2)에서, 상기 트랜지스터들(P5, N5)에 연결된 상기 내부 클록 신호(InCLK)가 상기 논리 로우(L) 레벨이면, 상기 내부 데이터는 상기 제3 CMOS 인버터에 의해 얻어지며, 상기 제4 MOS 인버터는 상기 입력 데이터의 그것에 대응하여 상기 논리 값을 갖는 데이터를 출력시킨다.

만약, 상기 대기 상태로 진입하면, 상기 전력 하향 신호(P/D)는 상기 논리 하이(H) 레벨(logic high level)이 된다. 그러므로, 상기 클록 생성 회로(C1)에서, 상기 트랜지스터(Qp)는 턴-오프 상태가 되고, 상기 전력 전압(Vcc)은 상기 낮은-문턱값 트랜지스터(P1)에 동작 전압을 제공하지 않는다. 더구나, 상기 트랜지스터(Qn)는 턴-온 상태가 되며, 그 결과 상기 클록 생성 회로(C1)에 의해 출력된 상기 내부 클록 신호(InCLK)는 상기 논리 하이(H) 레벨로 고정된다. 더구나, 상기 출력 회로(C2)에서, 상기 전력 전압(Vcc)은 상기 트랜지스터(P3)로 상기 동작 전압을 제공하지 않으며, 상기 트랜지스터(Qn)는 턴-온 상태가 된다. 그러므로, 상기 출력 데이터는 상기 하이 레벨에 고정된다.

상기 설명에 따라, 상기 낮은-문턱값 트랜지스터들(P1, P3)의 누설 전류들을 감소시키기 위하여, 일반적인-문턱값 트랜지스터들(Qp, Qn)은 직렬로 연결되어야 하며, 상기 전력 하향 신호(P/D)에 따라 논리적으로 설정되어야 한다. 그러한 방법에서, 상기 낮은-문턱값 트랜지스터(P1, P3)는 고속의 동작을 구현하기 위해 사용될 수 있다. 그러나, 상기 트랜지스터들(Qp, Qn)이 직렬로 연결되기 때문에, 상기 트랜지스터(P1), 상기 트랜지스터(Qp) 및 상기 트랜지스터(P3), 상기 트랜지스터(Qp)의 채널 폭들은 증가하고, 그 결과 상기 대기 상태를 설정하기 위하여, 상기 논리 부분은 증가되어야 한다. 더구나, 상기 대기 상태에서, 상기 출력 데이터가 하이 레벨에 고정되기 때문에, 상기 대기 상태는 상기 인에이블 상태로 변경될 때, 상기 논리 부분은 초기화되어야 하며, 구현을 위해 더 많은 시간이 소요된다.

본 발명의 목적은 반도체 디바이스에서 각 MOS 트랜지스터의 동작 전압이 인에이블 상태와 대기 상태에서 차등적으로 제공되도록 제어함으로써 대기 상태에서의 전력 소모를 감소시킬 수 있는 반도체 디바이스를 제공함에 있다.

또한, 본 발명의 목적은, 반도체 디바이스에서 지연 없이 대기 상태에서 인에이블 상태로 천이될 수 있는 반도체 디바이스를 제공함에 있다.

또한, 본 발명의 목적은, 반도체 디바이스에서 대기 상태로부터 인에이블 상태로 변경될 때, 논리 회로가 빠른 처리를 구현하도록 초기화될 필요가 없는 반도체 디바이스를 제공함에 있다.

본 발명은 상기 종래 기술에서 언급한 문제를 해결하기 위하여, 대기 상태에서 발생하는 누설 전류를 감소시킬 수 있는 논리 회로를 포함하는 반도체 디바이스에 직접적으로 관련된다.

추가적으로, 본 발명은 지연 없이 대기 상태로부터 인에이블 상태로 천이될 수 있는 반도체 디바이스와 직접적으로 관련된다.

본 발명은 적어도 제1 동작 전압 또는 상기 제1 동작 전압보다 더 낮은 제2 동작 전압을 수신하는 P-채널 제1 MOS 트랜지스터; 상기 제1 MOS 트랜지스터 및 베이스 퍼텐셜(base potential) 사이에서 최소한 연결된 N-채널 제2 MOS 트랜지스터를 포함하며, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는 거기의 게이트들에 입력된 신호에 대응하는 출력 신호를 생성하는 논리 회로를 구성한다. 인에이블 상태에서, 상기 제1 동작 전압은 상기 제1 MOS 트랜지스터의 소스로 공급되며, 상기 제2 동작 전압은 상기 제1 MOS 트랜지스터의 소스로 공급된다. 상기 제2 동작 전압은 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 각각의 게이트와 소스 사이의 전압 진폭이 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 문턱값보다 더 크도록 설정된다.

본 발명의 예시적인 실시예에서, 상기 반도체 디바이스는 선택 회로를 더 포함하며, 상기 선택 회로는 상기 인에이블 상태에서 상기 제1 동작 전압을 선택하고, 상기 대기 상태에서 상기 제2 동작 전압을 선택한다. 예시적인 실시예에서, 상기 선택 회로는 외부로부터의 제어 신호에 따라 상기 제1 동작 전압 또는 상기 제2 동작 전압을 선택한다. 상기 반도체 디바이스는 상기 외부로부터 상기 제1 동작 전압을 수신하고, 상기 제1 동작 전압에 따라 상기 제2 동작 전압을 생성하는 생성 회로를 더 포함한다. 상기 반도체 디바이스는 상기 외부로부터 상기 제2 동작 전압을 수신하고, 상기 제2 동작 전압에 따라 상기 제1 동작 전압을 생성하는 생성 회로를 더 포함한다.

본 발명의 일 실시에에서, 상기 논리 회로는 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하는 제1 인버터 회로를 포함하고, 상기 제1 인버터 회로에 연결되고 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하는 제2 인버터 회로를 포함한다. 외부 클록 신호는 상기 제1 인버터 회로로 입력되고, 상기 제2 인버터 회로는 내부 클록 신호를 출력시킨다. 상기 논리 회로는 상기 내부 클록 신호에 따라 데이터를 동기적으로 입력/출력하는 회로를 포함한다. 상기 논리 회로는 상기 제1 동작 전압 또는 상기 제2 동작 전압을 공급하도록 사용되는 전력 공급부, 상기 전력 공급부와 상기 제1 MOS 트랜지스터 사이에 직렬로 연결된 P-채널 제3 MOS 트랜지스터, 및 상기 제2 MOS 트랜지스터와 상기 베이스 퍼텐셜 사이에 직렬로 연결된 N-채널 제4 MOS 트랜지스터를 포함하며, 제1 클록 신호는 상기 제3 MOS 트랜지스터의 게이트로 입력되고, 상기 제1 클록 신호에 인버트된(inverted) 제2 클록 신호는 상기 제4 MOS 트랜지스터의 게이트로 입력되며, 데이터는 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 게이트로 입력된다.

본 발명의 일 실시예에서, 상기 반도체 디바이스는 데이터를 저장하기 위해 사용된 메모리 디바이스들을 포함하는 메모리 어레이 및 상기 메모리 어레이에 연결된 데이터 출력 회로를 포함하며, 상기 데이터 출력 회로는 상기 논리 회로를 포함한다. 상기 대기 상태는 칩 인에이블 신호가 외부로부터 상기 반도체 디바이스로 입력되지 않는 기간을 가리킨다. 더구나, 상기 대기 상태는 칩 인에블 신호가 입력된 후 명령 동작(command operation)을 수행하지 않는 고정된 기간을 가리킨다.

상기 설명에 따라, 대기 상태에서, 상기 제1 동작 전압보다 더 낮은 상기 제2 동작 전압은 상기 제1 MOS 트랜지스터에 공급된다. 그러므로, 상기 제1 동작 전압의 공급과 비교하여, 상기 제1 MOS 트랜지스터의 누설 전류는 감소된다. 더구나, 상기 제2 동작 전압은 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 각각의 게이트 및 소스 사이의 전압 진폭이 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 문턱값보다 더 크도록 설정된다. 그러므로, 상기 논리 회로로 입력되는 신호의 논리 레벨은 유지된다. 따라서, 상기 대기 상태가 상기 인에이블 상태로 변경될 때, 상기 논리 회로는 빠른 처리를 구현하도록 초기화될 필요가 없다. 더구나, 전형적인 기술의 그 구현들에서와 같이 상기 논리 회로로의 전력 하향 신호에 따라 논리적으로 설정된 트랜지스터를 추가할 필요가 없으며, 그 결과 논리 회로의 높은 집적 및 소형화가 구현될 수 있다.

본 발명의 앞서 설명된 그리고 다른 특징들 및 이점들이 이해되도록 하기 위하여, 도면들에 동반된 몇 가지 예시적인 실시예들이 이하에서 상세히 설명된다.

상술한 바와 같이, 본 발명에 따르면, 반도체 디바이스에서 트랜지스터의 동작 전압을 조절함으로써 대기 상태 동안에도 발생하는 누설 전류를 감소시킬 수 있는 장점이 있다.

또한, 본 발명에 따르면, 반도체 디바이스에서 지연 없이 대기 상태에서 인에이블 상태로 천이될 수 있는 장점이 있다.

또한, 본 발명에 따르면, 반도체 디바이스에서 대기 상태로부터 인에이블 상태로 변경될 때, 논리 회로가 빠른 처리를 구현하도록 초기화될 필요가 없으며, 종래와 같이 논리 회로로의 전력 하향 신호에 따라 논리적으로 설정된 트랜지스터를 추가할 필요가 없다. 이에 따라, 논리 회로의 높은 집적 및 소형화가 구현될 수 있는 장점이 있다.

첨부된 도면들은 본 발명의 추가의 이해를 제공하도록 포함되며, 이러한 상세의 부분에 포함되고 구성한다. 상기 도면들은 본 발명의 실시예들을 나타내며, 상기 설명과 함께, 본 발명의 원리들을 설명하기 위해 제공한다.
도 1은 누설 전류를 감소시키기 위한 전형적인 논리 회로의 개략적인 도면이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 디바이스의 기본적인 구조도이다.
도 3은 동작 상태들 및 전압 공급부에 의해 공급된 동작 전압들의 관계표이다.
도 4a 내지 4c는 전력 공급부의 예시들을 나타내는 도면들이다.
도 5a 및 도 5b는 본 발명의 제2 실시예에 따른 반도체 디바이스의 구조적 개략도들이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 디바이스의 구조적 개략도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 디바이스의 구조적 개략도이다.
도 8a 및 도 8b는 본 발명의 제5 실시예에 따른 반도체 디바이스의 구조적 개략도들이다.
도 9는 본 발명의 제6 실시예에 따른 반도체 디바이스의 구조적 개략도이다.
도 10a는 트랜지스터들이 높은 문턱값을 갖는 도 1의 논리 회로의 타이밍도이다.
도 10b는 트랜지스터들이 낮은 문턱값을 갖는 도 1의 논리 회로의 타이밍도이다.
도 11은 본 발명의 제6 실시예의 데이터 출력 회로를 사용하는 플래시 메모리의 타이밍도이다.
도 12는 본 발명의 제6 실시예의 데이터 출력 회로를 사용하는 플래시 메모리의 회로 구조를 나타내는 블록 개략도이다.

본 발명의 실시예들이 도면들을 참조하여 상세히 아래에 설명된다.

도 2는 본 발명의 제1 실시예에 따른 반도체 디바이스의 논리 회로의 기본적 구조도이다. 상기 제1 실시예의 반도체 디바이스(100)는 상보형 금속-산화 반도체(complementary metal-oxide semiconductor; CMOS) 논리 회로 또는 실리콘 기판 위에 형성된 CMOS 논리 회로를 포함하며, 상기 실시예에서, 본 발명이 여기에 제한되지는 않지만 설명들의 일 예로서 CMOS 인버터가 고려된다.

상기 반도체 디바이스(100)는 P-채널 MOS 트랜지스터(Tp), N-채널 MOS 트랜지스터(Tn), 및 상기 트랜지스터(Tp)에 동작 전압을 공급하기 위해 사용된 전력 공급부(110)를 포함한다. 상기 P-채널 트랜지스터(Tp)는 바람직하게는 일반적인 절연 필름보다 더 얇은 게이트 절연 필름을 가는 낮은-문턱값 트랜지스터이다.

상기 전력 공급부(110)는 상기 반도체 디바이스(100)의 동작 상태에 따라 상기 CMOS 인버터에 상기 동작 전압을 공급한다. 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 반도체 디바이스(100)의 인에이블 상태에서, 상기 전력 공급부(110)는 내부 전력(Vcc(Int))을 외부 전력(Vcc(Ext))과 동일한 동작 전압(V1)으로 설정하고, 대기 상태에서, 상기 전력 공급부(110)는 내부 전력(Vcc(Int))을 외부 전력(Vcc(Ext))의 동작 전압(V1)보다 더 낮은 동작 전압(V2)(V1>V2)으로 설정한다. 상기 전력 공급부(110)는 상기 내부 전력(Vcc(Int))으로서 제공하기 위한 상기 동작 전압(V2)를 공급할 수 있는 회로, 예를 들면, 레벨 변환 회로 또는 DC-DC 컨버터 등을 포함한다.

도 2의 CMOS 인버터와 관련하여, 상기 반도체 디바이스(100)의 인에이블 상태에서, 1.8V의 동작 전압(V1)은 예를 들면, 상기 P-채널 트랜지스터(Tp)의 소스로 공급된다. 상기 트랜지스터(Tp)는 낮은 문턱값을 갖기 때문에, 거기에서의 턴-온 상태는 논리 로우 레벨(logic low level) 신호가 입력될 때 더 안정되며, 이제 스위칭 속도가 가속된다.

반면에, 상기 반도체 디바이스(100)가 대기 상태 또는 대기 모드에서 동작될 때, 1.3V의 동작 전압(V2)은 예를 들면, 상기 P-채널 트랜지스터(Tp)의 소스로 공급된다. 이제, 상기 동작 전압(V2)은 상기 트랜지스터(Tp)의 게이트 및 소스 사이의 전압(Vgs)이 트랜지스터들(Tp 및 Tn)의 문턱값보다 더 크도록 설정된다. 즉, 상기 동작 전압(V2)은 상기 CMOS 인버터로 입력되는 신호의 하이 레벨 또는 로우 레벨 논리 상태를 유지하도록 설정된다. 상기 동작 전압(V2)이 상기 동작 전압(V1)보다 낮기 때문에, 비록 턴 오프될 때 상기 트랜지스터(Tp)가 더 작은 누설을 갖지만, 상기 트랜지스터(Tp)의 스위칭 속도는 상기 인에이블 상태에서보다 더 낮다.

상기 대기 상태에서, 상기 CMOS 인버터로 입력되는 데이터(Din)가 논리 로우 레벨을 가질 때, 상기 트랜지스터(Tp)는 턴 온 되고, 상기 트랜지스터(Tn)는 턴 오프되며, 출력 데이터(Dout)는 논리 하이 레벨을 갖는다. 반면에, 상기 입력 데이터(Din)가 논리 하이 레벨을 가질 때, 상기 트랜지스터(Tp)는 턴 오프 되고, 상기 트랜지스터(Tn)는 턴 온 되며, 상기 출력 데이터(Dout)는 논리 로우 레벨을 갖는다. 심지어 대기 상태에서도, 상기 반도체 디바이스(100)는 상기 논리 레벨을 유지하는 동안 여전히 동작할 수 있으며, 그 결과 상기 대기 상태가 상기 인에이블 상태로 변경될 때, 전형적인 논리 회로를 위해 필요한 초기화 동작을 수행하는 것이 불필요하며, 상기 대기 상태는 지연 없이 상기 인에이블 상태로 스위칭될 수 있다. 더구나, 상기 대기 상태는 또한 상기 반도체 디바이스에 인가되는 외부 신호에 따라 정의될 수 있으며, 또는 상기 외부 신호는 상기 반도체 디바이스의 내부 회로가 상기 대기 상태에 있는지 여부를 결정하는 데 사용될 수 있다. 상기 소위 대기 상태는 상기 반도체 디바이스가 동작을 멈출 때 고정된 구간의 패턴을 포함할 수 있으며, 상기 패턴은 동작 속도가 일반적인 동작 속도보다 더 적은 패턴이거나 상기 전력 소모가 일반적인 전력 소모보다 더 적은 패턴이다. 더구나, 상기 동작 전압들(V1, V2)은 크기들, 상기 문턱값, 및 상기 MOS 트랜지스터들의 다른 동작 특성들에 따라 적절히 선택될 수 있다.

도 4(a) 내지 도 4(c)는 상기 전력 공급부(110)의 예들을 나타내는 도면들이다. 도 4(a)의 예에서, 상기 반도체 디바이스는 상기 외부 전력(Vcc(Ext))을 입력하기 위해 사용되는 외부 터미널(112)을 포함한다. 상기 전력 공급부(110)는 상기 외부 전력(Vcc(Ext))으로서 제공하기 위해 상기 외부 터미널(112)을 통해 입력되는 상기 동작 전압(V1)을 공급한다. 더구나, 상기 반도체 디바이스는 상기 외부 전력(Vcc(Ext))의 동작 전압(V1)에 따라 동작 전압(V2)을 생성하기 위해 사용되는 전압 생성 회로(130)를 포함한다. 상기 전압 생성 회로(130)는 상기 외부 전력(Vcc(Int))으로서 제공하기 위해 상기 동작 전력(V2)을 공급한다.

추가적으로, 도 4(b)의 예에서, 상기 동작 전압(V2)은 상기 외부 전력(Vcc(Ext))으로서 제공하기 위해 상기 외부 터미널(112)을 통해 상기 반도체 디바이스에 입력된다. 추가적으로, 전압 생성 회로(130A)는 상기 외부 전력(Vcc(Int))으로서 제공하도록 동작 전압(V1)을 출력시키기 위해 상기 외부 전력(Vcc(Ext))의 동작 전압(V2)을 부스팅(boost)할 수 있다. 도 4(c)의 예에서, 전압(Va)은 상기 외부 전력(Vcc(Ext))로서 제공되도록 상기 외부 터미널(112)을 통해 상기 반도체 디바이스로 입력된다. 추가적으로, 전압 생성 회로(130B)는 상기 전압(Va)에 따라 상기 내부 전력(Vcc(Int))으로서 제공하는 상기 동작 전압들(V1, V2)을 생성한다. 위의 설명들에 덧붙여서, 상기 동작 전압들(V1, V2)은 상기 외부 전력(Vcc(Ext))으로서 제공되도록 상기 외부 터미널(112)을 통해 상기 반도체 디바이스로 입력될 수 있다.

다음으로, 본 발명의 제2 실시예는 도 5(a) 및 도 5(b)를 참조하여 이하에서 개시된다. 제2 실시예에 따라, 상기 반도체 디바이스(100A)는 상기 CMOS 인버터의 동작 전압들(V1, V2)을 스위칭하기 위해 사용되는 선택 회로(120)를 포함한다. 상기 선택 회로(120)는 제어 신호(CTL)를 수신하고, 상기 제어 신호(CTL)에 따라 상기 트랜지스터(Tp)의 소스에 상기 동작 전압(V1) 또는 상기 동작 전압(V2)을 공급한다. 상기 제어 신호(CTL)는 상기 반도체 디바이스가 인에이블 상태에 있는 지 또는 대기 상태에 있는 지를 나타낸다. 즉, 상기 선택 회로(120)는 상기 인에이블 상태의 경우에서 높은 동작 전압(V1)을 공급하고, 상기 대기 상태의 경우에서 낮은 동작 전압(V2)을 공급한다.

도 5(b)는 상기 선택 회로(120)의 예시적인 실시예이다. 상기 선택 회로(120)는 Vb의 외부 전력 또는 내부 전력을 공급하기 위해 사용되는 전력 레일(power rail)(PWR1), 상기 동작 전압(V1) 또는 동작 전압(V2)을 공급하기 위해 사용되는 전력 레일(PWR2), 상기 전력 레일(PWR1) 및 상기 전력 레일(PWR2) 사이에 연결된 저항(R), 상기 저항(R)에 병렬로 연결된 N-채널 MOS 트랜지스터(TR)를 포함한다. 상기 제어 신호(CTL)는 상기 트랜지스터(TR)의 게이트로 공급된다. 상기 인에이블 상태에서, 상기 트랜지스터(TR)는 상기 제어 신호(CTL)에 대응하여 턴 온되며, 상기 동작 전압(V1)은 상기 전력 레일(PWR2)로 공급된다. 반면, 대기 상태에서, 상기 트랜지스터(TR)는 상기 제어 신호(CTL)에 대응하여 턴 온 되지 않으며, 상기 동작 전압(V2)(V1 보다 더 작은)은 상기 전력 레일(PWR2)로 공급된다. 상기 선택 회로(120)는 매우 단순한 구조를 통해 구성될 수 있다.

다음으로, 도 6을 참조하면, 제3 실시예의 회로 구조가 이하에서 설명된다. 제3 실시예에서, 상기 반도체 디바이스(100B)는 전력 공급부(140) 및 선택 회로(150)를 포함한다. 상기 전력 공급부(140)는 동작 전압(V1) 및 동작 전압(V2)을 제공한다. 상기 선택 회로(150)는 상기 전력 공급부(140)로부터 상기 동작 전압(V1) 및 상기 동작 전압(V2)을 수신하고, 상기 제어 신호(CTL)에 따라 상기 동작 전압(V1) 및 상기 동작 전압(V2) 중 하나를 선택적으로 출력시킨다. 상기 제1 실시예와 유사하게, 상기 전력 공급부(140)는 상기 외부 전력(Vcc(Ext))에 따라 상기 내부 전력(Vcc(Int))을 생성하기 위해 사용되는 전압 생성 회로를 포함한다. 상기 선택 회로(150)는 상기 제어 신호(CTL)에 따라 상기 동작 전압(V1) 또는 상기 동작 전압(V2)을 선택하고, 상기 트랜지스터(Tp)의 소스에 상기 선택된 동작 전압을 공급한다. 상기 제어 신호(CTL)는 상기 반도체 디바이스(100B)가 인에이블 상태 또는 대기 상태에 있는지 여부를 나타낸다. 본 발명에 따라, 상기 선택 회로(150)는 상기 동작 전압(V1) 및 상기 동작 전압(V2) 중 하나만을 선택할 수 있다. 추가적으로, 다른 회로들은 상기 전압 공급부(140)에 의해 공급된 상기 동작 전압(V1) 및 상기 동작 전압(V2)을 공유하도록 사용될 수 있다.

다음으로, 도 7을 참조하면, 제4 실시예의 회로 구조가 이하에서 설명된다. 제4 실시예의 반도체 디바이스(100C)는 외부 클록 신호(ExCLK)에 따라 내부 클록 신호(InCLK)를 생성하기 위해 사용된 클록 생성 회로를 포함한다. 상기 클록 생성 회로는 제1 CMOS 인버터(160A) 및 제2 CMOS 인버터(160B)를 포함한다. 상기 제1 CMOS 인버터(160A)는 외부 클록 신호(ExCLK)를 수신한다. 상기 제2 CMOS 인버터(160B)는 상기 제1 CMOS 인버터(160A)의 출력을 수신하고, 출력을 위한 내부 클록 신호(InCLK)로 그것을 변환시킨다. 상기 제1 내지 제3 실시예들과 마찬가지로, 상기 동작 전압(V1) 또는 상기 동작 전압(V2)을 선택적으로 공급하는 상기 전력 공급부(110)는 상기 제1 CMOS 인버터(160A) 및 상기 제2 CMOS 인버터(160B)에 연결된다.

상기 인에이블 상태에서, 상기 동작 전압(V1)은 고속 동작을 구현하기 위해 상기 제1 CMOS 인버터(160A) 및 상기 제2 CMOS 인버터(160B)에서 낮은-문턱값 트랜지스터들(Tp)에 공급된다. 그러한 구조에 기초하여, 짧은 지연 시간을 갖는 상기 내부 클록 신호(InCLK)는 상기 외부 클록 신호(ExCLK)에 따라 출력된다. 반면, 대기 상태에서, 비록 상기 외부 클록 신호(ExCLK)의 전압 진폭(voltage amplitude)이 상기 트랜지스터(Tp)의 문턱값보다 더 크도록 상기 동작 전압(V2)이 설정되지만, 상기 동작 전압(V2)은 낮은-문턱값 트랜지스터(Tp)로 제공된다. 그러므로, 상기 제1 CMOS 인버터(160A)는 외부 클록 신호(ExCLK)의 논리 상태로 유지된 클록 신호(CLK')를 출력하며, 상기 클록 신호(CLK')는 상기 제2 CMOS 인버터(160B)로 입력된다. 그러나, 심지어 이러한 경우에서도, 상기 동작 전압(V2)이 설정되기 때문에, 상기 클록 신호(CLK')의 진폭은 상기 트랜지스터(Tp)의 문턱값보다 더 크며, 상기 제2 CMOS 인버터(160B)는 상기 클록 신호(CLK')의 논리 상태로 유지되는 내부 클록 신호(InCLK)를 출력시킨다. 반면, 상기 동작 전압(V2)이 상기 동작 전압(V1)보다 더 작기 때문에, 상기 대기 상태에서 낮은-문턱값 트랜지스터(Tp)의 누설 전류는 억제된다.

다음으로, 도 8(a) 및 도 8(b)를 참조하면, 제5 실시예의 회로 구조가 이하에서 설명된다. 제5 실시예의 반도체 디바이스(100D)는 상기 전력 공급부(110) 및 논리 회로(170)를 포함한다. 상기 전력 공급부(110)는 선택적으로 상기 동작 전압(V1) 또는 상기 동작 전압(V2)을 상기 논리 회로(170)로 공급한다. 상기 논리 회로(170)는 CMOS 논리 게이트를 포함하며, 상기 CMOS 논리 게이트는 낮은-임계값 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터를 갖는다. 상기 논리 회로(170)는 외부 클록 신호(ExCLK) 또는 내부 클록 신호(InCLK), 및 입력 데이터(Din)를 수신하고, 상기 클록 신호에 동기화하는 상기 처리된 출력 데이터(Dout)를 출력시킨다. 상기 인에이블 상태에서, 상기 동작 전압(V1)은 상기 논리 회로(170)에 공급되고, 상기 낮은-문턱값 트랜지스터들은 고속 동작을 구현하는데 사용된다. 대기 상태에서, 상기 동작 전압(V2)은 상기 논리 회로(170)에 공급되며, 비록 상기 클록 신호에 동기화하여, 상기 CMOS 논리 게이트의 논리 레벨에 유지되는 데이터를 출력하지만, 상기 논리 회로(170)는 상기 인에이블 상태에 따른 것보다 더 늦은 속도로 동작한다.

도 8(b)는 제5 실시예의 논리 회로(170)의 예시적인 예의 회로 개략도이다. 상기 논리 회로(170)는 인버터, 낮은-임계값 P-채널 트랜지스터(Tp), N-채널 트랜지스터(Tn), 상기 트랜지스터(Tp) 및 전력 공급부(110) 사이에 직렬로 연결된 낮은-문턱값 P-채널 트랜지스터(Qp), 및 상기 트랜지스터(Tn) 및 접지 사이에서 직렬로 연결된 N-채널 트랜지스터(Qn)를 포함한다. 상기 입력 데이터(Din)는 상기 트랜지스터들(Tp, Tn)의 게이트로 입력되고, 상기 인버트된 내부 클록 신호(

)는 상기 트랜지스터(Qp)의 게이트로 공급되고, 상기 내부 클록 신호(InCLK)는 상기 트랜지스터(Qn)의 게이트로 공급된다. 상기 인에이블 상태에서, 상기 동작 전압(V1)은 상기 트랜지스터(Qp)로 공급되며, 상기 논리 회로(170)는 상기 입력 데이터(Din) 및 상기 내부 클록 신호를 동기화하여 얻으며, 상기 출력 데이터(Dout)를 출력시킨다.

상기 대기 상태에서, 상기 동작 전압(V2)은 상기 트랜지스터(Qp)에 공급되고, 상기 트랜지스터(Qp)의 누설 전류는 따라서 감소 된다. 반면, 상기 동작 전압(V2)은 상기 내부 클록 신호의 전압 진폭이 상기 트랜지스터(Qp)의 문턱값보다 더 크도록 설정된다. 그러므로, 상기 트랜지스터(Qp)가 턴 온 될 때, 상기 동작 전압(V2)은 상기 트랜지스터(Tp)의 소스로 공급되고, 상기 트랜지스터(Tp)는 상기 입력 데이터(Din)의 논리 상태에 따라서 턴 온 또는 턴 오프 된다.

다음으로, 도 9 내지 도 12를 참조하면, 제6 실시예의 회로 구조들이 이하 설명된다. 도 9는 본 발명의 제6 실시예에 따라 데이터 출력 회로(180)를 나타낸다. 상기 데이터 출력 회로(180)는 예를 들면, 도 12에 도시된 NAND 플래시 메모리(100E)에 적용된다. 도 12에 도시된 바와 같이, 상기 플래시 메모리(100E)는 메모리 어레이(memory array)(200), 입출력 버퍼(input output buffer)(210), 주소 레지스터(adress register)(220), 데이터 레지스터(data register)(230), 제어기(controller)(240), 단어 라인 선택기(word line selector)(260), 페이지 버퍼/센싱 회로(page buffer/sensing circuit)(260), 로우 선택기(row selector)(270) 및 내부 전압 생성 회로(internal voltage generation circuit)(280)를 포함한다.

상기 메모리 어레이(200)는 메트릭스상에서 배열된 복수의 메모리 유닛들을 갖는다. 상기 입출력 버퍼(210)는 외부 입출력 터미널(I/O)에 연결되고 입출력 데이터를 저장한다. 상기 주소 레지스터(220)는 상기 입출력 버퍼(210)로부터 주소 데이터를 수신한다. 상기 제어기(240)는 상기 데이터 레지스터(230) 또는 상기 입출력 버퍼(210)로부터 명령 데이터를 수신하고, 상기 명령들에 따라 상기 디바이스들을 제어한다. 상기 단어 라인 선택기(250)는 상기 주소 레지스터(220)로부터 수신된 컬럼 주소 메시지(Ax)를 디코딩하고, 상기 디코딩 결과에 따라 블록 및 워드 라인을 선택한다. 상기 페이지 버퍼/센싱 회로(260)는 상기 워드 라인 선택기(250)에 의해 선택된 페이지로부터 독출된 데이터를 센싱하기 위해 사용되거나, 상기 선택된 페이지에 기록될 기록 데이터를 유지하는 데 사용된다. 상기 로우 선택기(270)는 상기 주소 레지스터(220)로부터 수신된 로우 주소 메시지(Ay)를 디코딩하고, 상기 디코딩 결과에 따라 비트 라인을 선택한다. 상기 내부 전압 생성 회로(280)는 데이터를 독출, 프로그래밍 및 삭제를 위해 필요한 전압들을 생성하기 위해 사용된다.

상기 설명에 따라, 상기 내부 전압 생성 회로(280)는 상기 인에이블 상태 또는 상기 대기 상태에 대응하여 상기 동작 전압(V1 또는 V2)을 공급한다. 비록 도시되지는 않았으나, 상기 플래시 메모리(100E)는 외부 클록 신호를 수신할 수 있으며, 또는 클록 생성 회로가 상기 클록 신호를 생성하도록 사용된다.

상기 외부 입출력 터미널(I/O)는 복수의 터미널들을 포함하며, 상기 터미널들은 주소 입력 터미널, 데이터 입력 터미널, 데이터 출력 터미널, 및 명령 래치 인에이블 신호, 칩 인에이블 신호, 독출 인에이블 신호, 기록 인에이블 신호 또는 외부 제어 신호로서 제공되기 위한 출력 인에이블 신호를 입력하고, 그런 다음, 독출/비지(read/busy) 신호를 출력시키기 위한 명령 입력 터미널을 공유할 수 있다.

상기 메모리 어레이(200)는 동시에 접속될 수 있는 두 개의 메모리 셋들(200L, 200R)을 포함한다. 상기 메모리 셋(200L)은 열(row) 방향을 따라 m 개의 블록들(BLK(L)1, BLK(L)2,..., BLK(L)m+1)을 포함한다. 상기 메모리 셋의 블록들 각각은 n 비트의 비트 라인(BL)에 연결되며, 직렬로 복수의 메모리 유닛들을 연결하는 상기 NAND 셀은 상기 비트 라인들(BL)에 연결된다.

데이터 전송은 상기 입출력 버퍼(210), 상기 주소 레지스터(220), 상기 데이터 레지스터(230) 및 상기 제어기(240) 중에서 수행된다. 메모리 제어기(도시되지 않음)에 의해 전송된 명령들, 데이터, 주소 메시지들은 상기 입출력 버퍼(210)를 통해 상기 제어기(240), 상기 주소 레지스터(220) 및 상기 데이터 레지스터(230)에 제공된다. 추가적으로, 독출 동작 동안, 상기 페이지 버퍼/센싱 회로(260)로부터 독출된 데이터는 상기 데이터 레지스터(230)를 통해 상기 입출력 버퍼(210)로 전송된다.

상기 제어기(240)는 상기 입출력 버퍼(210)로부터 수신된 명령 데이터에 따라 순차적으로 독출, 프로그램 또는 삭제 동작을 수행한다. 상기 명령 데이터는 독출 명령, 프로그램 명령, 삭제 명령, 칩 인에이블 신호(CE), 기록 인에이블 신호(WE), 독출 인에이블 신호(RE), 주소 래치 인에이블 신호(ALE), 명령 래치 인에이블 신호(CLE), 및 출력 인에이블 신호(OE) 등을 포함할 수 있다. 예를 들면, 상기 제어기(240)는 상기 명령 데이터에 따라 상기 주소 메시지 및 상기 기록 데이터를 구별하고, 상기 주소 메시지를 상기 주소 레지스터(220)를 통해 상기 단어 라인 선택기(250) 또는 상기 로우 선택기(270)로 전송하고, 상기 데이터 레지스터(230)를 통해 상기 페이지 버퍼/센싱 회로(260)로 상기 기록 데이터를 전송한다.

상기 단어 라인 선택기(250)는 상기 두 개의 메모리 셋들(200L 및 200R)에서 한 쌍의 선택된 블록들의 페이지들을 선택하기 위해 상기 주소 레지스터(220)로부터 수신된 컬럼 주소 메시지의 상위 비트들을 디코딩한다. 상기 페이지 버퍼/센싱 회로(260)는 상기 데이터 레지스터(230)에 연결되고, 독출/기록 명령에 따라 상기 데이터 레지스터(230)로 독출 데이터를 전송하거나, 상기 데이터 레지스터(230)로부터 기록 데이터를 수신한다. 상기 로우 선택기(270)는 상기 주소 레지스터(220)로부터 수신된 상기 로우 주소 메시지(Ay)를 디코딩하고, 상기 디코딩 결과에 따라 상기 페이지 버퍼/센싱 회로(260)에 유지된 데이터 또는 비트 라인을 선택한다.

예를 들면, 도 9의 상기 데이터 출력 회로(180)는 상기 입력/출력 버퍼(210)에 적용된다. 상기 데이터 출력 회로(180)는 클록 생성 회로(C1) 및 데이터 출력 회로(C2)를 포함한다. 상기 클록 생성 회로(C1)는 상기 외부 클록 신호(ExCLK)에 따라 상기 내부 클록 신호(InCLK)를 생성한다. 상기 데이터 출력 회로(C2)는 상기 클록 생성 회로(C1)에 의해 생성된 상기 내부 클록 신호(InCLK)에 따라 데이터를 동기화하여 출력시킨다. P1, P2, P3, P4 및 P5는 낮은-문턱값 P-채널 MOS 트랜지스터들이며, N1, N2, N3, N4 및 N5는 N-채널 MOS 트랜지스터들이다.

도 10(a)는 상기 트랜지스터들(P1 내지 P5)이 높은 문턱값(Th1)을 갖는 데이터 출력 회로의 동작 파형도이고, 도 10(b)는 상기 트랜지스터들(P1 내지 P5)이 낮은 문턱값(Th2)(Th2<Th1)을 갖는 도 9의 데이터 출력 회로의 동작 파형도이다. 상기 트랜지스터들이 높은 문턱값을 갖는 상기 데이터 출력 회로에서, 상기 내부 클록 신호(InCLK)는 상기 외부 클록 신호(ExCLK)가 수신된 후, 지연 시간(D1) 후 생성되며, 상기 출력 데이터(Dout)는 상기 내부 클록 신호(InCLK)가 생성된 후, 지연 시간(D2) 후 생성된다. 반면, 상기 트랜지스터들(P1 내지 P5)이 낮은 문턱값을 갖는 상기 데이터 출력 회로(180)에서, 상기 내부 클록 신호(InCLK)는 지연 시간(Da)(Da<D1) 이후에 생성되고, 상기 출력 데이터(Dout)는 상기 내부 클록 신호(InCLK)가 생성된 후, 지연 시간(Db)(Db<D2) 후 생성된다.

도 11은 도 9의 데이터 출력 회로(180)가 상기 플래시 메모리(100E)에 인가될 때 얻어진 동작 파형도이다. 시점(t1)에서, 칩 인에이블 신호(

) 및 출력 인에이블 신호(

)(모두 낮은 활동(active)인)가 외부 제어 신호들로 선택되고, 상기 플래시 메모리(100E)로 입력되면, 상기 외부 제어 신호들에 대응하여 상기 제어기(240)는 대기 상태를 나타내는 논리 로우 레벨에서 인에이블 상태를 나타내는 논리 하이 레벨로 제어 신호를 변경한다. 상기 제어 신호는 상기 플래시 메모리의 다양한 부분들로 제공되고, 상기 내부 전압 생성 회로(280)는 상기 인에이블 상태의 제어 신호에 대응하여 동작 전압(V1)을 생성하고, 상기 동작 전압(V1)을 상기 데이터 출력 회로(180)로 공급한다. 그러므로, 상기 내부 전압 생성 회로(280)는 상기 내부 전력(Vcc(Int))으로서 제공하는 동작 전압(V1)을 생성하기 위해 상기 동작 전압(V2)을 부스팅한다.

상기 제어기(240)는 대응하는 명령 처리 구간(t1~t2) 동안 상기 인에이블 상태의 제어 신호를 출력하고, 그러한 구간 동안, 상기 동작 전압(V1)은 상기 데이터 출력 회로(180)에 공급된다. 그러므로, 상기 클록 신호(CLK)에 동기화하여, 상기 데이터 출력 회로(180)는 상기 클록 신호(CLK)의 고정된 지연 시간 이후 상기 출력 데이터(Dout)를 생성한다. 상기 제어 신호가 상기 대기 상태에서 스위칭된다면, 상기 내부 전압 생성 회로(280)는 상기 제어 신호에 응답하여 상기 동작 전압(V2)을 상기 데이터 출력 회로(180)로 공급한다. 상기 제어기(240)가 기결정된 동작 순서에 따라 고속 처리를 수행해야 하는 경우에, 구간(t3~t4) 및 구간(t5~t6) 동안, 상기 제어 신호는 인에이블 상태로 스위칭되고, 그러한 구간들에서, 상기 동작 전압(V1)은 상기 데이터 출력 회로(180)로 공급된다. 상기 제어 신호가 대기 상태에 있을 때(구간(t2~t3), 구간(t4~t5) 및 구간(t6~t7), 동작 전압(V2)은 상기 데이터 출력 회로(180)로 공급된다. 그러나, 상기 클록 생성 회로(C1)가 상기 클록 신호(CLK)의 논리 상태를 유지하기 때문에, 상기 제어 신호가 상기 대기 상태에서 상기 인에이블 상태로 스위칭되더라도, 상기 데이터 출력 회로는 상기 출력 데이터(Dout)를 출력시키기 위한 지연 시간을 감소시키기 위하여 초기화될 필요가 없다.

앞에서 설명된 논리 회로는 단지 예시이며, 본 발명은 또한 다른 CMOS 논리 게이트들 또는 CMOS 논리 회로들에 적용될 수 있다. 추가적으로, 상기 플래시 메모리에 더하여, 본 발명은 또한 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 마이크로 컨트롤러, 마이크로프로세서, 및 주문형 반도체(ASIC) 등과 같은 다양한 반도체 디바이스들에 적용된다.

다양한 수정들 및 변경들이 본 발명의 범위 또는 사상으로부터 벗어나지 않고, 본 발명의 구조에 수행될 수 있음은 당업자들에게 명백할 것이다. 앞에서 언급한 관점에서, 상기 본 발명은 이하 청구범위 및 그 등가물들의 범위 내에 포함되도록 제공되는 본 발명의 수정들 및 변경들을 포함하도록 의도된다.

Claims

적어도 제1 동작 전압 또는 상기 제1 동작 전압보다 더 낮은 제2 동작 전압을 수신하는 P-채널 제1 MOS 트랜지스터; 및
적어도 상기 제1 MOS 트랜지스터 및 베이스 퍼텐셜(base potential) 사이에서 연결된 N-채널 제2 MOS 트랜지스터를 포함하며,
상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 게이트들에 입력된 신호에 따라 출력 신호를 생성하는 논리 회로를 구성하며,
인에이블 상태에서, 상기 제1 동작 전압이 상기 제1 MOS 트랜지스터의 소스에 공급되고,
대기 상태에서, 상기 제2 동작 전압이 상기 제1 MOS 트랜지스터의 소스에 공급되며, 상기 제1 MOS 트랜지스터의 게이트와 상기 소스 사이의 전압 및 상기 제2 MOS 트랜지스터의 게이트와 상기 소스 사이의 전압 진폭이 각각 상기 제1 MOS 트랜지스터 및 제2 MOS 트랜지스터의 문턱값보다 더 크도록 상기 제2 동작 전압이 설정되는, 반도체 디바이스.
청구항 1에 있어서, 선택 회로를 더 포함하고,
상기 선택 회로는 상기 인에이블 상태에서 상기 제1 동작 전압을 선택하고, 상기 대기 상태에서 상기 제2 동작 전압을 선택하는, 반도체 디바이스.
청구항 2에 있어서,
상기 선택 회로는 외부로부터의 제어 신호에 따라 상기 제1 동작 전압 또는 상기 제2 동작 전압을 선택하는, 반도체 디바이스.
청구항 1에 있어서, 생성 회로를 더 포함하며,
상기 생성 회로는 외부로부터 상기 제1 동작 전압을 수신하고, 상기 제1 동작 전압에 따라 상기 제2 동작 전압을 생성하는, 반도체 디바이스.
청구항 1에 있어서, 생성 회로를 더 포함하며,
상기 생성 회로는 외부로부터 상기 제2 동작 전압을 수신하고, 상기 제2 동작 전압에 따라 상기 제1 동작 전압을 생성하는, 반도체 디바이스.
청구항 1에 있어서, 상기 논리 회로는,
상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하는 제1 인버터 회로; 및
상기 제1 인버터 회로에 연결되는 제2 인버터 회로로서, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 포함하며, 외부 클록 신호가 상기 제1 인버터 회로로 입력되고, 상기 제2 인버터 회로는 내부 클록 신호를 출력하는, 상기 제2 인버터 회로를 포함하는, 반도체 디바이스.
청구항 1에 있어서,
상기 논리 회로는 상기 내부 클록 신호에 따라 데이터를 동시에 입력 또는 출력하는 회로를 더 포함하는, 반도체 디바이스.
청구항 1에 있어서, 상기 논리 회로는,
상기 제1 동작 전압 또는 상기 제2 동작 전압을 공급하기 위한 전력 공급부;
상기 전력 공급부 및 상기 제1 MOS 트랜지스터 사이에서 직렬로 연결되는 P-채널 제3 MOS 트랜지스터; 및
상기 제2 MOS 트랜지스터 및 상기 베이스 퍼텐셜 사이에서 직렬로 연결되는 N-채널 제4 MOS 트랜지스터를 더 포함하며,
상기 제1 클록 신호는 상기 제3 MOS 트랜지스터의 게이트로 입력되고, 상기 제1 클록 신호로부터 인버팅된 제2 클록 신호는 상기 제4 MOS 트랜지스터의 게이트로 입력되며,
데이터가 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터의 게이트들로 입력되는, 반도체 디바이스.
청구항 1에 있어서,
저장하는 데이터를 위해 사용되는 메모리 디바이스들을 포함하는 메모리 어레이; 및
상기 논리 회로를 포함하고, 상기 메모리 어레이에 연결된 데이터 출력 회로를 더 포함하는, 반도체 디바이스.
청구항 1에 있어서, 상기 대기 상태는 칩 인에이블 신호가 외부로부터 상기 반도체 디바이스로 입력되지 않는 구간으로 지칭하는, 반도체 디바이스.
청구항 1에 있어서, 상기 대기 상태는 칩 인에이블 신호가 입력된 후 명령 동작을 수행하지 않는 고정된 구간으로 지칭하는, 반도체 디바이스.
청구항 11에 있어서, 상기 반도체 디바이스는 플래시 메모리인, 반도체 디바이스.