JPH10256896A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路装置の省電力性と高速性の両
立を図る。 【解決手段】 ＣＭＯＳ型論理回路の高電位電源または
低電位電源を高低二つとし、該高低二つの電源のそれぞ
れを個別のＭＯＳトランジスタを介して前記ＣＭＯＳ型
論理回路に供給し、高速動作モードで用いる場合は前記
高低二つのうち高い方の高電位電源または低い方の低電
位電源を供給するように前記ＭＯＳトランジスタをオン
オフ制御する一方、省電力動作モードで用いる場合は前
記高低二つのうち低い方の高電位電源または高い方の低
電位電源を供給するように前記ＭＯＳトランジスタをオ
ンオフ制御する。論理回路の電源電圧が高低二つに切り
換えられるため、高い電圧で動作するときは高速性が確
保され、一方、低い電圧で動作しているときは省電力性
が確保される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＣＭＯＳ（Complementary Metal Oxid
e Semiconductor）型の論理回路を用いた半導体集積回
路装置に関する。

【０００２】

【従来の技術】

１．省電力タイプの論理回路はＣＭＯＳ型 一般に、電池で動作する携帯情報端末や携帯電話などに
は、電池の延命化を考えて、できるだけ電力消費の少な
い論理回路が用いられる。この種の論理回路の典型はＣ
ＭＯＳ型である。図１２において、ＣＭＯＳ型論理回路
の基本形は、高電位電源線ＶＤＤと低電位電源線ＶＳＳ
との間にｐチャネルＭＯＳトランジスタＴｐ１とｎチャ
ネルＭＯＳトランジスタＴｎ１とを直列に接続し、Ｔｐ
１のゲートとＴｎ１のゲートを接続して構成したインバ
ータゲートである。この回路は、入力信号ＩＮの論理に
応じて、Ｔｐ１またはＴｎ１のいずれか一方だけがオン
するというものであり、すなわち、ＩＮ＝Ｌレベルのと
きはＴｐ１だけがオンとなって、このＴｐ１を介して負
荷容量ＣＬ（次段の論理回路の入力容量）がＶＤＤに充
電される結果、出力信号ＯＵＴがＨレベルになるという
ものであり、また、ＩＮ＝ＨレベルのときにはＴｎ１だ
けがオンとなって、このＴｎ１を介してＣＬがＶＳＳに
向けて放電される結果、出力信号ＯＵＴがＬレベルにな
るというものであり、これら二つの状態のいずれの場合
も、ＶＤＤとＶＳＳ間に電流パスができず、消費電流は
負荷容量の充放電電流だけで済むため（状態遷移時の貫
通電流については後述する）、動作時の電力消費がきわ
めて少なく、特に、電池駆動型の各種電子機器に用いて
好適な論理回路である。 ２．ＣＭＯＳ型論理回路の動作速度と電力消費 ところで、電池駆動型に限らないが、近時の電子機器の
高性能化は目覚ましく、１００ＭＨｚ超のクロックで動
作するものも珍しいことではないが、かかる高速化の傾
向は一方で、ＣＭＯＳ型論理回路の省電力性というメリ
ットを失わせることにもなってきた。ＣＭＯＳ型論理回
路はＩＮの論理遷移時（Ｈ→ＬレベルまたはＬ→Ｈレベ
ル）にＴｐ１とＴｎ１のオン期間が一瞬オーバラップす
るからで、このオーバラップ期間にＶＤＤからＶＳＳへ
と貫通電流Ｉｐａｓｓが流れるからである。ゲートあた
りのＩｐａｓｓはきわめて微量であるが、近時の半導体
チップは大量のゲートを搭載するので、もはや、チップ
全体（またはシステム全体）で見たトータルの貫通電流
は無視し得ないレベルに達している。 ３．ＣＭＯＳ型論理回路の低電源化 特別な回路を付加せずに貫通電流を抑制する（しかも、
信号の論理振幅も下げて充放電電流を減らす）には電源
電圧を下げるのが最も効果的である。しかし、こうした
低電源電圧化は、反面、ＭＯＳトランジスタの飽和電流
を少なくして動作速度の低下をきたすから、単純に電源
電圧を低くしただけでは近時の高速化要求に反すること
になる。この対策として、論理回路を構成する各ＭＯＳ
トランジスタ（図１２ではＴｐ１、Ｔｎ１）のしきい値
を下げることが行われているが、低いしきい値は、オフ
時のリーク電流を増やす（一般にしきい値電圧を０．１
Ｖ下げるとリーク電流は一桁増える）ことになり、今度
は、省電力要求に反することになる。 ４．省電力化と高速化の達成 図１３は、省電力化と高速化を意図した従来例であり、
論理回路１のＴｐ１とＶＤＤの間にしきい値を下げない
ｐチャネルＭＯＳトランジスタＴｐ２を入れ、このＴｐ
２のゲート電位を制御することにより、論理回路への電
源供給を遮断できるようにしたものである。通常動作時
にはＴｐ２をオンにし、スタンバイ動作時にはＴｐ２を
オフにする。論理回路を構成する各トランジスタ（図１
３ではＴｐ１、Ｔｐ２）のしきい値は既述のとおり下げ
られており、これによって通常動作時における高速性を
確保し、一方、省電力性は低電源化とスタンバイ時の論
理回路への電源供給遮断並びにＴｐ２の低リーク電流
（しきい値を下げていないため）で確保する。

【０００３】

【発明が解決しようとする課題】ところで、図１３の構
成では電源電圧はＶＤＤとＶＳＳであり、一般にＶＳＳ
は接地電位であるから、要するに、一種類の電源電圧
（ＶＤＤ）しか使用していない。したがって、ＶＤＤを
下げれば省電力に有利である反面、動作速度が犠牲にな
り、一方、ＶＤＤを上げれば動作速度を向上できるもの
の、省電力性を損なうという相反する結果となり、省電
力性と高速性の妥協点にＶＤＤを設定せざるを得ないと
いう問題点があった。

【０００４】そこで、本発明は、省電力性と高速性の両
立を図ることを目的とする。

【０００５】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、ＣＭＯＳ型論理回路の高電位電源または
低電位電源を高低二つとし、該高低二つの電源のそれぞ
れを個別のＭＯＳトランジスタを介して前記ＣＭＯＳ型
論理回路に供給し、高速動作モードで用いる場合は前記
高低二つのうち電源側の高電位電源または接地側の低電
位電源を供給するように前記ＭＯＳトランジスタをオン
オフ制御する一方、省電力動作モードで用いる場合は前
記高低二つのうち接地側の高電位電源または電源側の低
電位電源を供給するように前記ＭＯＳトランジスタをオ
ンオフ制御するように構成したことを特徴とする。

【０００６】請求項２記載の半導体集積回路装置は、Ｃ
ＭＯＳ型論理回路の高電位電源を高低二つとし、該高低
二つの電源のそれぞれを個別のｐチャネルＭＯＳトラン
ジスタを介して前記ＣＭＯＳ型論理回路に供給し、高速
動作モードで用いる場合は前記高低二つのうち高い方の
高電位電源を供給するように前記ｐチャネルＭＯＳトラ
ンジスタをオンオフ制御する一方、省電力動作モードで
用いる場合は前記高低二つのうち低い方の高電位電源を
供給するように前記ｐチャネルＭＯＳトランジスタをオ
ンオフ制御するように構成し、且つ、前記ＣＭＯＳ型論
理回路内のｐチャネルＭＯＳトランジスタのウエル電位
を前記ｐチャネルＭＯＳトランジスタのドレイン電位と
したことを特徴とする。

【０００７】請求項３記載の同期型または非同期型の演
算処理装置は、各演算ブロックを請求項１または請求項
２記載の半導体集積回路で構成することを特徴とする。
請求項１、２または３記載の発明では、論理回路の電源
電圧が高低二つに切り換えられるため、高い電圧で動作
するときは高速性が確保され、一方、低い電圧で動作し
ているときは省電力性が確保され。したがって、高速性
と省電力性の両立が図られるから、上記目的が達成され
る。

【０００８】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る半導体集積回路装
置の一実施例を示す図である。図１において、１はＣＭ
ＯＳ型の論理回路であり、図１では従来例の説明と同様
に、基本形のインバータゲートを示しているが、もちろ
んこれに限らない。もっと複雑な構成のものであっても
構わない。要は、各トランジスタ（図１ではＴｐ１、Ｔ
ｎ１）のしきい値が下げられていればよい。また、入出
力の信号がＩＮとＯＵＴの一つずつしかないが、これも
インバータゲートを想定したからであり、他の構成の論
理回路の場合は、その構成から決まる入出力の信号数と
なることは言うまでもない。

【０００９】本実施例のポイントは、従来の高電位電源
ＶＤＤを、高低二つの電源ＶＤＤ＿Ｈ、ＶＤＤ＿Ｌ（Ｖ
ＤＤ＿Ｈ＞ＶＤＤ＿Ｌ）とし、論理回路１のＴｐ１とＶ
ＤＤ＿Ｈとの間にｐチャネルＭＯＳトランジスタＴｐ３
を入れると共に、論理回路１のＴｐ１とＶＤＤ＿Ｌとの
間にｐチャネルＭＯＳトランジスタＴｐ４を入れ、さら
にＴｐ３とＴｐ４の各ゲート電位を、信号ＣＴ＿Ｈ、Ｃ
Ｔ＿Ｌによって個別に制御できるようにした点にある。

【００１０】このような構成において、ＣＴ＿ＨをＬレ
ベル、ＣＴ＿ＬをＨレベルにすると、Ｔｐ３がオン（Ｔ
ｐ４はオフ）し、オン状態のＴｐ３を介して論理回路１
にＶＤＤ＿Ｈが供給される。このため、論理回路１はＶ
ＤＤ＿ＨとＶＳＳ間の“広い”電源振幅で動作し、高速
性が確保される。一方、ＣＴ＿ＨをＨレベル、ＣＴ＿Ｌ
をＬレベルにすると、Ｔｐ４がオン（Ｔｐ３はオフ）
し、オン状態のＴｐ４を介して論理回路１にＶＤＤ＿Ｌ
が供給される。このため、論理回路１はＶＤＤ＿ＬとＶ
ＳＳ間の“狭い”の電源振幅で動作し、省電力性が確保
される。

【００１１】したがって、ＣＴ＿ＨとＣＴ＿Ｌを制御す
ることにより、速度重視の動作モード（以下、高速動作
モード）と、電力消費重視の動作モード（以下、省電力
動作モード）の双方に適宜切り換えて使用することがで
き、システムの動作状態に見合った適正な動作モードを
自在に選択できるという効果が得られる。なお、図１で
は、論理回路１の高電位側電源をＶＤＤ＿ＨとＶＤＤ＿
Ｌに切り換えるようにしたが、これに限らない。例え
ば、図２に示すように、論理回路１の高電位電源をＶＤ
Ｄとすると共に、低電位電源を高低二つの電源ＶＳＳ＿
ＨとＶＳＳ＿Ｌ（但し、ＶＳＳ＿Ｈ＞ＶＳＳ＿Ｌ＝０
Ｖ）とし、論理回路１のＴｐｎ１とＶＳＳ＿Ｌの間にｎ
チャネルＭＯＳトランジスタＴｎ３を入れると共に、論
理回路１のＴｎ１とＶＳＳ＿Ｈとの間にｎチャネルＭＯ
ＳトランジスタＴｎ４を入れ、さらにＴｎ３とＴｎ４の
各ゲート電位を、信号ＣＴ＿Ｈ、ＣＴ＿Ｌによって個別
に制御するようにしてもよい。

【００１２】このような構成においても、ＣＴ＿ＨをＬ
レベル、ＣＴ＿ＬをＨレベルにすれば、Ｔｎ３がオン
（Ｔｎ４はオフ）し、オン状態のＴｎ３を介して論理回
路１にＶＳＳ＿Ｌ（＝０Ｖ）が供給され、論理回路１は
ＶＤＤとＶＳＳ＿Ｌ間の“広い”電源振幅で動作して高
速性が確保される。一方、ＣＴ＿ＨをＨレベル、ＣＴ＿
ＬをＬレベルにすれば、Ｔｎ４がオン（Ｔｎ３はオフ）
し、オン状態のＴｎ４を介して論理回路１にＶＳＳ＿Ｈ
（＞０Ｖ）が供給され、論理回路１はＶＤＤとＶＳＳ＿
Ｈ間の“狭い”電源振幅で動作して省電力性が確保され
るから、やはり図１と同様の効果が得られる。

【００１３】図３と図４は、ｐチャネルＭＯＳトランジ
スタ（図１のＴｐ１、Ｔｐ３、Ｔｐ４参照）のウエル電
位（基板電位）の与え方を示す二つの例である。図３の
例では、Ｔｐ１、Ｔｐ３及びＴｐ４のウエル電位を最も
高い電源電位（ＶＤＤ＿Ｈ）としているが、図４の例で
は、Ｔｐ１のウエル電位だけをＴｐ３（Ｔｐ４）のドレ
イン電位としており、特に、図４の場合、論理回路１の
Ｔｐ１のしきい値を高速動作モードと省電力動作モード
で最適化することができ、高速性と省電力性とを共に達
成できるという格別のメリットがある。

【００１４】すなわち、図４において、Ｔｐ１のウエル
電位は、Ｔｐ３がオンする高速動作モードのときにＶＤ
Ｄ＿Ｈ相当の高い電位となり、一方、Ｔｐ４がオンする
省電力動作モードのときにＶＤＤ＿Ｌ相当の低い電位と
なるが、一般にｐチャネルＭＯＳトランジスタのウエル
電位を上げる（または下げる）と、いわゆる基板バイア
ス効果によってトランジスタのしきい値電圧が減少（ま
たは増加）するから、高速動作モードのときはしきい値
電圧を減少させて論理回路１の高速性を確保でき、一
方、省電力動作モードのときはしきい値電圧を増加させ
て論理回路１のリーク電流を抑制できるからである。

【００１５】図５は、以上の実施例の応用例であり、Ｖ
ＤＤ＿Ｈを電源とする通常の論理回路２、３の間に、レ
ベル変換回路４、５を介して上記実施例（図１、図２、
図３または図４）の論理回路１に相当するＣＭＯＳ型の
論理回路１′を入れたものである。このような構成によ
れば、論理回路１′を高速動作モードで用いる場合はＴ
ｐ３（図では便宜的にスイッチ記号で表わす）をオンに
し、一方、省電力モードで用いる場合はＴｐ４（図では
便宜的にスイッチ記号で表わす）をオンにすればよい。
高速動作モードと省電力動作モードで論理回路１′の電
源電圧を適正化でき、高速性と省電力性の両立を図るこ
とができる。

【００１６】なお、レベル変換回路４、５は、省電力動
作モードのときの論理回路１′の論理レベルを通常の論
理回路２、４の論理レベルに合わせるためのものである
が、高速動作モードのときは両論理レベルが一致するた
め、レベル変換回路４、５は不要であり、むしろレベル
変換回路４、５の信号遅延を考慮すると、高速動作モー
ドのときはレベル変換回路４、５を迂回できるようにし
ておいた方が望ましい。すなわち、図６に示すように、
レベル変換回路４（または５）の入力６と出力７をセレ
クタ８に入れ、信号ＳＥＬによっていずれか一方を選択
して出力するようにしておいた方がよい。なお、この例
では、セレクタ８を二つのトランスファゲート８ａ、８
ｂで構成し、信号ＳＥＬがＬレベルのときは一方のトラ
ンスファゲート８ａをオンにしてレベル変換回路４（ま
たは５）の出力７を選択し、一方、信号ＳＥＬがＨレベ
ルのときは他方のトランスファゲート８ｂをオンにして
レベル変換回路４（または５）の入力６を選択している
が、これに限らない。要は、高速動作モードのときにレ
ベル変換回路４（または５）の入力６を次段に迂回でき
ればよい。

【００１７】図７は、より具体的な応用例を示す図であ
り、特に限定しないが、浮動小数点演算のパイプライン
処理部のような“同期型システム”への応用例である。
なお、当該パイプライン処理部の動作は、図８に示すよ
うに、レジスタファイル１０から読み出された乗数Ａと
被乗数Ｂは第１フリップフロップ１１を介して乗算ブロ
ック１２に取り込まれ、乗算ブロック１２の出力（部分
積）は第２フリップフロップ１３を介して最終段加算ブ
ロック１４に取り込まれ、最終段加算ブロック１４の出
力（部分積の加算結果）は第３フリップフロップ１５を
介して丸め及び例外処理ブロック１６に取り込まれ、丸
め及び例外処理ブロック１６の出力（すなわちＡ×Ｂの
演算結果Ｃ）は第４フリップフロップ１７を介してレジ
スタファイル１０に書き戻されるようになっているもの
と仮定する。

【００１８】図７において、２０は図８の乗算ブロック
１２と同等の機能を有する第１論理回路、２１は図８の
最終段加算ブロック１４と同等の機能を有する第２論理
回路、２２は図８の丸め及び例外処理ブロック１６と同
等の機能を有する第３論理回路、１０、１３、１５及び
１７は図８の第１〜第４フリップフロップに相当するも
のであり、本応用例（図７）では、さらに、第１フリッ
プフロップ１０と第１論理回路２０の間及び第３論理回
路２２と第４フリップフロップ１７の間にそれぞれレベ
ル変換回路２３、２４を入れ、且つ、第１論理回路２０
の出力と第２フリップフロップ１３の出力の一方を選択
する第１セレクタ２５を備えると共に、第２論理回路２
１の出力と第３フリップフロップ１５の出力の一方を選
択する第２セレクタ２６を備える点で図８の構成と相違
する。

【００１９】このような構成において、高速動作モード
（Ｔｐ３をオンにするモード）にすると、第１〜第３論
理回路２０〜２２に高い電源電圧ＶＤＤ＿Ｈが供給され
るため、これらの論理回路２０〜２２が高速に動作す
る。したがって、この高速動作モードでは、例えば、第
１セレクタ２５（第２セレクタ２６）によって、第２フ
リップフロップ１３（第３フリップフロップ１５）に入
る前の信号を選択するようにすれば、第２及び第３フリ
ップフロップ１３、１５がスキップされ、第１フリップ
フロップ１０から第４フリップフロップ１７までの間の
データ転送を１サイクルで行うことができるようにな
る。一方、省電力動作モード（Ｔｐ４をオンにするモー
ド）にすると、第１〜第３論理回路２０〜２２に低い電
源電圧ＶＤＤ＿Ｌが供給されるため、これらの論理回路
２０〜２２が低速動作ながら低い消費電力で動作する。
したがって、この省電力動作モードでは、例えば、第１
セレクタ２５（第２セレクタ２６）によって、第２フリ
ップフロップ１３（第３フリップフロップ１５）に保持
された信号を選択するようにすれば、第１フリップフロ
ップ１０から第４フリップフロップ１７までの間のデー
タ転送が３サイクルとなり、その結果、データ処理のス
ループットは高速動作モードと変わらないものの、ラテ
ンシータイム（電算機用語で待ち時間または呼出し時間
のこと）が３倍になるから、低電源電圧動作時の電力消
費を抑えることができる。

【００２０】以上、同期型システムへの応用例を示した
が、上記実施例は、図９に示すような非同期型システム
にも適用できる。なお、図９において、図７と類似の構
成要素には同一の符号を付してある。３０は第１検出
部、３１は第２検出部、３２はセレクタであり、これら
は、省電力動作モードのときのデータ転送サイクル数を
実質的に１サイクルに収めるために設けられた図９に特
有な構成要素である。すなわち、図９のような非同期型
システムの場合、全体のスループットを最適設計して、
高速動作モードのときに第１フリップフロップ１０から
第４フリップフロップ１７までのデータ転送が１サイク
ルに収まるようにするが、省電力動作モードのときは第
１〜第３論理回路２０〜２２の動作スピードが落ちるた
め、このデータ転送サイクルを満たせなくなってしま
う。そこで、一般に、演算速度はそのクリティカルな速
度となるようなパターンが発生する頻度はきわめて希で
あり、演算の途中（例えば、図８の場合の“乗算ブロッ
ク”“最終段加算ブロック”“丸め及び例外処理ブロッ
ク”）で処理の終了を検出できれば、最大遅延時間より
もはるかに短い時間で演算を行うことができる場合が多
いことに着目し、図９の非同期型システムでは、第１検
出部３０で第１論理回路２０の処理終了を検出すると、
セレクタ３２で第１論理回路２０の出力を選択し、また
は、第２検出部３１で第２論理回路２１の処理終了を検
出すると、セレクタ３２で第２論理回路２４の出力を選
択して、省電力動作モードでも１サイクルで終了できる
ようにしている。ちなみに、万が一１サイクルで終了し
ない場合を考えて、外部の回路で演算終了フラグを検出
し、このフラグによって演算結果の正当性を判定できる
ようにしておくのが望ましい。

【００２１】なお、図１０は第１及び第２検出部３０、
３１の一例の概念構成図であり、この例では、演算モジ
ュール（図９の第１論理回路２０または第２論理回路２
２に相当）の入力パターン（ｉｎｐｕｔ）と特定のパタ
ーン４０とを比較し、両者が一致（Ｈｉｔ）したとき、
演算モジュールの出力に代えて、ｉｎｐｕｔのデコード
結果で参照されたテーブル４１の出力をセレクタ３２で
選択する。例えば、図１１に示すように、演算モジュー
ルを複数に分割（図では１／４〜４／４に４分割）し、
各演算モジュールの中間入力の一部を仮定（図では０仮
定）すれば、より短い遅延で出力が求められる。結果が
正しいかどうかは、仮定した入力どおりの中間出力（図
ではオール０）が得られたかどうかで判定する。

【００２２】以上説明したように、本実施例によれば、
論理回路の電源電圧を高低二つに切り換えることがで
き、高速動作モードと省電力動作モードの双方を適宜に
使い分けることができる。したがって、かかる論理回路
を、例えば、同期型システムや非同期型システムに応用
すれば、これらシステムの高速性と省電力性の両立を図
ることができ、近似の社会ニーズに応えることができる
という従来技術にない格別有利な効果が得られる。

【００２３】

【発明の効果】本発明によれば、ＣＭＯＳ型論理回路の
省電力性と高速性の両立を図ることができる。

【図面の簡単な説明】

【図１】一実施例の論理回路の構成図である。

【図２】一実施例の論理回路の他の構成図である。

【図３】一実施例の論理回路のウエル電位の与え方を示
す構成図である。

【図４】一実施例の論理回路のウエル電位の与え方を示
す他の構成図である。

【図５】一実施例の論理回路の応用例を示す概念図であ
る。

【図６】レベル変換回路の迂回例を示す構成図である。

【図７】一実施例の論理回路の応用例（同期型システ
ム）を示す概念図である。

【図８】同期型システムの説明図である。

【図９】一実施例の論理回路の応用例（非同期型システ
ム）を示す概念図である。

【図１０】演算途中の処理終了を検出するための概念図
（その１）である。

【図１１】演算途中の処理終了を検出するための概念図
（その２）である。

【図１２】論理回路の基本形を示す構成図である。

【図１３】従来例の構成図である。

【符号の説明】

Ｔｐ３、Ｔｐ４：ｐチャネルＭＯＳトランジスタ（ＭＯ
Ｓトランジスタ） ＶＤＤ＿Ｈ、ＶＤＤ＿Ｌ：高電位電源 ＶＳＳ＿Ｈ、ＶＳＳ＿Ｌ：低電位電源 １：論理回路 ２０〜２２：演算ブロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】ＣＭＯＳ型論理回路の高電位電源または低
   電位電源を高低二つとし、該高低二つの電源のそれぞれ
   を個別のＭＯＳトランジスタを介して前記ＣＭＯＳ型論
   理回路に供給し、高速動作モードで用いる場合は前記高
   低二つのうち高い方の高電位電源または低い方の低電位
   電源を供給するように前記ＭＯＳトランジスタをオンオ
   フ制御する一方、省電力動作モードで用いる場合は前記
   高低二つのうち低い方の高電位電源または高い方の低電
   位電源を供給するように前記ＭＯＳトランジスタをオン
   オフ制御するように構成したことを特徴とする半導体集
   積回路装置。
2. 【請求項２】ＣＭＯＳ型論理回路の高電位電源を高低二
   つとし、該高低二つの電源のそれぞれを個別のｐチャネ
   ルＭＯＳトランジスタを介して前記ＣＭＯＳ型論理回路
   に供給し、高速動作モードで用いる場合は前記高低二つ
   のうち高い方の高電位電源を供給するように前記ｐチャ
   ネルＭＯＳトランジスタをオンオフ制御する一方、省電
   力動作モードで用いる場合は前記高低二つのうち低い方
   の高電位電源を供給するように前記ｐチャネルＭＯＳト
   ランジスタをオンオフ制御するように構成し、且つ、前
   記ＣＭＯＳ型論理回路内のｐチャネルＭＯＳトランジス
   タのウエル電位を前記ｐチャネルＭＯＳトランジスタの
   ドレイン電位としたことを特徴とする半導体集積回路装
   置。
3. 【請求項３】各演算ブロックを請求項１または請求項２
   記載の半導体集積回路で構成することを特徴とする同期
   型または非同期型の演算処理装置。