JP2001015692A - 低消費電力型半導体集積回路装置 - Google Patents
低消費電力型半導体集積回路装置Info
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- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 3
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- 238000009825 accumulation Methods 0.000 description 2
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- 230000006866 deterioration Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 第１のフリップフロップと第２のフリップフ
ロップの間にクリティカルパスを形成する組み合わせ回
路を有する半導体集積回路装置において、低消費電力化
の手段を提供することを目的とする。 【解決手段】 第１のフリップフロップ４と第２のフリ
ップフロップ７の間にクリティカルパスを形成する組み
合わせ回路６を有する半導体集積回路装置において、前
記第１のフリップフロップ４の出力信号を信号電圧レベ
ルを上げる第１のレベルシフター５に入力し、前記第１
のレベルシフター５からの出力信号を前記クリティカル
パスを形成する組み合わせ回路６入力し、前記組み合わ
せ回路６からの出力を前記第２のフリップフロップ７に
入力し、前記第２のフリップフロップ７からの出力信号
を信号電圧レベルを下げる第２のレベルシフター８に入
力する。
ロップの間にクリティカルパスを形成する組み合わせ回
路を有する半導体集積回路装置において、低消費電力化
の手段を提供することを目的とする。 【解決手段】 第１のフリップフロップ４と第２のフリ
ップフロップ７の間にクリティカルパスを形成する組み
合わせ回路６を有する半導体集積回路装置において、前
記第１のフリップフロップ４の出力信号を信号電圧レベ
ルを上げる第１のレベルシフター５に入力し、前記第１
のレベルシフター５からの出力信号を前記クリティカル
パスを形成する組み合わせ回路６入力し、前記組み合わ
せ回路６からの出力を前記第２のフリップフロップ７に
入力し、前記第２のフリップフロップ７からの出力信号
を信号電圧レベルを下げる第２のレベルシフター８に入
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップフロップ
とフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する低消費電力型半導体集積回路
装置に関するものである。
とフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する低消費電力型半導体集積回路
装置に関するものである。
【０００２】
【従来の技術】以下の従来例は、日経ＢＰ社発行の文献
「低電力ＬＳＩの技術白書」（１９９４年）のＰａｒ
ｔ．２を参考にしている。
「低電力ＬＳＩの技術白書」（１９９４年）のＰａｒ
ｔ．２を参考にしている。
【０００３】半導体集積回路の動作時の消費電力は、 Ｐ＝ＣL（ＶDD−Ｖｔ）2ｆ (１） と表せる。ここでＣLは負荷容量、ＶDDは電源電圧、Ｖ
ｔは半導体デバイスの閾値電圧、ｆは動作周波数を表
す。式（１）から半導体集積回路を低消費電力化するた
めには、半導体集積回路の回路に供給する電源電圧を低
く設定することが効果的である。
ｔは半導体デバイスの閾値電圧、ｆは動作周波数を表
す。式（１）から半導体集積回路を低消費電力化するた
めには、半導体集積回路の回路に供給する電源電圧を低
く設定することが効果的である。
【０００４】一方、ＭＯＳインバータの動作速度につい
ていえば、ゲート遅延は、 τ∝ＣLＶDD／（ＶDD−Ｖｔ）2 （２） と表わせ、ＭＯＳインバータがスイッチング・オンする
に要する時間は、負荷容量が小さいほど、また、（電源
電圧−半導体デバイスの閾値電圧）が大きいほど短くな
る。
ていえば、ゲート遅延は、 τ∝ＣLＶDD／（ＶDD−Ｖｔ）2 （２） と表わせ、ＭＯＳインバータがスイッチング・オンする
に要する時間は、負荷容量が小さいほど、また、（電源
電圧−半導体デバイスの閾値電圧）が大きいほど短くな
る。
【０００５】半導体集積回路の電源電圧を下げることに
よる低消費電力化と同時に、低電源電圧化による動作速
度の劣化を改善する従来方法について、積和回路を例に
示す。この積和回路は半導体集積回路装置の１／２０の
回路規模を占め、この半導体集積回路装置のクリティカ
ルパスはこの積和回路で決まっていると仮定して今後の
説明をする。
よる低消費電力化と同時に、低電源電圧化による動作速
度の劣化を改善する従来方法について、積和回路を例に
示す。この積和回路は半導体集積回路装置の１／２０の
回路規模を占め、この半導体集積回路装置のクリティカ
ルパスはこの積和回路で決まっていると仮定して今後の
説明をする。
【０００６】まず図３に基本的な積和回路を示す。図３
において、２１はＡ入力端子、２２はＢ入力端子、２３
はＣ入力端子、２４はシステムクロック入力端子、２５
ａ，２５ｂ，２５ｃ，２５ｄはフリップフロップ、２６
は乗算器、２７は加算器、２８は出力端子を表す。
において、２１はＡ入力端子、２２はＢ入力端子、２３
はＣ入力端子、２４はシステムクロック入力端子、２５
ａ，２５ｂ，２５ｃ，２５ｄはフリップフロップ、２６
は乗算器、２７は加算器、２８は出力端子を表す。
【０００７】この積和回路により、Ａ入力端子２１の入
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがシステムクロック入力端子２４
のシステムクロック信号によりそれぞれフリップフロッ
プ２５ａ，２５ｂ，２５ｃに取り入られ、フリップフロ
ップ２５ａ，２５ｂの出力信号は乗算器２６によって乗
算され、乗算器２６の出力は加算器２７によってフリッ
プフロップ２５ｃの出力と加算され、クロック端子２４
の次の立ち上がりでフリップフロップ２５ｄに取り入ら
れる。この結果ａ×ｂ＋ｃはフリップフロップ２５ｄか
ら出力端子２８に出力される。
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがシステムクロック入力端子２４
のシステムクロック信号によりそれぞれフリップフロッ
プ２５ａ，２５ｂ，２５ｃに取り入られ、フリップフロ
ップ２５ａ，２５ｂの出力信号は乗算器２６によって乗
算され、乗算器２６の出力は加算器２７によってフリッ
プフロップ２５ｃの出力と加算され、クロック端子２４
の次の立ち上がりでフリップフロップ２５ｄに取り入ら
れる。この結果ａ×ｂ＋ｃはフリップフロップ２５ｄか
ら出力端子２８に出力される。
【０００８】次に図４に半導体集積回路の電源電圧を下
げることによる低消費電力化と同時に、低電源電圧化に
よる動作速度の劣化を改善する方法としてパイプライン
化を用いた従来例の構成図を示す。
げることによる低消費電力化と同時に、低電源電圧化に
よる動作速度の劣化を改善する方法としてパイプライン
化を用いた従来例の構成図を示す。
【０００９】図４において、２１はＡ入力端子、２２は
Ｂ入力端子、２３はＣ入力端子、２４はシステムクロッ
ク入力端子、２５ａ，２５ｂ，２５ｃ，２５ｄはフリッ
プフロップ、２５ｅ，２５ｆは新たに追加されたフリッ
プフロップ、２６は乗算器、２７は加算器、２８は出力
端子を表す。
Ｂ入力端子、２３はＣ入力端子、２４はシステムクロッ
ク入力端子、２５ａ，２５ｂ，２５ｃ，２５ｄはフリッ
プフロップ、２５ｅ，２５ｆは新たに追加されたフリッ
プフロップ、２６は乗算器、２７は加算器、２８は出力
端子を表す。
【００１０】この積和回路により、Ａ入力端子２１の入
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがクロック入力端子２４のシステ
ムクロック信号によりそれぞれフリップフロップ２５
ａ，２５ｂ，２５ｃに取り入られ、フリップフロップ２
５ａ，２５ｂの出力信号は乗算器２６によって乗算さ
れ、乗算器２６の出力はまず、いったんフリップフロッ
プ２５ｅに取り入れられる。同様にフリップフロップ２
５ｃの出力もいったんフリップフロップ２５ｆに取り入
れられる。フリップフロップ２５ｅとフリップフロップ
２５ｆの出力は、加算器２７によって加算され、クロッ
ク端子２４の次の立ち上がりでフリップフロップ２５ｄ
に取り入られる。この結果ａ×ｂ＋ｃはフリップフロッ
プ２５ｄから出力端子２８に出力される。
力信号ａとＢ入力端子２２の入力信号ｂ、そしてＣ入力
端子２３の入力信号ｃがクロック入力端子２４のシステ
ムクロック信号によりそれぞれフリップフロップ２５
ａ，２５ｂ，２５ｃに取り入られ、フリップフロップ２
５ａ，２５ｂの出力信号は乗算器２６によって乗算さ
れ、乗算器２６の出力はまず、いったんフリップフロッ
プ２５ｅに取り入れられる。同様にフリップフロップ２
５ｃの出力もいったんフリップフロップ２５ｆに取り入
れられる。フリップフロップ２５ｅとフリップフロップ
２５ｆの出力は、加算器２７によって加算され、クロッ
ク端子２４の次の立ち上がりでフリップフロップ２５ｄ
に取り入られる。この結果ａ×ｂ＋ｃはフリップフロッ
プ２５ｄから出力端子２８に出力される。
【００１１】このようにパイプライン化することによ
り、ａ×ｂ＋ｃの演算はａ×ｂの乗算とその結果に対す
るｃの加算という演算に分けられる。例えば、ａ×ｂ＋
ｃの演算を１６ビット×１６ビット＋３２ビットと仮定
すると、１６ビット×１６ビットの演算に全演算時間の
７０％程度の演算時間を費やしていると仮定するとシス
テムクロック入力２４の周波数を同じにしたまま、電源
電圧は３０％程度下げることが可能である。従って、こ
の積和部分の消費電力はほぼ５０％程度まで低減でき
る。しかも、この積和部分がこの半導体集積回路装置の
クリティカルパスで残りの部分も同時に低電圧化できる
のでこの効果はもっと大きい。
り、ａ×ｂ＋ｃの演算はａ×ｂの乗算とその結果に対す
るｃの加算という演算に分けられる。例えば、ａ×ｂ＋
ｃの演算を１６ビット×１６ビット＋３２ビットと仮定
すると、１６ビット×１６ビットの演算に全演算時間の
７０％程度の演算時間を費やしていると仮定するとシス
テムクロック入力２４の周波数を同じにしたまま、電源
電圧は３０％程度下げることが可能である。従って、こ
の積和部分の消費電力はほぼ５０％程度まで低減でき
る。しかも、この積和部分がこの半導体集積回路装置の
クリティカルパスで残りの部分も同時に低電圧化できる
のでこの効果はもっと大きい。
【００１２】しかし、パイプライン化のみでは、乗算器
２６がクリティカルパスとなりこれ以上に電源電圧を下
げられない。上の例では乗算器を１６ビット×１６ビッ
トと仮定したが、今後ますます乗算器のビット数が多く
なり、乗算器の演算にかかる時間は延び、パイプライン
化の効果は少なくなる傾向にある。
２６がクリティカルパスとなりこれ以上に電源電圧を下
げられない。上の例では乗算器を１６ビット×１６ビッ
トと仮定したが、今後ますます乗算器のビット数が多く
なり、乗算器の演算にかかる時間は延び、パイプライン
化の効果は少なくなる傾向にある。
【００１３】
【発明が解決しようとする課題】以上のような構成の低
消費電力型半導体集積回路装置においては、パイプライ
ン化だけでは、今後携帯機器の動作寿命の長時間化に対
する市場の要望を満足させることができない。
消費電力型半導体集積回路装置においては、パイプライ
ン化だけでは、今後携帯機器の動作寿命の長時間化に対
する市場の要望を満足させることができない。
【００１４】本発明は、上記従来の問題点を解決するも
ので、第１のフリップフロップと第２のフリップフロッ
プの間に組み合わせ回路を有する構造の単一クロックで
動作する半導体集積回路装置において、パイプライン化
だけでなく新たな低消費電力化の方法を提供することに
より、携帯機器の動作寿命の長時間化する更なる手段を
提供することを目的とする。
ので、第１のフリップフロップと第２のフリップフロッ
プの間に組み合わせ回路を有する構造の単一クロックで
動作する半導体集積回路装置において、パイプライン化
だけでなく新たな低消費電力化の方法を提供することに
より、携帯機器の動作寿命の長時間化する更なる手段を
提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
本発明の請求項１では、第１のフリップフロップと第２
のフリップフロップの間にクリティカルパスを形成する
組み合わせ回路を有する半導体集積回路装置において、
前記第１のフリップフロップは第１の電源電圧で動作
し、前記第２のフリップフロップと前記組み合わせ回路
は第２の電源電圧で動作することを特徴としている。
本発明の請求項１では、第１のフリップフロップと第２
のフリップフロップの間にクリティカルパスを形成する
組み合わせ回路を有する半導体集積回路装置において、
前記第１のフリップフロップは第１の電源電圧で動作
し、前記第２のフリップフロップと前記組み合わせ回路
は第２の電源電圧で動作することを特徴としている。
【００１６】また、この目的を達成するため本発明の請
求項２では、第１のフリップフロップと第２のフリップ
フロップの間にクリティカルパスを形成する組み合わせ
回路を有する半導体集積回路装置において、前記組み合
わせ回路内の半導体素子の閾値電圧は、前記第１のフリ
ップフロップの半導体素子と前記第２のフリップフロッ
プの半導体素子の閾値電圧よりも低いことを特徴として
いる。
求項２では、第１のフリップフロップと第２のフリップ
フロップの間にクリティカルパスを形成する組み合わせ
回路を有する半導体集積回路装置において、前記組み合
わせ回路内の半導体素子の閾値電圧は、前記第１のフリ
ップフロップの半導体素子と前記第２のフリップフロッ
プの半導体素子の閾値電圧よりも低いことを特徴として
いる。
【００１７】さらに、この目的を達成するため本発明の
請求項４では、第１のフリップフロップと第２のフリッ
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置であって、前記第１
のフリップフロップは第１の電源電圧で動作し、前記第
２のフリップフロップと前記組み合わせ回路は第２の電
源電圧で動作し、前記組み合わせ回路内の半導体素子の
閾値電圧は、前記第１のフリップフロップの半導体素子
と前記第２のフリップフロップの半導体素子の閾値電圧
よりも低いことを特徴としている。
請求項４では、第１のフリップフロップと第２のフリッ
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置であって、前記第１
のフリップフロップは第１の電源電圧で動作し、前記第
２のフリップフロップと前記組み合わせ回路は第２の電
源電圧で動作し、前記組み合わせ回路内の半導体素子の
閾値電圧は、前記第１のフリップフロップの半導体素子
と前記第２のフリップフロップの半導体素子の閾値電圧
よりも低いことを特徴としている。
【００１８】
【発明の実施の形態】本発明の構成により、半導体集積
回路装置のクリティカルパスを構成する回路部分の電源
電圧を選択的に高くすることができる。また、半導体集
積回路装置のクリティカルパスを構成する回路部分の電
源電圧は前のままで、半導体集積回路装置のクリティカ
ルパスを構成する回路部分以外の電源電圧を選択的に低
くすることもできる。従来例の積部分に他の部分と異な
る電源を用意することにより、半導体集積回路装置の残
りの約９５％を占める回路部分の電源電圧を低減でき、
半導体集積回路装置全体の消費電力を減少させることが
可能になっている。以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。
回路装置のクリティカルパスを構成する回路部分の電源
電圧を選択的に高くすることができる。また、半導体集
積回路装置のクリティカルパスを構成する回路部分の電
源電圧は前のままで、半導体集積回路装置のクリティカ
ルパスを構成する回路部分以外の電源電圧を選択的に低
くすることもできる。従来例の積部分に他の部分と異な
る電源を用意することにより、半導体集積回路装置の残
りの約９５％を占める回路部分の電源電圧を低減でき、
半導体集積回路装置全体の消費電力を減少させることが
可能になっている。以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。
【００１９】（実施の形態１）図１は本発明の実施の形
態１で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。
態１で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。
【００２０】図１において、１は第１の電源電圧を供給
する端子、１１は第２の電源電圧を供給する端子、２は
信号入力端子、３はシステムクロック入力端子、４は第
１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄはそれ
ぞれ第１のフリップフロップ４の第１の電源電圧用端
子、信号入力端子、システムクロック入力端子、信号出
力端子であり、５は信号電圧レベルを上げる第１のレベ
ルシフター、５ａ，５ｂ，５ｃ，５ｄはそれぞれ信号電
圧レベルを上げる第１のレベルシフター５の第１の電源
電圧用端子、第２の電源電圧用端子、信号入力端子、信
号出力端子、６は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６ａ、６ｂ，６
ｃはそれぞれ半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路の第１の電源電圧用端
子、信号入力端子、信号出力端子、７は第２のフリップ
フロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２のフ
リップフロップ７の第２の電源電圧用端子、信号入力端
子、システムクロック入力端子、信号出力端子であり、
８は信号電圧レベルを下げる第２のレベルシフター、８
ａ，８ｂ，８ｃ，８ｄはそれぞれ信号電圧レベルを下げ
る第２のレベルシフター８の第２の電源電圧用端子、第
１の電源電圧用端子、信号入力端子、信号出力端子であ
る。
する端子、１１は第２の電源電圧を供給する端子、２は
信号入力端子、３はシステムクロック入力端子、４は第
１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄはそれ
ぞれ第１のフリップフロップ４の第１の電源電圧用端
子、信号入力端子、システムクロック入力端子、信号出
力端子であり、５は信号電圧レベルを上げる第１のレベ
ルシフター、５ａ，５ｂ，５ｃ，５ｄはそれぞれ信号電
圧レベルを上げる第１のレベルシフター５の第１の電源
電圧用端子、第２の電源電圧用端子、信号入力端子、信
号出力端子、６は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６ａ、６ｂ，６
ｃはそれぞれ半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路の第１の電源電圧用端
子、信号入力端子、信号出力端子、７は第２のフリップ
フロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２のフ
リップフロップ７の第２の電源電圧用端子、信号入力端
子、システムクロック入力端子、信号出力端子であり、
８は信号電圧レベルを下げる第２のレベルシフター、８
ａ，８ｂ，８ｃ，８ｄはそれぞれ信号電圧レベルを下げ
る第２のレベルシフター８の第２の電源電圧用端子、第
１の電源電圧用端子、信号入力端子、信号出力端子であ
る。
【００２１】図１において、第１の電源電圧端子１に接
続された第１のフリップフロップ４の入力端子４ｂから
入力された信号入力端子２の信号は、システムクロック
入力端子３の信号の立ち上がりで取り入れられる。第１
のフリップフロップ４の信号出力端子４ｄからの出力信
号は信号電圧レベルを上げる第１のレベルシフター５の
信号入力端子５ｃに入力される。信号電圧レベルを上げ
る第１のレベルシフター５は第１の電源電圧用端子５ａ
を通して第１の電源電圧端子１に接続され、第２の電源
電圧用端子５ｂを通して第２の電源電圧端子１１に接続
されている。第１のフリップフロップ４の出力信号端子
４ｄからの出力信号は信号電圧レベルを上げる第１のレ
ベルシフター５によって信号電圧レベルを変換され、前
記信号電圧レベルを上げる第１のレベルシフター５の信
号出力端子５ｄからの出力信号は半導体集積回路装置の
クリティカルパスを従来形成していた組み合わせ回路６
の信号入力端子６ｂに入力される。
続された第１のフリップフロップ４の入力端子４ｂから
入力された信号入力端子２の信号は、システムクロック
入力端子３の信号の立ち上がりで取り入れられる。第１
のフリップフロップ４の信号出力端子４ｄからの出力信
号は信号電圧レベルを上げる第１のレベルシフター５の
信号入力端子５ｃに入力される。信号電圧レベルを上げ
る第１のレベルシフター５は第１の電源電圧用端子５ａ
を通して第１の電源電圧端子１に接続され、第２の電源
電圧用端子５ｂを通して第２の電源電圧端子１１に接続
されている。第１のフリップフロップ４の出力信号端子
４ｄからの出力信号は信号電圧レベルを上げる第１のレ
ベルシフター５によって信号電圧レベルを変換され、前
記信号電圧レベルを上げる第１のレベルシフター５の信
号出力端子５ｄからの出力信号は半導体集積回路装置の
クリティカルパスを従来形成していた組み合わせ回路６
の信号入力端子６ｂに入力される。
【００２２】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６の電源端子６ａは第
２の電源電圧用端子１１に接続されている。半導体集積
回路装置のクリティカルパスを従来形成していた組み合
わせ回路６で遅延を受けた信号は、半導体集積回路装置
のクリティカルパスを従来形成していた組み合わせ回路
６の信号出力端子６ｃから出力される。半導体集積回路
装置のクリティカルパスを従来形成していた組み合わせ
回路６の信号出力端子６ｃからの出力信号は、第２のフ
リップフロップ７の信号入力端子７ｂに入力される。第
２のフリップフロップ７は第２のフリップフロップ７の
電源端子７ａを通して第２の電源電圧端子１１に接続さ
れている。第２のフリップフロップ７の信号出力端子７
ｄからの出力信号は信号電圧レベルを下げる第２のレベ
ルシフター８の信号入力端子８ｃに入力される。信号電
圧レベルを下げる第２のレベルシフター８は第１の電源
電圧用端子８ｂを通して第１の電源電圧端子１に接続さ
れ、第２の電源電圧用端子８ａを通して第２の電源電圧
端子１１に接続されている。信号電圧レベルを下げる第
２のレベルシフター８の信号入力端子８ｃに入力された
信号は、信号レベルが変換された後、信号電圧レベルを
下げる第２のレベルシフター８の信号出力端子８ｄから
出力される。
従来形成していた組み合わせ回路６の電源端子６ａは第
２の電源電圧用端子１１に接続されている。半導体集積
回路装置のクリティカルパスを従来形成していた組み合
わせ回路６で遅延を受けた信号は、半導体集積回路装置
のクリティカルパスを従来形成していた組み合わせ回路
６の信号出力端子６ｃから出力される。半導体集積回路
装置のクリティカルパスを従来形成していた組み合わせ
回路６の信号出力端子６ｃからの出力信号は、第２のフ
リップフロップ７の信号入力端子７ｂに入力される。第
２のフリップフロップ７は第２のフリップフロップ７の
電源端子７ａを通して第２の電源電圧端子１１に接続さ
れている。第２のフリップフロップ７の信号出力端子７
ｄからの出力信号は信号電圧レベルを下げる第２のレベ
ルシフター８の信号入力端子８ｃに入力される。信号電
圧レベルを下げる第２のレベルシフター８は第１の電源
電圧用端子８ｂを通して第１の電源電圧端子１に接続さ
れ、第２の電源電圧用端子８ａを通して第２の電源電圧
端子１１に接続されている。信号電圧レベルを下げる第
２のレベルシフター８の信号入力端子８ｃに入力された
信号は、信号レベルが変換された後、信号電圧レベルを
下げる第２のレベルシフター８の信号出力端子８ｄから
出力される。
【００２３】従来例で積和回路が半導体集積回路装置の
１／２０の回路規模を占め、この半導体集積回路装置の
クリティカルパスはこの積和回路の積の部分（つまり、
乗算器）で決まっていると仮定して説明した。本発明を
パイプライン化の方法を行った従来の積和回路に適応し
た場合について説明する。
１／２０の回路規模を占め、この半導体集積回路装置の
クリティカルパスはこの積和回路の積の部分（つまり、
乗算器）で決まっていると仮定して説明した。本発明を
パイプライン化の方法を行った従来の積和回路に適応し
た場合について説明する。
【００２４】請求項１で第１のフリップフロップと第２
のフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する半導体集積回路装置におい
て、第１のフリップフロップと第２のフリップフロップ
の間の遅延時間が前記単一クロックの動作周波数の逆数
で規定される時間より大きいもの、また、本発明の実施
の形態１の説明で、半導体集積回路装置のクリティカル
パスを従来形成していた組み合わせ回路６に相当するの
がこの場合は乗算器である。第２の電源電圧端子１１の
電源電圧を第１の電源電圧端子１の電源電圧より高く設
定することにより、第２の電源電圧端子１１に接続され
ている半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６、つまり、今の場合は乗算
器の電源電圧を第１の電源電圧端子１に接続されている
第１のフリップフロップと第２のフリップフロップの間
に組み合わせ回路を有する単一クロックで動作する半導
体集積回路装置において、第１のフリップフロップと第
２のフリップフロップの間の遅延時間が前記単一クロッ
クの動作周波数の逆数で規定される時間より小さい部分
に接続されている乗算器以外の回路の電源電圧より高く
設定することにより、システムクロック入力の周波数を
同じにしたまま、乗算器以外の回路の電源電圧を従来例
以上に下げることが可能になる。
のフリップフロップの間に組み合わせ回路を有する構造
の単一クロックで動作する半導体集積回路装置におい
て、第１のフリップフロップと第２のフリップフロップ
の間の遅延時間が前記単一クロックの動作周波数の逆数
で規定される時間より大きいもの、また、本発明の実施
の形態１の説明で、半導体集積回路装置のクリティカル
パスを従来形成していた組み合わせ回路６に相当するの
がこの場合は乗算器である。第２の電源電圧端子１１の
電源電圧を第１の電源電圧端子１の電源電圧より高く設
定することにより、第２の電源電圧端子１１に接続され
ている半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６、つまり、今の場合は乗算
器の電源電圧を第１の電源電圧端子１に接続されている
第１のフリップフロップと第２のフリップフロップの間
に組み合わせ回路を有する単一クロックで動作する半導
体集積回路装置において、第１のフリップフロップと第
２のフリップフロップの間の遅延時間が前記単一クロッ
クの動作周波数の逆数で規定される時間より小さい部分
に接続されている乗算器以外の回路の電源電圧より高く
設定することにより、システムクロック入力の周波数を
同じにしたまま、乗算器以外の回路の電源電圧を従来例
以上に下げることが可能になる。
【００２５】つまり、従来の第１のフリップフロップと
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項１の本発明では、乗算器の部分だけ別電源にし電
源電圧は元のままにする。乗算器以外の部分は、クリテ
ィカルパスでないため前記電源電圧では本来もっと高い
動作周波数で動作する。このことは、元のシステムクロ
ックの動作周波数で動かすのであれば、もっと低い電源
電圧に出来ると言う事である。本半導体集積回路装置の
９５％を占める乗算器以外の電源電圧を下げる事によ
り、低消費電力化が可能である。
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項１の本発明では、乗算器の部分だけ別電源にし電
源電圧は元のままにする。乗算器以外の部分は、クリテ
ィカルパスでないため前記電源電圧では本来もっと高い
動作周波数で動作する。このことは、元のシステムクロ
ックの動作周波数で動かすのであれば、もっと低い電源
電圧に出来ると言う事である。本半導体集積回路装置の
９５％を占める乗算器以外の電源電圧を下げる事によ
り、低消費電力化が可能である。
【００２６】本発明に伴う回路の増加による消費電力の
増加、つまり別電源を用意するために必要なＤＣ−ＤＣ
コンバータ等による消費電力の増加より乗算器以外の電
源電圧を下げることによる消費電力の減少の方が大きく
なるような値に第１の電源電圧端子１と第２の電源電圧
端子１１の電源電圧をそれぞれ選ぶ必要がある。
増加、つまり別電源を用意するために必要なＤＣ−ＤＣ
コンバータ等による消費電力の増加より乗算器以外の電
源電圧を下げることによる消費電力の減少の方が大きく
なるような値に第１の電源電圧端子１と第２の電源電圧
端子１１の電源電圧をそれぞれ選ぶ必要がある。
【００２７】本発明において、半導体集積回路装置のク
リティカルパスを従来形成していた組み合わせ回路６と
して積和回路の乗算器を例にして述べたが、もちろんク
リティカルパスを従来形成していた組み合わせ回路６は
積和回路の乗算器に限定されるものではない。
リティカルパスを従来形成していた組み合わせ回路６と
して積和回路の乗算器を例にして述べたが、もちろんク
リティカルパスを従来形成していた組み合わせ回路６は
積和回路の乗算器に限定されるものではない。
【００２８】（実施の形態２）図２は本発明の実施の形
態２で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。図２において、１は電源電圧を供給する端子、
２は信号入力端子、３はシステムクロック入力端子、４
は第１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄは
それぞれ第１のフリップフロップ４の電源入力端子、信
号入力端子、システムククロック入力端子、信号出力端
子であり、６０は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６０ａ、６０
ｂ，６０ｃはそれぞれ半導体集積回路装置のクリティカ
ルパスを従来形成していた組み合わせ回路の電源電圧用
端子、信号入力端子、信号出力端子、７は第２のフリッ
プフロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２の
フリップフロップ７の電源電圧用端子、信号入力端子、
システムククロック入力端子、信号出力端子である。
態２で、半導体集積回路装置のクリティカルパスを形成
していた組み合わせ回路に本発明の対策を施した構成図
である。図２において、１は電源電圧を供給する端子、
２は信号入力端子、３はシステムクロック入力端子、４
は第１のフリップフロップ、４ａ，４ｂ，４ｃ，４ｄは
それぞれ第１のフリップフロップ４の電源入力端子、信
号入力端子、システムククロック入力端子、信号出力端
子であり、６０は半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路、６０ａ、６０
ｂ，６０ｃはそれぞれ半導体集積回路装置のクリティカ
ルパスを従来形成していた組み合わせ回路の電源電圧用
端子、信号入力端子、信号出力端子、７は第２のフリッ
プフロップ、７ａ，７ｂ，７ｃ，７ｄはそれぞれ第２の
フリップフロップ７の電源電圧用端子、信号入力端子、
システムククロック入力端子、信号出力端子である。
【００２９】第１のフリップフロップと第２のフリップ
フロップの間に組み合わせ回路を有する単一クロックで
動作する半導体集積回路装置において、前記第１のフリ
ップフロップと前記第２のフリップフロップの間の遅延
時間が前記単一クロックの動作周波数の逆数で規定され
る時間より大きいものは、前記組み合わせ回路を構成す
る半導体デバイスの閾値電圧を、前記第１のフリップフ
ロップと前記第２のフリップフロップの間の遅延時間が
前記単一クロックの動作周波数の逆数で規定される時間
より小さい回路を構成する半導体デバイスの閾値電圧よ
りも低く設定している。
フロップの間に組み合わせ回路を有する単一クロックで
動作する半導体集積回路装置において、前記第１のフリ
ップフロップと前記第２のフリップフロップの間の遅延
時間が前記単一クロックの動作周波数の逆数で規定され
る時間より大きいものは、前記組み合わせ回路を構成す
る半導体デバイスの閾値電圧を、前記第１のフリップフ
ロップと前記第２のフリップフロップの間の遅延時間が
前記単一クロックの動作周波数の逆数で規定される時間
より小さい回路を構成する半導体デバイスの閾値電圧よ
りも低く設定している。
【００３０】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を他の回路より低く設定する方
法の一例としては、前記半導体集積回路装置のクリティ
カルパスを従来形成していた組み合わせ回路６０を構成
する部分の回路セルのみを半導体集積回路製造時に、更
なるイオン注入により閾値電圧を変更する手法がある。
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を他の回路より低く設定する方
法の一例としては、前記半導体集積回路装置のクリティ
カルパスを従来形成していた組み合わせ回路６０を構成
する部分の回路セルのみを半導体集積回路製造時に、更
なるイオン注入により閾値電圧を変更する手法がある。
【００３１】半導体集積回路の動作時の消費電力は、式
（１）と表せるためこの部分の消費電力は増加するが、
一方、ＭＯＳインバータの動作速度についていえば、ゲ
ート遅延は、式（２）という関係にあるため、半導体集
積回路装置のクリティカルパスを従来形成していた組み
合わせ回路６０の動作速度は速くなる。しかも、半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスのみの
閾値電圧を他の回路より低く設定するのみであるため、
通常半導体デバイスの閾値電圧を下げるとサブスレッシ
ョルド電流が増加し待機時の消費電流が増加するという
欠点を最小限に抑えることが出来る。また、待機時の消
費電流が増加に対しては、半導体デバイスの閾値電圧を
下げている部分の電源を切るような方法も存在する。
（１）と表せるためこの部分の消費電力は増加するが、
一方、ＭＯＳインバータの動作速度についていえば、ゲ
ート遅延は、式（２）という関係にあるため、半導体集
積回路装置のクリティカルパスを従来形成していた組み
合わせ回路６０の動作速度は速くなる。しかも、半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスのみの
閾値電圧を他の回路より低く設定するのみであるため、
通常半導体デバイスの閾値電圧を下げるとサブスレッシ
ョルド電流が増加し待機時の消費電流が増加するという
欠点を最小限に抑えることが出来る。また、待機時の消
費電流が増加に対しては、半導体デバイスの閾値電圧を
下げている部分の電源を切るような方法も存在する。
【００３２】本発明をパイプライン化の方法を行った従
来の積和回路に適応した場合の対応も図１の場合と同様
である。請求項２で第１のフリップフロップと第２のフ
リップフロップの間に組み合わせ回路を有する単一クロ
ックで動作する半導体集積回路装置において、第１のフ
リップフロップと第２のフリップフロップの間の遅延時
間が前記単一クロックの動作周波数の逆数で規定される
時間より大きいもの、また、本発明の実施の形態２の説
明で、半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６０に相当するのがこの場合
は乗算器である。半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路６０を構成してい
る半導体デバイスの閾値電圧を下げることにより、シス
テムクロック入力の周波数を同じにしたまま、半導体集
積回路装置全体の電源電圧を下げることが可能になる。
来の積和回路に適応した場合の対応も図１の場合と同様
である。請求項２で第１のフリップフロップと第２のフ
リップフロップの間に組み合わせ回路を有する単一クロ
ックで動作する半導体集積回路装置において、第１のフ
リップフロップと第２のフリップフロップの間の遅延時
間が前記単一クロックの動作周波数の逆数で規定される
時間より大きいもの、また、本発明の実施の形態２の説
明で、半導体集積回路装置のクリティカルパスを従来形
成していた組み合わせ回路６０に相当するのがこの場合
は乗算器である。半導体集積回路装置のクリティカルパ
スを従来形成していた組み合わせ回路６０を構成してい
る半導体デバイスの閾値電圧を下げることにより、シス
テムクロック入力の周波数を同じにしたまま、半導体集
積回路装置全体の電源電圧を下げることが可能になる。
【００３３】つまり、従来の第１のフリップフロップと
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項２の本発明では、乗算器を構成している半導体デ
バイスの閾値電圧を下げることにより乗算器がより高速
に動作するようになり、システムクロック入力の周波数
を同じにしたまま、乗算器も含めた全体の回路の電源電
圧を従来例以上に下げることが可能になる。乗算器を構
成している半導体デバイスの閾値電圧を下げることによ
り乗算器の動作時の消費電力は増加する。しかし、乗算
器も含めた全体の回路の電源電圧を下げる事により、半
導体集積回路装置全体として低消費電力化が可能であ
る。
第２のフリップフロップの間に組み合わせ回路を有する
単一クロックで動作する半導体集積回路装置において、
クリティカルパスは乗算器であり、この部分の乗算時間
によりシステムクロックの動作周波数が決まっていた。
請求項２の本発明では、乗算器を構成している半導体デ
バイスの閾値電圧を下げることにより乗算器がより高速
に動作するようになり、システムクロック入力の周波数
を同じにしたまま、乗算器も含めた全体の回路の電源電
圧を従来例以上に下げることが可能になる。乗算器を構
成している半導体デバイスの閾値電圧を下げることによ
り乗算器の動作時の消費電力は増加する。しかし、乗算
器も含めた全体の回路の電源電圧を下げる事により、半
導体集積回路装置全体として低消費電力化が可能であ
る。
【００３４】半導体集積回路装置のクリティカルパスを
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を下げることによる消費電力の
増加より乗算器も含めた全体の電源電圧を下げることに
よる消費電力の減少の方が大きくなるような値に半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスの閾値
電圧を選ぶ必要がある。半導体デバイスの閾値電圧をど
のくらいにすれば良いかは、設計している半導体集積回
路装置に依存する。ＥＤＡツールを活用して、ここの半
導体集積回路装置ごとに最適な半導体デバイスの閾値電
圧を決定することがこの技術を有効に活用する上で重要
である。
従来形成していた組み合わせ回路６０を構成している半
導体デバイスの閾値電圧を下げることによる消費電力の
増加より乗算器も含めた全体の電源電圧を下げることに
よる消費電力の減少の方が大きくなるような値に半導体
集積回路装置のクリティカルパスを従来形成していた組
み合わせ回路６０を構成している半導体デバイスの閾値
電圧を選ぶ必要がある。半導体デバイスの閾値電圧をど
のくらいにすれば良いかは、設計している半導体集積回
路装置に依存する。ＥＤＡツールを活用して、ここの半
導体集積回路装置ごとに最適な半導体デバイスの閾値電
圧を決定することがこの技術を有効に活用する上で重要
である。
【００３５】本発明において、半導体集積回路装置のク
リティカルパスを従来形成していた組み合わせ回路６０
として積和回路の乗算器を例にして述べたが、もちろん
クリティカルパスを従来形成していた組み合わせ回路６
は積和回路の乗算器に限定されるものではない。
リティカルパスを従来形成していた組み合わせ回路６０
として積和回路の乗算器を例にして述べたが、もちろん
クリティカルパスを従来形成していた組み合わせ回路６
は積和回路の乗算器に限定されるものではない。
【００３６】（実施の形態３）これは実施の形態１と実
施の形態２の構成の特徴を組み合わせたもので、今まで
の説明により容易に推測できるので、説明は省略する。
施の形態２の構成の特徴を組み合わせたもので、今まで
の説明により容易に推測できるので、説明は省略する。
【００３７】
【発明の効果】以上のように、本発明は第１のフリップ
フロップと第２のフリップフロップの間に組み合わせ回
路を有する単一クロックで動作する半導体集積回路装置
において、低消費電力化のためのパイプライン化の従来
方法に本発明の方法を加味することにより、半導体集積
回路装置の低消費電力化の効果をもたらす。
フロップと第２のフリップフロップの間に組み合わせ回
路を有する単一クロックで動作する半導体集積回路装置
において、低消費電力化のためのパイプライン化の従来
方法に本発明の方法を加味することにより、半導体集積
回路装置の低消費電力化の効果をもたらす。
【図１】本発明の実施の形態１で、半導体集積回路装置
のクリティカルパスに関する構成図
のクリティカルパスに関する構成図
【図２】本発明の実施の形態２で、半導体集積回路装置
のクリティカルパスに関する構成図
のクリティカルパスに関する構成図
【図３】本発明における基本的な積和回路の構成図
【図４】半導体集積回路の電源電圧を下げるためにパイ
プライン化を用いた従来の構成図
プライン化を用いた従来の構成図
１ 第１の電源電圧を供給する端子 ４ 第一のフリップフロップ ５ 第一のレベルシフター ６、６０ 組み合わせ回路 ７ 第２のフリップフロップ ８ 第２のレベルシフター １１ 第２の電源電圧を供給する端子
Claims (4)
- 【請求項１】 第１のフリップフロップと第２のフリッ
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置において、前記第１
のフリップフロップは第１の電源電圧で動作し、 前記第２のフリップフロップと前記組み合わせ回路は第
２の電源電圧で動作することを特徴とする低消費電力型
半導体集積回路装置。 - 【請求項２】 第１のフリップフロップと第２のフリッ
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置において、前記組み
合わせ回路内の半導体素子の閾値電圧は、前記第１のフ
リップフロップの半導体素子と前記第２のフリップフロ
ップの半導体素子の閾値電圧よりも低いことを特徴とす
る低消費電力型半導体集積回路装置。 - 【請求項３】前記組み合わせ回路は、第１のレベルシフ
タを介して前記第１のフリップフロップに接続され、第
２のレベルシフタを介して前記第２のフリップフロップ
に接続されることを特徴とする請求項１記載の低消費電
力型半導体集積回路装置。 - 【請求項４】 第１のフリップフロップと第２のフリッ
プフロップの間にクリティカルパスを形成する組み合わ
せ回路を有する半導体集積回路装置であって、前記第１
のフリップフロップは第１の電源電圧で動作し、 前記第２のフリップフロップと前記組み合わせ回路は第
２の電源電圧で動作し、前記組み合わせ回路内の半導体
素子の閾値電圧は、前記第１のフリップフロップの半導
体素子と前記第２のフリップフロップの半導体素子の閾
値電圧よりも低いことを特徴とする低消費電力型半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18727799A JP3498641B2 (ja) | 1999-07-01 | 1999-07-01 | 低消費電力型半導体集積回路装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015692A true JP2001015692A (ja) | 2001-01-19 |
| JP3498641B2 JP3498641B2 (ja) | 2004-02-16 |
Family
ID=16203191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18727799A Expired - Fee Related JP3498641B2 (ja) | 1999-07-01 | 1999-07-01 | 低消費電力型半導体集積回路装置 |
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|---|---|
| JP (1) | JP3498641B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375547B2 (en) | 2005-03-14 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method |
| US7412679B2 (en) | 2004-08-20 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method |
| US7590908B2 (en) | 2005-01-31 | 2009-09-15 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| CN107608499A (zh) * | 2017-10-10 | 2018-01-19 | 成都蓉芯微科技有限公司 | 一种降低芯片功耗的方法及其系统 |
-
1999
- 1999-07-01 JP JP18727799A patent/JP3498641B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7412679B2 (en) | 2004-08-20 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method |
| US7590908B2 (en) | 2005-01-31 | 2009-09-15 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| US7610533B2 (en) | 2005-01-31 | 2009-10-27 | Panasonic Corporation | Semiconductor integrated circuit and method for testing the same |
| US7375547B2 (en) | 2005-03-14 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method |
| CN107608499A (zh) * | 2017-10-10 | 2018-01-19 | 成都蓉芯微科技有限公司 | 一种降低芯片功耗的方法及其系统 |
| CN107608499B (zh) * | 2017-10-10 | 2024-04-12 | 深圳市航顺芯片技术研发有限公司 | 一种降低芯片功耗的方法及其系统 |
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