JP4304124B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置にかかわり、特には製造後の回路遅延の変化に対応するクロック遅延制御の技術に関する。

近年の半導体装置においては、ＬＳＩの高速・低電力性能を改善する技術が実用化されつつある。ＬＳＩ製造後に動的再構成可能な回路や電源電圧制御、基板電位制御技術を一部使用した回路では、レジスタ間の組み合わせ論理の遅延時間がアプリケーション等、各モード変化に応じて変化する。その際、各レジスタ間の遅延時間がばらつき、動作周波数は、最も大きい遅延時間を持つ経路によって決まる（律速）。その結果、動作周波数が上がらない。対策として、次のようなものがある。

（１）クロック設計では、同期設計が一般的である。この場合、タイミング設計を容易にするため、クロック遅延値が各レジスタのクロック入力までほぼ同じなるよう調整する。

（２）複数のレジスタ間にはデータ遅延の違いが生じる。このデータ遅延の違いに合わせて、各レジスタに入力するクロック信号の位相を異ならせる。これにより、個々のレジスタにおけるセットアップ時間、ホールド時間を満たす。結果として、動作周波数が高められる。

（３）スキャンモードと通常動作モードとの間で、クロック信号を切り替える（例えば、特許文献１参照）。通常動作モードにおいて、第１のレジスタに入力するクロック信号の位相と第２のレジスタに入力するクロック信号の位相とが異なるとする。この場合、スキャンモード時に、第１のレジスタに入力するクロック信号の位相と第２のレジスタに入力するクロック信号の位相とを同一にする必要がある。そこで、通常動作モード時に必要な位相を持つクロック信号と、スキャンモード時に必要な位相を持つクロック信号とを選択するセレクタ回路を使用する。これにより、通常動作モード時、スキャンモード時ともに、レジスタにおけるセットアップ時間とホールド時間を満たす。

上述したクロック設計では、通常動作モード時とスキャンモード時との間でのクロック調整はできる。しかし、通常動作モード時において、さらにＬＳＩの製造後に各種電源電圧を変化させた場合や基板電位を変化させた場合、また回路構成を動的に再構成した場合などには対応できない。すなわち、データ遅延の変化に対してクロック信号遅延が固定値を取っており、調整することができない。

一例を図７、図８で説明する。

レジスタ３０２の次段に遅延定常回路３０４を介してさらにレジスタ３０６が接続され、レジスタ３０６の次段に遅延変化回路３０８を介してレジスタ３１０が接続されている。さらに、レジスタ３１０の次段に遅延定常回路３１２を介してレジスタ３１４が接続されている。遅延定常回路３０４，３１２は半導体装置の製造後に回路の遅延時間が変化しない回路である。これに対して、遅延変化回路３０８は、トランジスタに供給する電源電圧を変化させることにより遅延時間が変化する回路である。

レジスタ３０６が遅延変化回路３０８にデータ信号Ａを出力し、レジスタ３１０が遅延変化回路３０８からデータ信号Ｂを受け取るようになっている。レジスタ３０２，３０６，３１０，３１４には、クロック信号Ｃ０が入力されている。

第１の状態において、遅延変化回路３０８の電源電圧はＶＤＤ１を取っている。このとき、レジスタ３０６から出力されるデータ信号Ａに着目する。データ信号Ａが遅延変化回路３０８を通過したのがデータ信号Ｂである。図８に示すように、データ信号Ｂの遅延時間Ｔbd_vdd1とレジスタ３１０でのセットアップ時間Ｔsetupとの合計を考える。この合計の時間（Ｔbd_vdd1＋Ｔsetup）がクロック信号Ｃ０のサイクル時間Ｔcycle以内に収まっている。その結果、レジスタ３１０ではセットアップ時間を満たしている。

第２の状態では、遅延変化回路３０８の電源電圧がＶＤＤ１よりも低いＶＤＤ２を取るとする。遅延変化回路３０８を通過したデータ信号Ｂの遅延時間Ｔbd_vdd2は増加する。しかし、クロック信号Ｃ０の遅延時間は第１の状態と第２の状態では同じ値である。データ信号Ｂの遅延時間がＴbd_vdd1からＴbd_vdd2に増加すると、遅延時間Ｔbd_vdd2とセットアップ時間Ｔsetupとの合計時間がサイクル時間Ｔcycleを超えてしまう。その結果、レジスタ３１０において正しい論理が保持されない。

このとき、正しい論理を保持するためには、クロック信号Ｃ０のサイクル時間Ｔcycleを大きくすればよい（Ｔcycle2）。遅延時間Ｔbd_vdd2とセットアップ時間Ｔsetuとpの合計時間をＴcycle2以内に収めることができる。
特開２００２−２２８７１９号公報（第２−３頁、第１図）

通常動作モードのクロック信号とスキャンモードのクロック信号とをセレクタ回路で選択する方式では、セレクタ一段のゲート遅延を考慮しなければならない。プロセスなどのばらつきがある場合には、ゲート遅延に起因するクロック信号遅延時間の増加のために、次のような不都合が発生するおそれがある。クロック信号の遅延時間に対して、ばらつき分の遅延増加が一定の割合で掛け算される。その結果、クロック信号の遅延時間が大きくなればなるほどクロック信号遅延のばらつきが大きくなってしまう課題がある。

また、通常動作モードのクロック信号とスキャンモードのクロック信号とが切り替えられるが、動作に必要のない方のクロック信号も常時的に駆動している必要があり、消費電力が増加するという課題もある。

また、図７、図８の方式の場合には、クロック信号のサイクル時間を大きくしてしまうため、動作周波数を低下させることになり、半導体装置の処理性能が低下してしまうという課題がある。

本発明は、上記の課題を解決するために次のような手段を講じる。

（１）本発明による半導体装置は、スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備することを前提とする。この前提構成においてさらに、状態切替の制御信号によって、前記第１のレジスタに入力されるクロック信号の位相を調整するものである。ここでの特徴は、位相を調整してクロック信号を入力するレジスタが前段側の第１のレジスタであるということである。

また、本発明による半導体装置は、前記前提構成において、さらに、状態切替の制御信号によって、前記第２のレジスタに入力されるクロック信号の位相を調整するものである。ここでの特徴は、位相を調整してクロック信号を入力するレジスタが後段側の第２のレジスタであるということである。

この構成によれば、クロック信号の位相を調整することにより、各状態において、動作周波数の低下を防止できる。

（２）また、本発明による半導体装置は、前記前提構成において、さらに、前記第１のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって、前記複数のクロック信号から１つのクロック信号を選択して使用するものである。ここでの特徴は、位相が互いに異なる複数のクロック信号からいずれか１つを選択して入力するレジスタが前段側の第１のレジスタであるということである。

また、本発明による半導体装置は、前記前提構成において、さらに、前記第２のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって、前記複数のクロック信号から１つのクロック信号を選択して使用するものである。ここでの特徴は、位相が互いに異なる複数のクロック信号からいずれか１つを選択して入力するレジスタが後段側の第２のレジスタであるということである。

この構成によれば、上記と同様に、クロック信号の位相を調整することにより、各状態において、動作周波数の低下を防止することができる。

（３）上記（２）の半導体装置において、第１のレジスタまたは第２のレジスタについて、次のように構成することが好ましい。すなわち、さらに、前記複数のクロック信号、入力データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、前記複数のクロック信号、内部データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群とを備えた構成である。

この構成によれば、第１のレジスタまたは第２のレジスタの内部において、クロックラインにセレクタなどの遅延素子を挿入しないことから、クロックラインの遅延時間の増加を防ぎ、プロセスなどのばらつきに強いクロックラインを形成することができる。

（４）また、本発明による半導体装置は、前記前提構成において、さらに、前記第１のレジスタまたは第２のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択のクロック信号の論理を固定化するものである。

この構成によれば、クロック信号の位相調整を通じて動作周波数の低下を防止するとともに、非選択のクロック信号の論理を固定化することで余分な電力消費を抑制できる。

（５）上記の（４）の半導体装置において、次のように構成した半導体装置も有効である。すなわち、前記複数のクロック信号の全部または一部が、位相が実質的に等しい２つのクロック信号からなる信号ペアの複数から構成され、かつ前記複数の信号ペアは互いに異なる位相であるとする。さらに、状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化する。

この構成によれば、非選択の信号ペアを構成する２つのクロック信号の論理を固定化することで余分な電力消費を抑制できる。

（６）上記（５）の半導体装置において、第１のレジスタまたは第２のレジスタについて、次のように構成することが好ましい。すなわち、さらに、前記複数の信号ペアを構成する少なくとも１つのクロック信号、入力データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、前記複数の信号ペアを構成する少なくとも１つのクロック信号、内部データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群とを備えた構成である。

この構成によれば、第１のレジスタまたは第２のレジスタの内部において、クロックラインの遅延増加を抑え、さらにプロセスのばらつきなどに対して強いクロックラインを形成することができる。また、クロックラインにセレクタなどの遅延素子を挿入しないことから、クロックラインの遅延時間の増加を防ぎ、プロセスなどのばらつきに強いクロックラインを形成することができる。

（７）本発明による半導体装置は、前記前提構成において、前記第１のレジスタまたは第２のレジスタは、位相が互いに異なる単数または複数の独立したクロック信号を入力として備える。さらに、位相が互いに実質的に等しい２つのクロック信号からなっている信号ペアの複数を入力として備える。これら複数の信号ペアは、相互に位相を異にする。そして、状態切替の制御信号によって前記クロック信号と前記信号ペアのいずれかを選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化するものである。

この構成によれば、各モード（状態）のシステムにおけるモード占有率に合わせて、モード占有率の比較的低いモードで動作するクロック信号は信号ペアを形成し、モード占有率の比較的高いモードで動作するクロック信号はそのままレジスタのクロック信号として使用する。その結果として、電力消費をさらに効率良く抑え、面積効率も高めることが可能となる。

（８）上記の各半導体装置は、前記第１の状態と前記第２の状態との相違について、その相違を電源電圧の相違とする場合、基板電位の相違とする場合、回路構成の相違とする場合が典型である。回路構成の相違とする場合には、前記第１の状態および前記第２の状態が回路構成を変更させる切り替え信号によって生成される。

本発明により、電源制御、基板制御、回路の動的再構成などにより回路遅延が変化する場合にも、同時にクロック信号の位相を調整することが可能となり、さらにクロック信号位相を調整することによって動作周波数の低下を防止することができる。また、クロックラインにセレクタなどの切り替えゲートを設けることなく、クロック信号の位相を変更することも可能であるため、クロックラインの絶対遅延を最小限に抑えることでプロセスのばらつきに強いクロックラインを形成できる。さらに、複数のクロック信号のうち使用されないクロック信号の論理を固定化することで、電力を削減したクロックラインを形成することが可能となる。

以下、本発明のクロック制御技術が適用された半導体装置について図を参照しつつ説明する。

（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示すブロック図である。

レジスタ１０２の次段に遅延定常回路１０４を介してさらにレジスタ１０６が接続され、レジスタ１０６の次段に遅延変化回路１０８を介して多クロック入力のレジスタ１１０が接続されている。さらに、レジスタ１１０の次段に遅延定常回路１１２を介してレジスタ１１４が接続されている。遅延定常回路１０４，１１２は半導体装置の製造後に回路の遅延時間が変化しない回路である。これに対して、遅延変化回路１０８は、トランジスタに供給する電源電圧を変化させることにより回路の遅延時間が変化する回路である。

本実施の形態では、遅延変化回路１０８の後段に位置するレジスタ１１０がクロック制御のレジスタとなっているが、これに代えて、遅延変化回路１０８の前段に位置するレジスタ１０６をクロック制御のレジスタとしてもよい。以下では、前段のレジスタ１０６を第１のレジスタ１０６と記述し、後段のレジスタ１１０を第２のレジスタ１１０と記述することにする。クロック制御のレジスタを第２のレジスタ１１０とする本実施の形態は、請求項２、請求項４に対応する。

第１のレジスタ１０６が遅延変化回路１０８にデータ信号を出力し、第２のレジスタ１１０が遅延変化回路１０８からデータ信号を受け取るようになっている。第２のレジスタ１１０には、位相が異なる複数のクロック信号Ｃ１〜Ｃ３と、遅延変化回路１０８の電源電圧の変化を制御するための制御信号Ｓ１〜Ｓ３が入力されている。

制御信号Ｓ１がアクティブの“Ｌ”レベルで、制御信号Ｓ２と制御信号Ｓ３がともにインアクティブの“Ｈ”レベルの場合を第１の状態とする。

制御信号Ｓ２が“Ｌ”レベルで、制御信号Ｓ１と制御信号Ｓ３がともに“Ｈ”レベルの場合を第２の状態とする。

制御信号Ｓ３が“Ｌ”レベルで、制御信号Ｓ１と制御信号Ｓ２がともに“Ｈ”レベルの場合を第３の状態とする。

次に、以上のように構成された本実施の形態の半導体装置の動作を説明する。

制御信号Ｓ１＝“Ｌ”、制御信号Ｓ２＝Ｓ３＝“Ｈ”の第１の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ１が供給され、クロック信号Ｃ１が第２のレジスタ１１０を動作させるクロック信号となる。この場合、第１のレジスタ１０６から出力されるデータ信号は、第２のレジスタ１１０においてセットアップ時間を満足している。

図２は多クロック入力の第２のレジスタ１１０の詳しい内部構成を示す回路図である。

クロック信号Ｃ１をゲート入力とするトランジスタと制御信号Ｓ１をゲート入力とするトランジスタとがそれぞれソース‐ドレインで接続されている。同様に、クロック信号Ｃ２をゲート入力とするトランジスタと制御信号Ｓ２をゲート入力とするトランジスタもソース‐ドレインで接続されている。同様に、クロック信号Ｃ３をゲート入力とするトランジスタと制御信号Ｓ３をゲート入力とするトランジスタもソース‐ドレインで接続されている。３つの制御信号Ｓ１〜Ｓ３は、そのうちいずれか１つが“Ｌ”レベルとされる。

以上により、第２のレジスタ１１０は、制御信号Ｓ１〜Ｓ３のうち“Ｌ”レベルとなるいずれか１つの制御信号に対応するクロック信号で動作するように構成されている。

すなわち、制御信号Ｓ１をゲート入力とするトランジスタとソース‐ドレインで接続されるトランジスタに対して、そのゲートに入力されるクロック信号はクロック信号Ｃ１であるが、制御信号Ｓ１が“Ｌ”レベルのときは、第２のレジスタ１１０はクロック信号Ｃ１によって動作する。

また、制御信号Ｓ２をゲート入力とするトランジスタとソース‐ドレインで接続されるトランジスタに対して、そのゲートに入力されるクロック信号はクロック信号Ｃ２であるが、制御信号Ｓ２が“Ｌ”レベルのときは、第２のレジスタ１１０はクロック信号Ｃ２によって動作する。

また、制御信号Ｓ３をゲート入力とするトランジスタとソース‐ドレインで接続されるトランジスタに対して、そのゲートに入力されるクロック信号はクロック信号Ｃ３であるが、制御信号Ｓ３が“Ｌ”レベルのときは、第２のレジスタ１１０はクロック信号Ｃ３によって動作する。

ここでは、従来技術のようなクロックラインにセレクタなどの素子を用いることはしていない。したがって、クロックラインのゲート段数を削減できる。その結果、クロック信号の遅延値が少なくなり、プロセスのばらつきなどに強いクロックラインを形成することができる。

次に、制御信号Ｓ２＝“Ｌ”、制御信号Ｓ３＝Ｓ１＝“Ｈ”の第２の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ１よりも低い電源電圧ＶＤＤ２（＜ＶＤＤ１）が供給され、遅延変化回路１０８の遅延値が第１の状態よりも大きくなる。この場合、クロック信号Ｃ２が第２のレジスタ１１０を動作させるクロック信号となる。クロック信号Ｃ２は、基本のクロック信号Ｃ０の位相を遅延素子Ｄ２で遅らせたものであり、第２のレジスタ１１０におけるデータ信号のセットアップ時間を満足するとともに、動作周波数の低下を招かないですむ。

次に、制御信号Ｓ３＝“Ｌ”、制御信号Ｓ１＝Ｓ２＝“Ｈ”の第３の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ２よりも低い電源電圧ＶＤＤ３（＜ＶＤＤ２）が供給され、遅延変化回路１０８の遅延値が第２の状態よりも大きくなる。この場合、クロック信号Ｃ３が第２のレジスタ１１０を動作させるクロック信号となる。クロック信号Ｃ３は、基本のクロック信号Ｃ０の位相を遅延素子Ｄ３で遅らせたものである。遅延素子Ｄ３は、その遅延値が遅延素子Ｄ２よりも大きい。したがって、第２のレジスタ１１０におけるデータ信号のセットアップ時間を満足するとともに、動作周波数の低下を招かないですむ。

以上で実施の形態１の説明を行ったが、本発明は次のような形態で実施することも可能である。

（１）上記の説明では、第２のレジスタ１１０の内部において、クロック信号と制御信号をゲート入力とするトランジスタのソース‐ドレインを接続する構成とした。これに代えて、クロックラインにセレクタなどの素子を介挿し、制御信号Ｓ１〜Ｓ３を使って遅延の異なるクロック信号を選択させるように構成してもよい。この場合も、上記の第１〜３の状態遷移において、第２のレジスタ１１０におけるデータ信号のセットアップ時間を満足しながら、動作周波数の低下を防止することができる。

（２）上記の説明では、遅延変化回路１０８のデータ信号を受け取るレジスタ１１０をクロック制御レジスタとして説明した。全く同様の原理で、遅延変化回路１０８へデータ信号を出力するレジスタ１０６に対して適用することも可能である。すなわち、位相が異なる複数のクロック信号と遅延変化回路１０８の電源電圧の変化を制御する信号である制御信号を入力とする。遅延変化回路１０８の電源電圧が変化した場合に、制御信号によりレジスタ１０６を動作させるクロック信号を切り替える。これにより、レジスタ１０６から遅延変化回路１０８を通過したデータ信号について、第２のレジスタ１１０におけるセットアップ時間を満たすことができる。

（３）上記の説明では、データ信号のセットアップ時間について言及した。これ以外に、データ信号のホールド時間に関しても同様の原理を適用できる。すなわち、遅延変化回路１０８の電源電圧変化によるデータ信号の遅延時間の変化に対して、ホールド時間を満足させることが可能である。

（４）上記の説明では、遅延変化回路１０８の電源電圧が変化した場合について述べた。これ以外に、遅延変化回路１０８が基板制御によって信号パスの遅延値が変化した場合にも適用することができる。また、遅延変化回路１０８の回路構成が変更された結果、データ信号の遅延値が変化した場合にも適用することができる。すなわち、上記同様のレジスタ構成、クロックライン構成を採用することにより、動作周波数の低下を防止することが可能となる。

（５）上記の説明では、状態が３つの場合について述べたが、もちろん２つの場合でも４つ以上の場合でも同じ効果が得られる。

（実施の形態２）
図３は本発明の実施の形態２における半導体装置の構成を示すブロック図である。実施の形態１の場合の第２のレジスタ１１０に代えて、クロック制御回路２００が遅延変化回路１０８と遅延定常回路１１２との間に介挿された構成となっている。図４はクロック制御回路２００の詳しい内部構成を示すブロック図である。

多クロック入力の第２のレジスタ２０２には、位相が互いに等しいクロック信号Ｃ１１とクロック信号Ｃ１２からなる第１の信号ペアと、同じく位相が互いに等しいクロック信号Ｃ１３とクロック信号Ｃ１４からなる第２の信号ペアと、クロック信号Ｃ１５が入力されている。さらに、遅延変化回路１０８の電源電圧の変化を制御する制御信号Ｓ１０が入力されている。

基本のクロック信号Ｃ０と、遅延変化回路１０８の電源電圧の変化を制御する信号のひとつである制御信号Ｓ１１の反転信号とがＡＮＤ回路Ａ１に入力され、ＡＮＤ回路Ａ１の出力がクロック信号Ｃ１１となっている。

また、基本のクロック信号Ｃ０と制御信号Ｓ１１の正転信号とがＯＲ回路Ｏ１に入力され、ＯＲ回路Ｏ１の出力がクロック信号Ｃ１２となっている。このようにして、第１の信号ペアのクロック信号Ｃ１１とクロック信号Ｃ１２とは位相が互いに等しくなっている。

さらに、基本のクロック信号Ｃ０と、遅延変化回路１０８の電源電圧の変化を制御するさらに別の制御信号Ｓ１２の反転信号とがＡＮＤ回路Ａ２に入力され、ＡＮＤ回路Ａ２の出力が遅延素子Ｄ２１を介してクロック信号Ｃ１３となっている。

また、基本のクロック信号Ｃ０と制御信号Ｓ１２の正転信号とがＯＲ回路Ｏ２に入力され、ＯＲ回路Ｏ２の出力が遅延素子Ｄ２２を介してクロック信号Ｃ１４となっている。遅延素子Ｄ２２は、その遅延値が遅延素子Ｄ２１とほぼ同じになっている。このようにして、第２の信号ペアのクロック信号Ｃ１３とクロック信号Ｃ１４とは位相が互いに等しくなっている。

そして、基本のクロック信号Ｃ０が遅延素子Ｄ２３を介してクロック信号Ｃ１５となっている。遅延素子Ｄ２３は、その遅延値が遅延素子Ｄ２１，Ｄ２２よりも大きい。

制御信号Ｓ１０が“Ｈ”レベルで、制御信号Ｓ１１が“Ｌ”レベル、かつ制御信号Ｓ１２が“Ｈ”レベルの場合を第１の状態とする。

制御信号Ｓ１０が“Ｈ”レベルで、制御信号Ｓ１２が“Ｌ”レベル、かつ制御信号Ｓ１１が“Ｈ”レベルの場合を第２の状態とする。

制御信号Ｓ１０が“Ｌ”レベルで、制御信号Ｓ１１と制御信号Ｓ１２がともに“Ｈ”レベルの場合を第３の状態とする。

次に、以上のように構成された本実施の形態の半導体装置の動作を説明する。

制御信号Ｓ１０＝“Ｈ”、制御信号Ｓ１１＝“Ｌ”、制御信号Ｓ１２＝“Ｈ”の第１の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ１が供給され、第１の信号ペアのクロック信号Ｃ１１，Ｃ１２が第２のレジスタ２０２を動作させるクロック信号となる。第１のレジスタ１０６から出力されるデータ信号は、第２のレジスタ２０２においてセットアップ時間を満足している。

このとき、制御信号Ｓ１２が“Ｈ”レベルであり、インバータで反転された“Ｌ”レベルがＡＮＤ回路Ａ２に印加されるので、クロック信号Ｃ１３の論理は“Ｌ”レベルに固定される。また、“Ｈ”レベルがＯＲ回路Ｏ２に印加されるので、クロック信号Ｃ１４の論理は“Ｈ”レベルに固定される。

図５は多クロック入力の第２のレジスタ２０２の詳しい内部構成を示す回路図である。

クロック信号Ｃ１５をゲート入力とするトランジスタと制御信号Ｓ１０をゲート入力とするトランジスタとがそれぞれソース‐ドレインで接続されている。制御信号Ｓ１０が“Ｈ”レベルのとき、第２のレジスタ２０２の動作にクロック信号Ｃ１５は使わないような構成になっている。

第１の状態のとき、制御信号Ｓ１２が“Ｈ”レベルであるが、このとき、クロック信号Ｃ１３が“Ｌ”レベルに固定され、クロック信号Ｃ１４が“Ｈ”レベルに固定される。そして、第１の状態では、制御信号Ｓ１１が“Ｌ”レベルであるので、第１の信号ペアのクロック信号Ｃ１１，Ｃ１２がアクティブとなり、これによって第２のレジスタ２０２が動作する。このように第２のレジスタ２０２の動作に使わないクロック信号Ｃ１３，Ｃ１４の論理を固定化することで、クロック信号Ｃ１３とクロック信号Ｃ１４での消費電力をゼロにすることができる。

次に、制御信号Ｓ１０＝“Ｈ”、制御信号Ｓ１２＝“Ｌ”、制御信号Ｓ１１＝“Ｈ”の第２の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ１よりも低い電源電圧ＶＤＤ２（＜ＶＤＤ１）が供給され、遅延変化回路１０８の遅延値が大きくなる。この場合、第１の状態と同様の原理で、今度は第２の信号ペアのクロック信号Ｃ１３，Ｃ１４がアクティブとなり、第２のレジスタ２０２を動作させる。クロック信号Ｃ１３，Ｃ１４は、基本のクロック信号Ｃ０の位相を遅延素子Ｄ２１，Ｄ２２で遅らせたものである。したがって、第２のレジスタ２０２におけるデータ信号のセットアップ時間を満足するとともに、動作周波数の低下を招かないですむ。このとき、第２のレジスタ２０２の動作に使わないクロック信号Ｃ１１，Ｃ１２の論理は固定であり、クロック信号Ｃ１１とクロック信号Ｃ１２での消費電力をゼロにすることができる。

次に、制御信号Ｓ１０＝“Ｌ”、制御信号Ｓ１１＝Ｓ１２＝“Ｈ”の第３の状態においては、遅延変化回路１０８に電源電圧ＶＤＤ２よりも低い電源電圧ＶＤＤ３（＜ＶＤＤ２）が供給され、遅延変化回路１０８の遅延値が第２の状態よりも大きくなる。この場合、制御信号Ｓ１１と制御信号Ｓ１２がともに“Ｈ”レベルであることから第１の信号ペア、第２の信号ペアのいずれもが固定化され、制御信号Ｓ１０が“Ｌ”レベルであることから、クロック信号Ｃ１５が第２のレジスタ２０２に対する動作クロックとなる。クロック信号Ｃ１５は、基本のクロック信号Ｃ０の位相を遅延素子Ｄ２３で遅らせたものである。遅延素子Ｄ２３は、その遅延値が遅延素子Ｄ２１，Ｄ２２よりも大きい。したがって、第２のレジスタ２０２におけるデータ信号のセットアップ時間を満足するとともに、動作周波数の低下を招かないですむ。このとき、第２のレジスタ２０２の動作に使わないクロック信号Ｃ１１〜Ｃ１４の論理は固定であり、クロック信号Ｃ１１〜Ｃ１４での消費電力をゼロにすることができる。

上記においては、第２のレジスタ２０２に５つのクロック信号が入力されている。位相の同じクロック信号のペアが２組あるため、実質的には、３つの位相のクロック信号が挿入されていることになる。ＡＮＤ回路とＯＲ回路は、電力削減のために論理固定するものである。

ここで、複数種類のクロック信号のうちどの位相のクロック信号をＡＮＤ回路やＯＲ回路で生成するかが問題となる。それには、それぞれの状態の占有率に応じて使い分ける必要がある。

占有率が最大の状態のときに必要な位相のクロック信号を、ＡＮＤ回路とＯＲ回路で生成すると仮定する。占有率が最大の状態とは別の状態がアクティブにされたとき、前記ＡＮＤ回路とＯＲ回路による論理固定で電力削減が行われるが、その確率は最大ではない。確率最大は自己であるからである。一方、占有率が最大の状態がアクティブになっているとき、ＡＮＤ回路とＯＲ回路で電力消費が生じるが、確率が最大のため、消費電力も大きくなる。これではかえって、電力削減にマイナスとなる。

そこで、上記の仮定とは逆に、占有率が低い状態のときに必要な位相のクロック信号を、ＡＮＤ回路とＯＲ回路で生成させるようにする方が電力削減効果が大きくなる。したがって、占有率最大のクロック信号は、ＡＮＤ回路とＯＲ回路を用いないで生成するのが好ましい。図４の場合であると、遅延素子Ｄ２３のラインで占有率最大のクロック信号を伝播するのがよい。

一例として、第１の状態である確率が５％、第２の状態である確率が１０％、第３の状態である確率が８５％であるとする。８５％の確率の第３の状態において必要な位相のクロック信号は、ＡＮＤ回路とＯＲ回路で生成しない方がよい。確率がより低い５％、１０％の確率の第１、第２の状態において必要な位相のクロック信号を、ＡＮＤ回路とＯＲ回路で生成するのが電力削減効果にとって好ましい。

ところで、状態の占有率がほぼ同じ場合や、ＡＮＤ回路、ＯＲ回路での電力消費が比較的少ない場合には、図６に示すような回路構成も有効である。これは、すべてのクロック信号をＡＮＤ回路やＯＲ回路によって論理固定するものである。これにより、電力消費を効果的に抑えることができる。

以上で実施の形態２の説明を行ったが、本発明は次のような形態で実施することも可能である。

（１）上記の説明では、遅延変化回路１０８のデータ信号を受け取る第２のレジスタ２０２について述べた。全く同様の原理で、遅延変化回路１０８へデータ信号を出力する第１のレジスタ１０６に対して適用することも可能である。すなわち、位相が互いに等しいクロック信号からなる信号ペアの複数と、単数または複数のクロック信号が入力されており、さらに、遅延変化回路１０８の電源電圧の変化を制御する制御信号が入力されているとする。遅延変化回路１０８の電源電圧が変化した場合に、制御信号により第１のレジスタ１０６を動作させるクロック信号を選択することで、第１のレジスタ１０６から遅延変化回路１０８を通過したデータ信号の第２のレジスタ２０２におけるセットアップ時間を満たすことができる。

（２）上記の説明では、データ信号のセットアップ時間について言及した。これ以外に、データ信号のホールド時間に関しても同様の原理を適用できる。すなわち、遅延変化回路１０８の電源電圧変化によるデータ信号の遅延時間の変化に対しても、ホールド時間を満足させることが可能である。

（３）上記の説明では、遅延変化回路１０８の電源電圧が変化した場合について述べた。これ以外に、遅延変化回路１０８が基板制御によって信号パスの遅延値が変化した場合にも適用することができる。また、遅延変化回路１０８の回路構成が変更された結果、データ信号の遅延値が変化した場合にも適用することができる。すなわち、上記同様のレジスタ構成、クロックライン構成を採用することにより、動作周波数の低下を防止することが可能となる。

（４）上記の説明では、状態が３つの場合について述べたが、もちろん２つの場合でも４つ以上の場合でも同じ効果が得られる。

（５）論理固定のための回路構成として、ＡＮＤ回路、ＯＲ回路に代わるものを採用することも可能である。

本発明にかかる回路技術は、クロック調整回路を有し、高速動作を必要とする半導体装置等に有用である。

本発明の実施の形態１における半導体装置の構成を示すブロック図 実施の形態１の半導体装置における多クロック入力のレジスタの詳しい内部構成を示す回路図 本発明の実施の形態２における半導体装置の構成を示すブロック図 実施の形態２の半導体装置におけるクロック制御回路の詳しい内部構成を示すブロック図 実施の形態２の半導体装置における多クロック入力のレジスタの詳しい内部構成を示す回路図 実施の形態２の変形の形態の半導体装置における多クロック入力のレジスタの詳しい内部構成を示す回路図 従来の技術における半導体装置の構成を示すブロック図 従来の技術における半導体装置の動作を示すタイミングチャート

符号の説明

１０６ 第１のレジスタ
１０４，１１２：遅延定常回路
１０８：遅延変化回路
１１０，２０２：第２のレジスタ（多入力クロックレジスタ）
２００ クロック制御回路

Claims (18)

1. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   状態切替の制御信号によって、前記第１のレジスタに入力されるクロック信号の位相を調整することを特徴とする半導体装置。
2. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   状態切替の制御信号によって、前記第２のレジスタに入力されるクロック信号の位相を調整することを特徴とする半導体装置。
3. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   前記第１のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって、前記複数のクロック信号から１つのクロック信号を選択して使用することを特徴とする半導体装置。
4. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   前記第２のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって、前記複数のクロック信号から１つのクロック信号を選択して使用することを特徴とする半導体装置。
5. 前記第１のレジスタは、さらに、
   前記複数のクロック信号、入力データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、
   前記複数のクロック信号、内部データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群と
   を備えたことを特徴とする請求項３に記載の半導体装置。
6. 前記第２のレジスタは、さらに、
   前記複数のクロック信号、入力データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、
   前記複数のクロック信号、内部データ信号、前記制御信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群と
   を備えたことを特徴とする請求項４に記載の半導体装置。
7. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   前記第１のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択のクロック信号の論理を固定化することを特徴とする半導体装置。
8. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
   前記第２のレジスタは、位相が互いに異なる複数のクロック信号を入力として備え、状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択のクロック信号の論理を固定化することを特徴とする半導体装置。
9. 前記複数のクロック信号の全部または一部が、位相が実質的に等しい２つのクロック信号からなる信号ペアの複数から構成され、かつ、前記複数の信号ペアは互いに異なる位相とされ、
   状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化することを特徴とする請求項７に記載の半導体装置。
10. 前記複数のクロック信号の全部または一部が、位相が実質的に等しい２つのクロック信号からなる信号ペアの複数から構成され、かつ、前記複数の信号ペアは互いに異なる位相とされ、
    状態切替の制御信号によって前記複数のクロック信号から１つのクロック信号を選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化することを特徴とする請求項８に記載の半導体装置。
11. 前記第１のレジスタは、さらに、
    前記複数の信号ペアを構成する少なくとも１つのクロック信号、入力データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、
    前記複数の信号ペアを構成する少なくとも１つのクロック信号、内部データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群と
    を備えたことを特徴とする請求項９に記載の半導体装置。
12. 前記第２のレジスタは、さらに、
    前記複数の信号ペアを構成する少なくとも１つのクロック信号、入力データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第１のトランジスタ群と、
    前記複数の信号ペアを構成する少なくとも１つのクロック信号、内部データ信号がそれぞれゲート入力に接続され、ソース‐ドレインパスが相互に接続された第２のトランジスタ群と
    を備えたことを特徴とする請求項１０に記載の半導体装置。
13. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
    前記第１のレジスタは、位相が互いに異なる単数または複数の独立したクロック信号と、位相が互いに実質的に等しい２つのクロック信号からなっている信号ペアであって相互には位相を異にする信号ペアの複数を入力として備え、状態切替の制御信号によって前記クロック信号と前記信号ペアのいずれかを選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化することを特徴とする半導体装置。
14. スキャンモード以外の２つ以上の状態を有し、第１の状態における第１のレジスタから第２のレジスタへのデータ信号伝播時間と第２の状態における前記第１のレジスタから前記第２のレジスタへのデータ信号伝播時間とが異なる回路を少なくとも１つ以上具備する半導体装置であって、
    前記第２のレジスタは、位相が互いに異なる単数または複数の独立したクロック信号と、位相が互いに実質的に等しい２つのクロック信号からなっている信号ペアであって相互には位相を異にする信号ペアの複数を入力として備え、状態切替の制御信号によって前記クロック信号と前記信号ペアのいずれかを選択して使用するとともに、非選択の信号ペアを構成するクロック信号の論理を固定化することを特徴とする半導体装置。
15. 前記第１の状態と前記第２の状態との相違は、電源電圧の相違であることを特徴とする請求項１から請求項１２までのいずれかに記載の半導体装置。
16. 前記第１の状態と前記第２の状態との相違は、基板電位の相違であることを特徴とする請求項１から請求項１２までのいずれかに記載の半導体装置。
17. 前記第１の状態と前記第２の状態との相違は、回路構成の相違であることを特徴とする請求項１から請求項１２までのいずれかに記載の半導体装置。
18. 前記第１の状態および前記第２の状態が回路構成を変更させる切り替え信号によって生成されることを特徴とする請求項１７に記載の半導体装置。
    
    
    

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