JP3037215B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にＰＬＬの位相調整機能を用いて位相調整を行
う半導体集積回路に関する。
【０００２】
【従来の技術】ＰＬＬを用いた回路において、レジスタ
により制御している従来例が、特開平３−２０５９２０
号公報に記載されている。図５は、従来例の回路構成を
示すブロック図である。図５に示す従来例は、レジスタ
を用いた場合、チャージポンプのゲイン量またはフィル
タのフィルタ定数または電圧制御発振器の中心周波数の
うち少なくとも１つを変更する技術である。
【０００３】図５は、Ｃｏｄｅ Ｄａｔａ１５０１の周
波数および位相比較を行う位相比較器５０２、位相比較
器５０２の比較した位相差に応じた期間一定電流を出力
するチャージポンプ５０３、チャージポンプ５０３の電
流出力を電圧に変換するフィルタ５０４、フィルタ５０
４の電圧に応じた周波数のクロックであるＳｙｎｃＣｌ
ｏｃｋ５０６を発生するＶＣＯ（電圧制御発振器）５０
５からなるＰＬＬ、およびこれらの各ブロックに対して
ゲイン量やフィルタ定数等の切換情報を蓄えるレジスタ
５０７、レジスタ５０７の書き込みを行うためのマイコ
ンバス５０８、全体の演算処理を行うＣＰＵ５０９、全
体の制御を行うＨＤＣ（バードディスクコントローラ）
５１０、ＣＰＵのプログラムおよび最適定数などのデー
タが記憶されているＲＡＭまたはＲＯＭ５１１よりな
る。
【０００４】これは、ＲＡＭまたはＲＯＭ５１１の中か
らＰＬＬの定数をもつ情報を選択し、マイコンバス５０
８を通して、レジスタ５０７に書き込み、その情報をＰ
ＬＬの各ブロックに送り、各ブロックはその情報をもと
にゲイン量またはフィルタ定数または電圧制御発振器の
中心周波数の変更を行う位相同期回路である。
【０００５】
【発明が解決しようとする課題】従来の技術では、ＰＬ
Ｌの位相調整機能を用いる場合、ＰＬＬ出力を遅延素子
群に接続し、遅延素子群で決められる遅延を付けた位相
調整信号と被位相調整信号の位相調整を行うが、遅延値
が固定されているため、ＬＳＩ製造後、ボード実装した
後において遅延値を変更することができないという問題
が生じる。
【０００６】また、位相調整時間が固定されているた
め、同一クロックを用いた位相調整時間の異なる他のＬ
ＳＩを接続し、正常動作させることができないという問
題が生じる。
【０００７】本発明の目的は、ＬＳＩを製造後またはＬ
ＳＩをボードに実装した後においても位相調整時間を可
変にすることができ、また同一クロックを用いた他のＬ
ＳＩに接続しても正常動作が可能となる半導体集積回路
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ＰＬＬの位相
調整機能を用いる回路において、ＰＬＬの出力に遅延素
子群を接続し、前記遅延素子群の遅延値の異なる複数出
力を選択する外部から書き換え可能なレジスタを有し、
前記レジスタで前記遅延素子群の前記複数出力から選択
する手段を有する。
【０００９】本発明は、前記レジスタで前記遅延素子群
の前記複数出力から選択することにより、外部から位相
調整が可能となり、同一クロックを用いた様々なＬＳＩ
に接続が可能になる。
【００１０】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。
【００１１】図１は、本発明が適用されるＰＬＬ（位相
同期回路）の位相調整機能を用いた回路の実施の形態を
示すブロック図であり、図２は、ＰＬＬの構成を示すブ
ロック図である。
【００１２】図２に示すＰＬＬは、被位相調整信号２０
１と位相調整信号２０２の位相比較を行う位相比較器
８、位相比較器８の比較した位相差に応じた期間一定電
流を出力するチャージポンプ９、チャージポンプ９の電
流出力を電圧に変換するフィルタ１０、フィルタ１０の
電圧の周波数であるクロック２０３を発生するＶＣＯ
（電圧制御発振器）１１とにより構成されている。
【００１３】図１により本発明が適用される前記ＰＬＬ
の位相調整機能を用いた回路の実施の形態を説明する。
【００１４】被位相調整信号であるＣＬＫ１０１は、同
一のＣＬＫで動作可能なＬＳＩ２に供給されるととも
に、ＰＬＬ回路１に供給される。ＰＬＬ回路１の出力１
０２は、ラツチ回路３，４に供給されるとともに、遅延
素子群６に供給される。ここで、ＣＰＵ５から書き換え
可能なレジスタ７で遅延素子群６の複数出力から位相調
整信号１０３を選択し、ＣＬＫ１０１と位相調整信号１
０３の位相調整を行い、出力１０２をラツチ回路３，４
に入力する。ＣＰＵ５から出力したデータ１０４をラツ
チ回路３に入力し、ラツチ回路３の出力データを、ＣＬ
Ｋ１０１を用いて動作するＬＳＩ２に書き込みを行う。
ＬＳＩ２からデータを読み出し、ラッチ回路４に入力
し、ラツチ回路４が出力したデータ１０４をＣＰＵ５に
入力し、ＬＳＩ２に読み書きしたデータが一致している
かＣＰＵ５が確認を行う。
【００１５】図３により、レジスタ７で位相調整信号１
０３を選択する動作について説明する。まず、レジスタ
７を０にし（ステップＡ１）、ＣＰＵ５からＬＳＩ２に
データを書き込み（ステップＡ２）、ＬＳＩ２からＣＰ
Ｕ５にデータを読み込む（ステップＡ３）。次に、ステ
ップＡ２でのＷＲＩＴＥデータとステップＡ３でのＲＥ
ＡＤデータとが一致しているかＣＰＵ５が判定する（ス
テップＡ４）。一致したときは現在のレジスタ７の値を
保管し（ステップＡ５）、一致していない場合は保管を
行わずにステップＡ６に進む。ステップＡ６では、ステ
ップＡ２からステップＡ５の処理を位相調整可能な範囲
で全て行ったかを判定する。行っていなければレジスタ
７の値に１を加算し（ステップＡ７）、ステップＡ２か
らステップＡ５までの処理を行う。位相調整可能な範囲
を全てチェックした（ステップＡ６）後、ステップＡ５
で保管したレジスタ７の値の中心値をとり動作させる
（ステップＡ８）。
【００１６】以上の動作を行うことにより、位相調整可
能な範囲内での位相調整時間の選択が可能となる。
【００１７】次に、本発明のＰＬＬの位相調整機能を用
いた回路の第２の実施の形態について図４を参照して説
明する。被位相調整信号であるＣＬＫ４０１を前記第１
の実施の形態を持ったＬＳＩ１２，１３，１４に接続
し、さらにＲＡＭ１５に接続する。図１の動作と同様に
ＣＰＵ１６からＬＳＩ１２を介し、ＲＡＭ１５データの
書き込みを行い、ＲＡＭ１５からデータをＬＳＩ１２を
介しＣＰＵ１６にデータを読み出す作業を行い、位相調
整可能な範囲を全て行い、データが一致した時のレジス
タの値の中心値をとり動作させ、同様の処理をＬＳＩ１
３，ＬＳＩ１４について行うことによって、同一のＣＬ
Ｋを用いた位相調整時間の異なる複数のＬＳＩを接続し
ても動作が可能となる。
【００１８】
【発明の効果】以上説明したように本発明は、ＰＬＬの
位相調整時間を変更できる機能を有することにより、本
ＬＳＩを製造後においても位相調整時間を可変にするこ
とができる。
【００１９】また本発明は、ＰＬＬの位相調整時間を変
更できる機能を有することにより、本ＬＳＩをボードに
実装した後においても位相調整時間を可変にすることが
できる。
【００２０】さらに本発明は、ＰＬＬの位相調整時間を
可変にすることにより、本ＬＳＩと同一クロックを用い
た他のＬＳＩに接続しても正常動作が可能となる。
【図面の簡単な説明】
【図１】本発明が適用される第１の実施の形態を示すブ
ロック図である。
【図２】ＰＬＬの回路構成を示すブロック図である。
【図３】本発明が適用される第１の実施の形態の動作を
示すフローチャートである。
【図４】本発明が適用される第２の実施の形態を示すブ
ロック図である。
【図５】従来例の回路構成を示すブロック図である。
【符号の説明】
１ ＰＬＬ ２，１２，１３，１４ ＬＳＩ ３，４ ラツチ回路 ５，１６，５０９ ＣＰＵ ６ 遅延素子群 ７，５０７ レジスタ ８，５０２ 位相比較器 ９，５０３ チャージポンプ １０，５０４ フィルタ １１，５０５ ＶＣＯ １５，５１１ ＲＡＭ １０１，２０１，４０１ 被位相調整信号 １０２，２０３ ＰＬＬの出力信号 １０３，２０２ 位相調整信号 １０４ データ信号 ５０１ Ｃｏｄｅ Ｄａｔａ１信号 ５０６ Ｓｙｎｃ Ｃｌｏｃｋ信号 ５０８ マイコンバス ５１０ ＨＤＣ（ハードディスクコントローラ）
フロントページの続き (56)参考文献 特開 昭63−217452（ＪＰ，Ａ) 特開 平３−52185（ＪＰ，Ａ) 特開 平９−161472（ＪＰ，Ａ) 特開 平４−318400（ＪＰ，Ａ) 特開 平４−82099（ＪＰ，Ａ) 実開 平５−88036（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 - 7/199 G06F 1/04 G11C 7/00 - 29/00

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 他のＬＳＩへ供給されるクロック信号が
    被位相調整信号として入力され、外部から位相調整時間
    が設定可能な位相調整手段と、 該位相調整手段により位相が調整された前記クロック信
    号が入力されて、このクロック信号に基づいて前記他の
    ＬＳＩへの入力データを記憶する第１の記憶手段と、 前記位相が調整された前記クロック信号が入力されて、
    このクロック信号に基づいて前記他のＬＳＩの出力デー
    タを記憶する第２の記憶手段とを有し、 前記第１の記憶手段の出力から前記入力データを前記他
    のＬＳＩへ出力して書き込み、その後前記他のＬＳＩか
    ら前記書き込まれたデータを読み出して前記第２の記憶
    手段で記憶し、前記入力データと前記第２の記憶手段の
    記憶データとが一致するように前記位相調整時間を設定
    することにより、前記他のＬＳＩを正常に動作させるも
    のである ことを特徴とする半導体集積回路。
  2. 【請求項２】 被位相調整信号としてのクロック信号と
    位相調整信号とが位相比較器に入力されるＰＬＬ回路
    と、 該ＰＬＬ回路の出力信号が入力される複数の遅延素子か
    ら構成される遅延素子群と、 ＣＰＵからの信号により設定された設定値に基づいて、
    遅延を可変にさせるために前記遅延素子群のうち少なく
    とも１つを選択して前記位相調整信号として出力させる
    レジスタ回路と、 前記ＰＬＬ回路の出力信号が入力され、この出力信号に
    基づいて、前記クロック信号と同一クロックで動作する
    他のＬＳＩへの入力データを記憶する第１の記憶手段
    と、 前記ＰＬＬ回路の出力信号が入力され、この出力信号に
    基づいて、前記他のＬＳＩの出力データを記憶する第２
    の記憶手段とを有し、前記第１の記憶手段の出力から前記入力データを前記他
    のＬＳＩへ出力して書き込み、その後前記他のＬＳＩか
    ら前記書き込まれたデータを読み出して前記第２の記憶
    手段で記憶し、前記入力データと前記第２の記憶手段の
    記憶データとが一致するように前記レジスタ回路の前記
    設定値を設定することにより、前記他の ＬＳＩを正常に
    動作させるものである ことを特徴とする半導体集積回
    路。
  3. 【請求項３】 前記請求項２記載の半導体集積回路にお
    いて、 前記ＣＰＵが、前記書き込んだデータと前記読み出した
    データを比較し、 前記比較の結果一致した場合に前記レジスタの設定値を
    保管し、 前記比較の結果一致しない場合に前記レジスタの設定値
    をインクリメントし、 位相調整可能範囲内で前記レジスタを全て可動させたか
    チェックし、全て可動させたことを確認後、 前記保管されたレジスタ
    の設定値から中心値を抽出し、この中心値を前記レジスタに設定値として設定し、 このＣＰＵから設定された設定値に基づいて動作するも
    のである ことを特徴とする半導体集積回路。
  4. 【請求項４】 前記請求項１または２のいずれかに記載
    の半導体集積回路において、前記第１および第２の記憶
    手段がラッチ回路であることを特徴とする半導体集積回
    路。
  5. 【請求項５】 前記請求項１または２のいずれかに記載
    の半導体集積回路において、前記他のＬＳＩが半導体記
    憶装置であることを特徴とする半導体集積回路。
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