JP3940917B2 - 位相検出器及び位相差補償方法 - Google Patents
位相検出器及び位相差補償方法 Download PDFInfo
- Publication number
- JP3940917B2 JP3940917B2 JP2002324274A JP2002324274A JP3940917B2 JP 3940917 B2 JP3940917 B2 JP 3940917B2 JP 2002324274 A JP2002324274 A JP 2002324274A JP 2002324274 A JP2002324274 A JP 2002324274A JP 3940917 B2 JP3940917 B2 JP 3940917B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flip
- reset
- clock signal
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 14
- 238000001514 detection method Methods 0.000 claims description 123
- 230000008569 process Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 25
- 230000000630 rising effect Effects 0.000 description 17
- 230000003111 delayed effect Effects 0.000 description 14
- 230000007257 malfunction Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 102100036462 Delta-like protein 1 Human genes 0.000 description 3
- 101000928537 Homo sapiens Delta-like protein 1 Proteins 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は入力基準クロック信号を予め設定された時間ほど遅延させる遅延固定ループに備えられる位相検出器に関するものであり、さらに具体的には、遅延固定ループの動作がどのような時点に開始されても常に正確に動作する位相検出器及び位相差補償方法に関するものである。
【０００２】
【従来の技術】
最近、高性能のコンピュータと通信システムでの正確なタイミングの要求が増大されることによって、遅延固定ループ（Ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ：以下ＤＬＬと言う）はデジタルシステム（例えば、コンピュータマザーボード、高性能マルチメディアボード、半導体メモリ装置など）でも広く用いられる。特に、ＤＤＲ ＤＲＡＭのような半導体メモリ装置では、入力基準クロック信号と内部クロック信号の位相を一致させるためにＤＬＬを用いている。
【０００３】
図１は一般的なＤＬＬを示す図である。図１を参照すると、ＤＬＬ１は電圧制御遅延ライン（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｄｅｌａｙ ｌｉｎｅ：以下ＶＣＤＬと言う）１０と位相検出器（ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）２０、チャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）３０、フィルタとして動作するキャパシタＣ１、及び必要ならば使用される遅延ユニット４０を含む。以下、遅延ユニット４０はＤＬＬ１に含まれることと仮定する。
【０００４】
位相検出器２０は入力基準クロック信号ＲＥＦＣＬＫと前記遅延ユニット４０から出力されるフィードバッククロック信号ＦＢＣＬＫとの間の位相の差を測定し、位相差の検出信号ＵＰ，ＤＯＷＮを出力する。チャージポンプ３０は前記位相検出器２０からの位相差検出信号ＵＰ，ＤＯＷＮに応答して出力電流Ｉｃの量を調節する。キャパシタＣ１は前記チャージポンプ３０から出力される電流Ｉｃをローパス（ｌｏｗ ｐａｓｓ）フィルタリングして制御電圧Ｖｃを前記ＶＣＤＬ１０に提供する。ＶＣＤＬ１０は制御電圧Ｖｃに対応する時間の量ほど基準クロック信号ＲＥＦＣＬＫを遅延させてクロック信号ＯＵＴＣＬＫを出力する。遅延ユニット４０は前記ＶＣＤＬ１０から出力されるクロック信号ＯＵＴＣＬＫと前記基準クロック信号ＲＥＦＣＬＫとの間に必要とする位相差を任意に提供し、前記ＶＣＤＬ１０から出力されるクロック信号ＯＵＴＣＬＫを所定の時間遅延させて出力する。
【０００５】
上述のように構成されるＤＬＬ１はマスタリセット信号ＲＥＳＥＴＢが活性化すると、次のように動作する。先ず、前記位相検出器２０は入力基準クロック信号ＲＥＦＣＬＫと前記遅延ユニット４０から出力されるフィードバッククロック信号ＦＢＣＬＫとの間の位相差を検出する。検出の結果、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫの位相よりオ遅れると（または、前記基準クロック信号ＲＥＦＣＬＫの位相が前記フィードバッククロック信号ＦＢＣＬＫの位相より先立つと）、前記位相差検出信号ＵＰが活性化される。すると、前記チャージポンプ３０は前記位相差検出信号ＵＰに対応する出力電流Ｉｃを発生し、これはＶＣＤＬ１０の遅延時間を短縮させる。一方、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫの位相より先立つと（または、前記基準クロック信号ＲＥＦＣＬＫの位相が前記フィードバッククロック信号ＦＢＣＬＫの位相より遅れると）、前記位相差検出信号ＤＯＷＮが活性化される。すると、前記チャージポンプ３０は前記位相差検出信号ＤＯＷＮに対応する出力電流Ｉｃを発生し、これはＶＣＤＬ１０の遅延時間を増加させる。これらの結果、ＤＬＬ１は基準クロック信号ＲＥＦＣＬＫを所望する時間ほど遅延させて出力クロック信号ＯＵＴＣＬＫを出力できるようになる。
【０００６】
図２は図１に示した位相検出器２０の従来の技術による回路構成を示す図である。図２を参照すると、前記位相検出器２０は二つのＤフリップフロップ２１，２２とリセット制御回路２３とを含む。
【０００７】
Ｄフリップフロップ２１は電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＵＰを出力する出力端子Ｑ、基準クロック信号ＲＥＦＣＬＫを受け取るクロック端子ＣＫ、そして前記リセット制御回路２３から出力される制御信号Ａ０を受け取るリセット端子ＲＳＴを含む。
【０００８】
Ｄフリップフロップ２２は前記電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＤＯＷＮを出力する出力端子Ｑ、フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御回路２３から出力される制御信号Ａ０を受け取るリセット端子ＲＳＴを含む。
【０００９】
前記リセット制御回路２３は前記位相差検出信号ＵＰ，ＤＯＷＮを受け取ってＮＡＮＤ演算を実行するＮＡＮＤゲート２５とこのＮＡＮＤゲート２５の出力信号と外部から入力されるマスタリセット信号ＲＥＳＥＴＢとを受け取ってＮＡＮＤ演算を実行するＮＡＮＤゲート２４とで構成される。
【００１０】
上述のように構成される従来の位相検出器２０の動作を添付した図３乃至図８に図示したタイミング図を参照して説明する。
【００１１】
図３及び図４は図１に示したＤＬＬ１が安定した状態で動作している間の、図２に示した位相検出器２０の動作状態を示すタイミング図である。特に、図３は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より先立つ時に、前記位相検出器２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの状態を示すタイミング図である。
【００１２】
図２及び図３を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルである状態で、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より先立つ場合に、前記位相差検出信号ＤＯＷＮが前記フィードバッククロック信号ＦＢＣＬＫに同期して先ず活性化される。次に、位相差検出信号ＵＰが前記基準クロック信号ＲＥＦＣＬＫに同期して活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内の前記ＮＡＮＤゲート２５はローレベルの信号を出力し、それに従って、ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。したがって、前記Ｄフリップフロップ２１，２２は全部リセットされ、前記位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルになる。このように、位相検出器２０から出力される前記位相差検出信号ＵＰ，ＤＯＷＮは同時に活性化される区間が存在する。しかし、位相差検出信号ＤＯＷＮが活性化される区間が位相差検出信号ＵＰの活性化区間に比べて長いので、チャージポンプ３０は前記ＶＣＤＬ１０の遅延時間が二つの信号ＵＰ，ＤＯＷＮの差に対応する時間ほど増加するように出力電流Ｉｃを提供する。
【００１３】
図４は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より遅れる時に、前記位相検出器２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの状態を示すタイミング図である。図２及び図４を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルである状態で、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より遅れる場合に、前記位相差検出信号ＵＰが前記基準クロック信号ＲＥＣＬＫに同期して先ず活性化される。次に、位相差検出信号ＤＯＷＮが前記フィードバッククロック信号ＦＢＣＬＫに同期して活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内の前記ＮＡＮＤゲート２５はローレベルの信号を出力する。それに従って、ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。ハイレベルの信号Ａ０に応答して前記Ｄフリップフロップ２１，２２が全部リセットされることによって、前記位相差検出信号ＵＰ，ＤＯＷＮは前記ローレベルになる。このように、位相検出器２０から出力される前記位相差検出信号ＵＰ，ＤＯＷＮは同時に活性化される区間が存在する。しかし、位相差検出信号ＵＰが活性化される区間が位相差検出信号ＤＯＷＮの活性化区間に比べて長いので、チャージポンプ３０は前記ＶＣＤＬ１０の遅延時間が二つの信号ＵＰ，ＤＯＷＮの差に対応する時間ほど短縮されるように、出力電流Ｉｃを提供する。
【００１４】
図に示していないが、前記フィードバッククロック信号ＦＢＣＬＫと前記基準クロック信号ＲＥＦＣＬＫの位相が完全に一致すれば、前記位相差検出信号ＵＰ，ＤＯＷＮが活性化される区間が同一になるので、ＶＣＤＬ１０の遅延時間は調節されない。
【００１５】
このように、前記位相検出器２０は前記ＶＣＤＬ１０の遅延時間を増加または減少もしくは、そのままに維持させるための位相差検出信号ＤＯＷＮ，ＵＰを出力するので、三状態位相検出器（ｔｈｒｅｅ−ｓｔａｔｅ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）と呼ばれる。
【００１６】
図５乃至図８は図１に示したＤＬＬ１が非動作状態から動作状態に変化する時（または、初期化される時）の、図２に示した位相検出器２０の動作状態を示すタイミング図である。
【００１７】
先ず、図５は前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記フィードバッククロック信号ＦＢＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器２０から出力される信号のタイミング図である。
【００１８】
図５を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間（すなわち、前記ＤＬＬ１が非動作状態である間）、前記リセット制御回路２３内のＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになり、前記Ｄフリップフロップ２１，２２から出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに維持される。前記マスタリセット信号ＲＥＳＥＴＢがローレベルからハイレベルに変化すれば（すなわち、ＤＬＬ１が動作状態に変化すれば）、前記リセット制御回路２３内のＮＡＮＤゲート２４がローレベルの信号Ａ０を出力するので、前記Ｄフリップフロップ２１，２２は各々フィードバッククロック信号ＦＢＣＬＫと基準クロック信号ＲＥＦＣＬＫに同期化される。
【００１９】
図５に示したように、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに遷移された以後に、前記フィードバッククロック信号ＦＢＣＬＫが前記基準クロック信号ＲＥＦＣＬＫより先に先ずハイレベルに遷移するので、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮがハイレベルに活性化される。次に、前記基準クロック信号ＲＥＦＣＬＫがハイレベルに遷移する時に、前記Ｄフリップフロップ２１から出力される前記位相差検出信号ＵＰがハイレベルに活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内のＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。
【００２０】
図７はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器２０で用いられる信号のタイミング図である。
【００２１】
図７を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルであるので、前記Ｄフリップフロップ２１，２２から出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに維持される。前記マスタリセット信号ＲＥＳＥＴＢがローレベルからハイレベルに遷移すれば、前記ＮＡＮＤゲート２４から出力される信号はハイレベルからローレベルに遷移する。前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに遷移した後に、前記基準クロック信号ＲＥＦＣＬＫがフィードバッククロック信号ＦＢＣＬＫより先に先ずハイレベルに遷移するので、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが先ずハイレベルに活性化される。次に、前記フィードバッククロック信号ＦＢＣＬＫが活性化されれば、位相差検出信号ＤＯＷＮが活性化される。二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。
【００２２】
【発明が解決しようとする課題】
上述のように、マスタリセット信号ＲＥＳＥＴＢが活性化される時点が、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫのうち位相が先立つクロック信号が活性化される以前であれば、前記位相検出器２０は正常に動作する。しかし、マスタリセット信号ＲＥＳＥＴＢが、位相が先立つ信号の活性化時点と位相が遅れるクロック信号の活性化時点との間にイネーブルされれば、位相検出器２０は下記のように誤動作し、その結果、出力は間違う値になる。
【００２３】
図６はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢが活性化される時に、図２に示した従来の位相検出器２０が誤動作する場合を示すためのタイミング図である。図２及び図６を参照すると、フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢが前記二つのクロック信号ＦＢＣＬＫ，ＲＥＦＣＬＫ各々の上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅｓ）の間に活性化されれば、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが前記基準クロック信号ＲＥＦＣＬＫに同期して活性化される。次に、前記フィードバッククロック信号ＦＢＣＬＫが活性化される時に、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮが活性化される。
【００２４】
このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合には、前記位相差検出信号ＤＯＷＮが先ず活性化されなければならないにもかかわらず、従来の位相検出器２０では、位相差検出信号ＵＰが先ず活性化され、位相検出器２０は遅延時間を増加させるに代えて減少させる誤動作を実行するようになる。
【００２５】
図８は図２に示した位相検出器２０が誤動作する場合を示すためのタイミング図である。フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化された後から前記フィードバッククロック信号ＦＢＣＬＫが活性化される前の間に前記マスタリセット信号ＲＥＳＥＴＢが活性化されれば、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮは前記フィードバッククロック信号ＦＢＣＬＫに同期して活性化される。次に、前記基準クロック信号ＲＥＦＣＬＫが活性化される時に、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが活性化される。
【００２６】
このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合には、前記位相差検出信号ＵＰが先ず活性化されなければならないにもかかわらず、従来の位相検出器２０では、位相差検出信号ＤＯＷＮが先ず活性化され、ＤＬＬ１は誤動作を実行する。図２に示した従来の位相検出器２０で、位相差検出信号ＤＯＷＮが先ず活性化されれば、位相検出器２０は遅延時間を減少させるに代えて増加させる誤動作を実行する。
【００２７】
本発明は上述のような問題点を解決するためになされたもので、その目的は、マスタリセット信号が活性化される前に、基準クロック信号とフィードバッククロック信号との位相関係に従って位相差検出信号の各々の状態を予め設定する（延いては遅延固定ループの動作を初期化する）ことにより、マスタリセット信号がいつ活性化されても（すなわち、遅延固定ループがどのような時点で動作しても）常に正確に動作する位相検出器及び位相差補償方法を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の特徴によると、本発明の位相検出器は、第１クロック信号と第２クロック信号との間の位相差を補償するための遅延固定ループ用の位相検出器において、第１フリップフロップ、第２フリップフロップおよびリセット回路を含む。前記第１フリップフロップは、第１リセット信号によりリセットされ、前記第１クロック信号を受け取り、第１出力信号を発生する。第２フリップフロップは、第２リセット信号によりリセットされ、前記第２クロック信号を受け取り、第２出力信号を発生する。リセット回路は、前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号は分離されたロジックパスにより前記第１、第２フリップフロップに提供される。
【００２９】
好ましい形態において、前記第１及び第２初期化信号は初期化過程の間に供給される。前記第１クロック信号は基準クロック信号であり、前記第２クロック信号はフィードバッククロック信号である。前記第１出力信号は、前記遅延固定ループで前記第１クロック信号の遅延を減少させるための第１位相差検出信号であり、前記第２出力信号は前記遅延固定ループで前記第１クロック信号の遅延を増加させるための第２位相差検出信号である。
【００３０】
さらに好ましい形態において、前記リセット回路は第１ないし第３論理回路を含む。第１論理回路は、第１中間信号を提供するために前記第１及び第２出力信号を論理演算する。第２論理回路は前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号とを論理演算する。第３論理回路は、前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号とを論理演算する。
【００３１】
さらに好ましい形態において、前記位相検出器は、前記第１及び第２初期化信号を発生する初期化回路をさらに含む。初期化回路は、第３フリップフロップ、第４および第５論理回路を含む。第３フリップフロップは前記第１及び第２クロック信号を受け取り、第２中間信号を発生する。第４論理回路は前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する。第５論理回路は前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する。
【００３２】
さらに好ましい形態において、前記第１、第２及び第３フリップフロップはＤフリップフロップである。前記第１クロック信号は前記第３Ｄフリップフロップの入力端子に連結されることができ、前記第２クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることができる。他の方式として、前記第２クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第１クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることができる。前記第１クロック信号は前記第１Ｄフリップフロップのクロック端子に連結されることができ、前記第２クロック信号は前記第２Ｄフリップフロップのクロック端子に連結されることができる。前記第１及び第２Ｄフリップフロップの入力端子は２進数１で表現される電源ソースに各々連結される。
【００３３】
本発明の特徴によると、本発明の位相差補償方法は、第１クロック信号と第２クロック信号との間の位相差を補償するための方法において、第１ないし第３段階を含む。第１段階は、第１リセット信号によりリセットされる第１フリップフロップで前記第１クロック信号を受け取り、第１出力信号を発生する。第２段階は、第２リセット信号によりリセットされる第２フリップフロップで前記第２クロック信号を受け取り、第２出力信号を発生する。第３段階は、リセット回路で、前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号を分離されたロジックパスにより前記第１、第２フリップフロップに提供する。
【００３４】
好ましい形態において、前記第１及び第２リセット信号を発生する段階は、第１中間信号を提供するために前記第１及び第２出力信号を論理演算する段階と、前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号とを論理演算する段階と、前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号とを論理演算する段階とを含む。
【００３５】
さらに好ましい形態において、前記位相差補償方法は、第１及び第２初期化信号を発生する段階をさらに含む。第１及び第２初期化信号を発生する段階は、第３フリップフロップで前記第１及び第２クロック信号を受け取り、第２中間信号を発生する段階と、前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する段階と、前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する段階とを含む。
【００３６】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００３７】
図９は本発明の望ましい実施形態による位相検出器の構成を示す図である。図９を参照すると、前記位相検出器１００は位相差検出信号ＵＰ，ＤＯＷＮを各々出力するＤフリップフロップ１１０，１２０、このＤフリップフロップ１１０，１２０のリセットを制御するための信号として、互いに独立的であり、分離されたリセット信号Ａ２，Ａ３を出力するリセット制御ロジック１３０、及び前記Ｄフリップフロップ１１０，１２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの初期状態を設定するための初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する初期状態設定ロジック１４０を含む。特に、前記リセット制御ロジック１３０はＮＡＮＤゲート１３１，１３２，１３３で構成され、前記初期状態設定ロジック１４０はＤフリップフロップ１４１とＮＡＮＤゲート１４３，１４５とインバータ１４２，１４４とを含む。
【００３８】
各Ｄフリップフロップ１１０，１２０は図２に示した従来の位相検出器２０に備えられるＤフリップフロップ２１，２２と同一の構成を各々有する。すなわち、前記Ｄフリップフロップ１１０は電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＵＰを出力する出力端子Ｑ、前記基準クロック信号ＲＥＦＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御ロジック１３０から出力される信号Ａ２を受け取るリセット端子ＲＳＴを含む。
【００３９】
Ｄフリップフロップ１２０は前記電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＤＯＷＮを出力する出力端子Ｑ、フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御ロジック１３０から出力される信号Ａ３を受け取るリセット端子ＲＳＴを含む。
【００４０】
Ｄフリップフロップ１４１は前記基準クロック信号ＲＥＦＣＬＫを受け取る入力端子Ｄ、出力端子Ｑ、及び前記フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫを含む。このＤフリップフロップ１４１の出力端子Ｑから出力される信号Ａ１はインバータ１４２を通じて反転される。図１のＤＬＬ１をリセットさせるために外部から提供されるマスタリセット信号ＲＥＳＥＴＢはインバータ１４４を通じて反転される。ＮＡＮＤゲート１４３は前記インバータ１４２，１４４から出力される信号を受け取ってＮＡＮＤ演算を実行して第１初期状態設定信号ＩＮＴＬ１を出力する。ＮＡＮＤゲート１４５は前記Ｄフリップフロップ１４１の出力端子Ｑから出力される信号Ａ１と前記インバータ１４４から出力される信号を受け取り、ＮＡＮＤ演算を実行して第２初期状態設定信号ＩＮＴＬ２を出力する。
【００４１】
ＮＡＮＤゲート１３２は前記Ｄフリップフロップ１１０，１２０から出力される位相差検出信号ＵＰ，ＤＯＷＮを受け取ってＮＡＮＤ演算を実行する。ＮＡＮＤゲート１３１は前記ＮＡＮＤゲート１３２，１４３から出力される信号を受け取ってＮＡＮＤ演算を実行し、信号Ａ２を出力する。ＮＡＮＤゲート１３３は前記ＮＡＮＤゲート１３２，１４５から出力される信号を受け取ってＮＡＮＤ演算を実行して信号Ａ３を出力する。前記ＮＡＮＤゲート１３１から出力される信号Ａ２は前記Ｄフリップフロップ１１０のリセット端子ＲＳＴに印加され、前記ＮＡＮＤゲート１３３から出力される信号Ａ３は前記Ｄフリップフロップ１２０のリセット端子ＲＳＴに印加される。上述のように構成される本発明の一実施形態による位相検出器１００の動作を添付した図１０乃至図１３を参照して詳細に説明する。
【００４２】
図１０乃至図１３は図９に示した本発明の一実施形態による位相検出器１００で用いられる信号の状態を示すためのタイミング図である。先ず、図１０は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ時に、前記フィードバッククロック信号ＦＢＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００４３】
図９及び図１０を参照すると、前記マスタリセット信号ＲＥＳＥＴＢが非活性化状態（すなわち、ローレベルまたは論理‘０’）であれば、前記インバータ１４４から出力される信号はハイレベル（論理‘１’）である。前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ時に、前記フィードバッククロック信号ＦＢＣＬのライジングエッジで、前記基準クロック信号ＲＥＦＣＬＫがローレベルであるので、前記Ｄフリップフロップ１４１から出力される信号Ａ１はローレベルであり、インバータ１４２から出力される信号はハイレベルになる。前記インバータ１４２，１４４から出力される信号が各々ハイレベルであるので、前記ＮＡＮＤゲート１４３はローレベルの第１初期状態設定信号ＩＮＴＬ１を出力する。したがって、前記ＮＡＮＤゲート１３１を通じて出力される信号Ａ２は前記ＮＡＮＤゲート１３２の出力信号と関係なしに、ハイレベルになる。だから、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立ち、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記Ｄフリップフロップ１１０はローレベルの位相差検出信号ＵＰを出力する。
【００４４】
一方、ＮＡＮＤゲート１４５は前記Ｄフリップフロップ１４１から出力されるローレベルの信号Ａ１とインバータ１４４から出力されるハイレベルの信号を受け取り、ハイレベルの第２初期状態設定信号ＩＮＴＬ２を出力する。上述した動作によって前記位相差検出信号ＵＰがローレベルであるので、ＮＡＮＤゲート１３２はハイレベルの信号を出力する。このＮＡＮＤゲート１３２から出力される信号とＮＡＮＤゲート１４５から出力される信号ＩＮＴＬ２が全部ハイレベルであるので、ＮＡＮＤゲート１３３はローレベルの信号Ａ３を出力する。だから、Ｄフリップフロップ１２０は前記フィードバッククロック信号ＦＢＣＬＫに同期してハイレベルの位相差検出信号ＤＯＷＮを出力する。このように、本発明の位相検出器１００はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰ，ＤＯＷＮを各々ローレベルとハイレベルに設定する。
【００４５】
続いて、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ローレベル及びハイレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルを維持する。それによって、前記Ｄフリップフロップ１１０，１２０は全部動作する。
【００４６】
初期に、前記位相差検出信号ＤＯＷＮはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化されてから、最初に接するフィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに維持される。次に、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰはハイレベルに活性化される。そして、位相差検出信号ＵＰ，ＤＯＷＮが全部ハイレベルであれば、前記ＮＡＮＤゲート１３２から出力される信号はローレベルになり、前記ＮＡＮＤゲート１３１，１３３は各々ハイレベルの信号Ａ２，Ａ３を出力する。したがって、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに変換される。前記マスタリセット信号ＲＥＳＥＴＢが活性化されでから、二番目に接するフィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記位相差検出信号ＤＯＷＮはハイレベルに活性化され、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになる。それにより、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００４７】
その結果、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど基準クロック信号ＲＥＦＣＬＫをさらに遅延させて出力するようになる。
【００４８】
図１１は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記フィードバッククロック信号ＦＢＣＬＫが活性化された後から、基準クロック信号ＲＥＦＣＬＫが活性化される前に前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００４９】
図９及び図１１を参照すると、図１０を参照して説明したように、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）である間、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３は各々ハイ及びローレベルに設定される。したがって、前記Ｄフリップフロップ１１０はリセットされ、ローレベルの位相差検出信号ＵＰを出力し、前記Ｄフリップフロップ１２０はフィードバッククロック信号ＦＢＣＬＫに同期してハイレベルの位相差検出信号ＤＯＷＮを出力する。
【００５０】
前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになる。それによって、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ローレベル及びハイレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルを維持する。それによって、前記Ｄフリップフロップ１１０，１２０は非リセット状態（ｎｏｎ−ｒｅｓｅｔ ｓｔａｔｅ）で動作する。
【００５１】
初期に、前記位相差検出信号ＤＯＷＮはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、位相差検出信号ＤＯＷＮはハイレベルを維持する。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、基準クロック信号ＲＥＦＣＬＫの第１ライジングエッジで前記位相差検出信号ＵＰはハイレベルに活性化される。すると、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５２】
前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後に、フィードバッククロック信号ＦＢＣＬＫの第１ライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化され、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５３】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど基準クロック信号ＲＥＦＣＬＫをさらに遅延して出力するようになる。
【００５４】
上述のように、本発明の位相検出器１００は、フィードバッククロック信号ＦＢＣＬＫが基準クロック信号ＲＥＦＣＬＫより先立つ時に、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫの位相関係により前記位相差検出信号ＵＰ，ＤＯＷＮを発生する。したがって、図１０及び図１１で明らかなように、本発明の位相検出器１００はマスタリセット信号ＲＥＳＥＴＢがどのような時点で活性されても、正しく動作する。
【００５５】
次に、図１２は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００５６】
図９及び図１２を参照すると、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）であれば、前記インバータ１４４から出力される信号はハイレベルである。前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる間、前記フィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記基準クロック信号ＲＥＦＣＬＫはハイレベルである。だから、前記Ｄフリップフロップ１４１から出力される信号Ａ１はハイレベルであり、インバータ１４２から出力される信号はローレベルになる。したがって、前記ＮＡＮＤゲート１４３から出力される第１初期状態設定信号ＩＮＴＬ１はハイレベル、そして前記ＮＡＮＤゲート１４５から出力される第２初期状態設定信号ＩＮＴＬ２はローレベルになる。だから、前記ＮＡＮＤゲート１３３を通じて出力される信号Ａ３は前記ＮＡＮＤゲート１３２の出力信号と関係なしに、ハイレベルになり、前記Ｄフリップフロップ１２０はリセットされる。そして、Ｄフリップフロップ１２０から出力される位相差検出信号ＤＯＷＮがローレベルになることによって、前記ＮＡＮＤゲート１３２から出力される信号はハイレベルになり、前記ＮＡＮＤゲート１３１はローレベルの信号を出力する。このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れ、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰはハイレベルに設定され、位相差検出信号ＤＯＷＮはローレベルに設定される。
【００５７】
続いて、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ハイレベル及びローレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３３から出力される信号Ａ３はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３１から出力される信号Ａ２はローレベルを維持する。これはＤフリップフロップ１１０，１２０が非リセット状態に動作するようにする。
【００５８】
初期に、前記位相差検出信号ＵＰはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化されてから、最初に接する基準クロック信号ＲＥＦＣＬＫのライジングエッジで、前記位相差検出信号ＵＰはハイレベルに維持される。次に、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化される。そして、前記位相差検出信号ＵＰ，ＤＯＷＮが全部ハイレベルであれば、前記ＮＡＮＤゲート１３２から出力される信号はローレベルになる。だから、ＮＡＮＤゲート１３１はハイレベルの信号Ａ２を出力し、ＮＡＮＤゲート１３２はハイレベルの信号Ａ３を出力する。したがって、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに変換される。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後に、基準クロック信号ＲＥＦＣＬＫの第２ライジングエッジで、前記位相差検出信号ＵＰはハイレベルに活性化され、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５９】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど遅延時間を短縮する。
【００６０】
図１３は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化された後から、フィードバッククロック信号ＦＢＣＬが活性化される前に前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００６１】
図９及び図１３を参照すると、先の図１２を参照して説明したように、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）である間、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３は各々ローレベルとハイレベルに設定される。したがって、前記Ｄフリップフロップ１２０はリセットされ、ローレベルの位相差検出信号ＤＯＷＮを出力し、前記Ｄフリップフロップ１１０は基準クロック信号ＲＥＦＣＬＫに同期してハイレベルの位相差検出信号ＵＰを出力する。
【００６２】
前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ハイレベル及びローレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はローレベルを維持し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルに変化する。それによって、前記Ｄフリップフロップ１１０，１２０は全部非リセット状態で動作する。
【００６３】
初期に、前記位相差検出信号ＵＰがハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、位相差検出信号ＵＰはハイレベルを維持する。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、フィードバッククロック信号ＦＢＣＬＫの第１ライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化される。すると、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００６４】
続いて、基準クロック信号ＲＥＦＣＬＫのライジングエッジで、前記位相差検出信号ＵＰはハイレベルに活性化され、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記位相差検出信号ＤＯＷＮがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００６５】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど遅延時間を短縮させる。
【００６６】
上述のように、本発明の位相検出器１００は、基準クロック信号ＲＥＦＣＬＫがフィードバッククロック信号ＦＢＣＬＫより先立つ時に、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫの位相関係に従って前記位相差検出信号ＵＰ，ＤＯＷＮを予め設定することによって、マスタリセット信号ＲＥＳＥＴＢが基準クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周期のうちどのような時点で活性化されても、正しく動作する。
【００６７】
図１４は本発明の他の実施形態による位相検出器の回路構成を示す図である。図１４を参照すると、前記位相検出器２００はＤフリップフロップ２１０，２２０とリセット制御ロジック２３０と初期状態設定ロジック２４０とを含む。前記Ｄフリップフロップ２１０，２２０とリセット制御ロジック２３０は図９に示したＤフリップフロップ１１０，１２０及びリセット制御ロジック１３０と同一の回路構成を有し、同一に動作する。初期状態設定ロジック２４０は図９に示した初期状態設定ロジック１４０と同一にＤフリップフロップ２４１、ＮＡＮＤゲート２４３，２４５、及びインバータ２４２，２４４を含む。しかし、初期状態設定ロジック１４０と異なり、フィードバッククロック信号ＦＢＣＬＫがＤフリップフロップ２４１の入力端子Ｄに印加され、基準クロック信号ＲＥＦＣＬＫがＤフリップフロップ２４１のクロック端子ＣＫに印加される。また、ＮＡＮＤゲート２４３から出力される信号は第２初期状態設定信号ＩＮＴＬ２として、ＮＡＮＤゲート２３３の入力に提供され、ＮＡＮＤゲート２４５から出力される信号は第１初期状態設定信号ＩＮＴＬ１として、ＮＡＮＤゲート２３１の入力に提供される。重複される説明を避けるために、図９に示した位相検出器１００と同一に動作する回路構成に対する詳細な説明は省略する。
【００６８】
図１４を参照すると、フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ時に、Ｄフリップフロップ２４１から出力される信号Ａ１はハイレベルになる。だから、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４３から出力される第２初期状態設定信号ＩＮＴＬ２はハイレベルであり、ＮＡＮＤゲート２４５から出力される第１初期状態設定信号ＩＮＴＬ１はローレベルである。したがって、ＮＡＮＤゲート２３１から出力される信号Ａ２はハイレベルになり、Ｄフリップフロップ２１０がリセットされ、位相差検出信号ＵＰはローレベルに設定される。そして、前記位相差検出信号ＵＰがローレベルに設定されることによって、ＮＡＮＤゲート２３２から出力される信号はハイレベルになり、ＮＡＮＤゲート２３３から出力される信号Ａ３はローレベルになる。したがって、Ｄフリップフロップ２２０はフィードバッククロック信号ＦＢＣＬＫに同期したハイレベルの位相差検出信号ＤＯＷＮを出力する。
【００６９】
すなわち、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＦＥＦＣＬＫより先立つ時に、マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰ，ＤＯＷＮは各々ロー及びハイレベルに設定される。したがって、前記マスタリセット信号ＲＥＳＥＴＢがどのような時点で、ハイレベルに活性化されても、前記位相検出器２００は正しく動作する。
【００７０】
一方、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる時に、Ｄフリップフロップ２４１から出力される信号Ａ１はローレベルになる。だから、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４３から出力される信号ＩＮＴＬ２はローレベルであり、前記ＮＡＮＤゲート２４５から出力される信号ＩＮＴＬ１はハイレベルである。したがって、ＮＡＮＤゲート２３３から出力される信号Ａ３はハイレベルになり、Ｄフリップフロップ２２０がリセットされ、位相差検出信号ＤＯＷＮはローレベルに設定される。そして、位相差検出信号ＤＯＷＮがローレベルに設定されることによって、ＮＡＮＤゲート２３２から出力される信号はハイレベルになり、ＮＡＮＤゲート２３１はローレベルの信号Ａ２を出力する。したがって、Ｄフリップフロップ２１０は基準クロック信号ＲＥＦＣＬＫに同期したハイレベルの位相差検出信号ＵＰを出力する。
【００７１】
したがって、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる時に、マスタリセット信号ＲＥＳＥＴＢが非活性状態である間、前記位相差検出信号ＵＰ，ＤＯＷＮは各々ハイ及びローレベルに設定される。したがって、前記マスタリセット信号ＲＥＳＥＴＢがどのような時点で、ハイレベルに活性化されても、前記位相検出器２００は正しく動作する。
【００７２】
例示的な望ましい実施形態を用いて本発明を説明したが、本発明の範囲は、開示された実施形態に限定されない。むしろ、本発明の範囲には、多様な変形例及びそれと類似な構成を全部含む。したがって、特許請求の範囲はそのような変形例及びそれと類似な構成を全部含むものと広く解釈すべきである。
【００７３】
【発明の効果】
以上のように、本発明による位相検出器及び位相差補償方法は、マスタリセット信号が活性化される前に、基準クロック信号とフィードバッククロック信号との位相関係に従って位相差検出信号各々の状態を予め設定する（そのために、独立的であり、分離されたリセット信号がフリップフロップ１１０，１２０またはフリップフロップ２１０，２２０に提供される）。だから、マスタリセット信号がいつ活性化されても、位相検出器は正確に動作でき、その結果、正確な位相固定動作を実行できる。
【図面の簡単な説明】
【図１】一般的な遅延固定ループを示す図。
【図２】図１に示した位相検出器の従来の技術による回路構成を示す図。
【図３】図１に示したＤＬＬが安定した状態で動作している間の、図２に示した位相検出器の動作状態を示すタイミング図。
【図４】図１に示したＤＬＬが安定した状態で動作している間の、図２に示した位相検出器の動作状態を示すタイミング図。
【図５】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図６】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図７】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図８】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図９】本発明の望ましい実施形態による位相検出器の構成を示す図。
【図１０】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１１】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１２】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１３】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１４】本発明の他の実施形態による位相検出器の回路構成を示す図。
【符号の説明】
１００，２００ 位相検出器
１１０，１２０，２１０，２２０ Ｄフリップフロップ
１３０，２３０ リセット制御ロジック
１３１〜１３３，２３１〜２３３ ＮＡＮＤゲート
１４０，２４０ 初期状態設定ロジック
１４１，２４１ Ｄフリップフロップ
１４２，１４４，２４２，２４４ インバータ
１４３，１４５，２４３，２４５ ＮＡＮＤゲート
【発明の属する技術分野】
本発明は入力基準クロック信号を予め設定された時間ほど遅延させる遅延固定ループに備えられる位相検出器に関するものであり、さらに具体的には、遅延固定ループの動作がどのような時点に開始されても常に正確に動作する位相検出器及び位相差補償方法に関するものである。
【０００２】
【従来の技術】
最近、高性能のコンピュータと通信システムでの正確なタイミングの要求が増大されることによって、遅延固定ループ（Ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ：以下ＤＬＬと言う）はデジタルシステム（例えば、コンピュータマザーボード、高性能マルチメディアボード、半導体メモリ装置など）でも広く用いられる。特に、ＤＤＲ ＤＲＡＭのような半導体メモリ装置では、入力基準クロック信号と内部クロック信号の位相を一致させるためにＤＬＬを用いている。
【０００３】
図１は一般的なＤＬＬを示す図である。図１を参照すると、ＤＬＬ１は電圧制御遅延ライン（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｄｅｌａｙ ｌｉｎｅ：以下ＶＣＤＬと言う）１０と位相検出器（ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）２０、チャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）３０、フィルタとして動作するキャパシタＣ１、及び必要ならば使用される遅延ユニット４０を含む。以下、遅延ユニット４０はＤＬＬ１に含まれることと仮定する。
【０００４】
位相検出器２０は入力基準クロック信号ＲＥＦＣＬＫと前記遅延ユニット４０から出力されるフィードバッククロック信号ＦＢＣＬＫとの間の位相の差を測定し、位相差の検出信号ＵＰ，ＤＯＷＮを出力する。チャージポンプ３０は前記位相検出器２０からの位相差検出信号ＵＰ，ＤＯＷＮに応答して出力電流Ｉｃの量を調節する。キャパシタＣ１は前記チャージポンプ３０から出力される電流Ｉｃをローパス（ｌｏｗ ｐａｓｓ）フィルタリングして制御電圧Ｖｃを前記ＶＣＤＬ１０に提供する。ＶＣＤＬ１０は制御電圧Ｖｃに対応する時間の量ほど基準クロック信号ＲＥＦＣＬＫを遅延させてクロック信号ＯＵＴＣＬＫを出力する。遅延ユニット４０は前記ＶＣＤＬ１０から出力されるクロック信号ＯＵＴＣＬＫと前記基準クロック信号ＲＥＦＣＬＫとの間に必要とする位相差を任意に提供し、前記ＶＣＤＬ１０から出力されるクロック信号ＯＵＴＣＬＫを所定の時間遅延させて出力する。
【０００５】
上述のように構成されるＤＬＬ１はマスタリセット信号ＲＥＳＥＴＢが活性化すると、次のように動作する。先ず、前記位相検出器２０は入力基準クロック信号ＲＥＦＣＬＫと前記遅延ユニット４０から出力されるフィードバッククロック信号ＦＢＣＬＫとの間の位相差を検出する。検出の結果、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫの位相よりオ遅れると（または、前記基準クロック信号ＲＥＦＣＬＫの位相が前記フィードバッククロック信号ＦＢＣＬＫの位相より先立つと）、前記位相差検出信号ＵＰが活性化される。すると、前記チャージポンプ３０は前記位相差検出信号ＵＰに対応する出力電流Ｉｃを発生し、これはＶＣＤＬ１０の遅延時間を短縮させる。一方、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫの位相より先立つと（または、前記基準クロック信号ＲＥＦＣＬＫの位相が前記フィードバッククロック信号ＦＢＣＬＫの位相より遅れると）、前記位相差検出信号ＤＯＷＮが活性化される。すると、前記チャージポンプ３０は前記位相差検出信号ＤＯＷＮに対応する出力電流Ｉｃを発生し、これはＶＣＤＬ１０の遅延時間を増加させる。これらの結果、ＤＬＬ１は基準クロック信号ＲＥＦＣＬＫを所望する時間ほど遅延させて出力クロック信号ＯＵＴＣＬＫを出力できるようになる。
【０００６】
図２は図１に示した位相検出器２０の従来の技術による回路構成を示す図である。図２を参照すると、前記位相検出器２０は二つのＤフリップフロップ２１，２２とリセット制御回路２３とを含む。
【０００７】
Ｄフリップフロップ２１は電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＵＰを出力する出力端子Ｑ、基準クロック信号ＲＥＦＣＬＫを受け取るクロック端子ＣＫ、そして前記リセット制御回路２３から出力される制御信号Ａ０を受け取るリセット端子ＲＳＴを含む。
【０００８】
Ｄフリップフロップ２２は前記電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＤＯＷＮを出力する出力端子Ｑ、フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御回路２３から出力される制御信号Ａ０を受け取るリセット端子ＲＳＴを含む。
【０００９】
前記リセット制御回路２３は前記位相差検出信号ＵＰ，ＤＯＷＮを受け取ってＮＡＮＤ演算を実行するＮＡＮＤゲート２５とこのＮＡＮＤゲート２５の出力信号と外部から入力されるマスタリセット信号ＲＥＳＥＴＢとを受け取ってＮＡＮＤ演算を実行するＮＡＮＤゲート２４とで構成される。
【００１０】
上述のように構成される従来の位相検出器２０の動作を添付した図３乃至図８に図示したタイミング図を参照して説明する。
【００１１】
図３及び図４は図１に示したＤＬＬ１が安定した状態で動作している間の、図２に示した位相検出器２０の動作状態を示すタイミング図である。特に、図３は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より先立つ時に、前記位相検出器２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの状態を示すタイミング図である。
【００１２】
図２及び図３を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルである状態で、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より先立つ場合に、前記位相差検出信号ＤＯＷＮが前記フィードバッククロック信号ＦＢＣＬＫに同期して先ず活性化される。次に、位相差検出信号ＵＰが前記基準クロック信号ＲＥＦＣＬＫに同期して活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内の前記ＮＡＮＤゲート２５はローレベルの信号を出力し、それに従って、ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。したがって、前記Ｄフリップフロップ２１，２２は全部リセットされ、前記位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルになる。このように、位相検出器２０から出力される前記位相差検出信号ＵＰ，ＤＯＷＮは同時に活性化される区間が存在する。しかし、位相差検出信号ＤＯＷＮが活性化される区間が位相差検出信号ＵＰの活性化区間に比べて長いので、チャージポンプ３０は前記ＶＣＤＬ１０の遅延時間が二つの信号ＵＰ，ＤＯＷＮの差に対応する時間ほど増加するように出力電流Ｉｃを提供する。
【００１３】
図４は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より遅れる時に、前記位相検出器２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの状態を示すタイミング図である。図２及び図４を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルである状態で、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫの位相より遅れる場合に、前記位相差検出信号ＵＰが前記基準クロック信号ＲＥＣＬＫに同期して先ず活性化される。次に、位相差検出信号ＤＯＷＮが前記フィードバッククロック信号ＦＢＣＬＫに同期して活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内の前記ＮＡＮＤゲート２５はローレベルの信号を出力する。それに従って、ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。ハイレベルの信号Ａ０に応答して前記Ｄフリップフロップ２１，２２が全部リセットされることによって、前記位相差検出信号ＵＰ，ＤＯＷＮは前記ローレベルになる。このように、位相検出器２０から出力される前記位相差検出信号ＵＰ，ＤＯＷＮは同時に活性化される区間が存在する。しかし、位相差検出信号ＵＰが活性化される区間が位相差検出信号ＤＯＷＮの活性化区間に比べて長いので、チャージポンプ３０は前記ＶＣＤＬ１０の遅延時間が二つの信号ＵＰ，ＤＯＷＮの差に対応する時間ほど短縮されるように、出力電流Ｉｃを提供する。
【００１４】
図に示していないが、前記フィードバッククロック信号ＦＢＣＬＫと前記基準クロック信号ＲＥＦＣＬＫの位相が完全に一致すれば、前記位相差検出信号ＵＰ，ＤＯＷＮが活性化される区間が同一になるので、ＶＣＤＬ１０の遅延時間は調節されない。
【００１５】
このように、前記位相検出器２０は前記ＶＣＤＬ１０の遅延時間を増加または減少もしくは、そのままに維持させるための位相差検出信号ＤＯＷＮ，ＵＰを出力するので、三状態位相検出器（ｔｈｒｅｅ−ｓｔａｔｅ ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）と呼ばれる。
【００１６】
図５乃至図８は図１に示したＤＬＬ１が非動作状態から動作状態に変化する時（または、初期化される時）の、図２に示した位相検出器２０の動作状態を示すタイミング図である。
【００１７】
先ず、図５は前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記フィードバッククロック信号ＦＢＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器２０から出力される信号のタイミング図である。
【００１８】
図５を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間（すなわち、前記ＤＬＬ１が非動作状態である間）、前記リセット制御回路２３内のＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになり、前記Ｄフリップフロップ２１，２２から出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに維持される。前記マスタリセット信号ＲＥＳＥＴＢがローレベルからハイレベルに変化すれば（すなわち、ＤＬＬ１が動作状態に変化すれば）、前記リセット制御回路２３内のＮＡＮＤゲート２４がローレベルの信号Ａ０を出力するので、前記Ｄフリップフロップ２１，２２は各々フィードバッククロック信号ＦＢＣＬＫと基準クロック信号ＲＥＦＣＬＫに同期化される。
【００１９】
図５に示したように、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに遷移された以後に、前記フィードバッククロック信号ＦＢＣＬＫが前記基準クロック信号ＲＥＦＣＬＫより先に先ずハイレベルに遷移するので、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮがハイレベルに活性化される。次に、前記基準クロック信号ＲＥＦＣＬＫがハイレベルに遷移する時に、前記Ｄフリップフロップ２１から出力される前記位相差検出信号ＵＰがハイレベルに活性化される。位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記リセット制御回路２３内のＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。
【００２０】
図７はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器２０で用いられる信号のタイミング図である。
【００２１】
図７を参照すると、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルであるので、前記Ｄフリップフロップ２１，２２から出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに維持される。前記マスタリセット信号ＲＥＳＥＴＢがローレベルからハイレベルに遷移すれば、前記ＮＡＮＤゲート２４から出力される信号はハイレベルからローレベルに遷移する。前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに遷移した後に、前記基準クロック信号ＲＥＦＣＬＫがフィードバッククロック信号ＦＢＣＬＫより先に先ずハイレベルに遷移するので、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが先ずハイレベルに活性化される。次に、前記フィードバッククロック信号ＦＢＣＬＫが活性化されれば、位相差検出信号ＤＯＷＮが活性化される。二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されれば、前記ＮＡＮＤゲート２４から出力される信号Ａ０はハイレベルになる。
【００２２】
【発明が解決しようとする課題】
上述のように、マスタリセット信号ＲＥＳＥＴＢが活性化される時点が、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫのうち位相が先立つクロック信号が活性化される以前であれば、前記位相検出器２０は正常に動作する。しかし、マスタリセット信号ＲＥＳＥＴＢが、位相が先立つ信号の活性化時点と位相が遅れるクロック信号の活性化時点との間にイネーブルされれば、位相検出器２０は下記のように誤動作し、その結果、出力は間違う値になる。
【００２３】
図６はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢが活性化される時に、図２に示した従来の位相検出器２０が誤動作する場合を示すためのタイミング図である。図２及び図６を参照すると、フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢが前記二つのクロック信号ＦＢＣＬＫ，ＲＥＦＣＬＫ各々の上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅｓ）の間に活性化されれば、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが前記基準クロック信号ＲＥＦＣＬＫに同期して活性化される。次に、前記フィードバッククロック信号ＦＢＣＬＫが活性化される時に、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮが活性化される。
【００２４】
このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合には、前記位相差検出信号ＤＯＷＮが先ず活性化されなければならないにもかかわらず、従来の位相検出器２０では、位相差検出信号ＵＰが先ず活性化され、位相検出器２０は遅延時間を増加させるに代えて減少させる誤動作を実行するようになる。
【００２５】
図８は図２に示した位相検出器２０が誤動作する場合を示すためのタイミング図である。フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化された後から前記フィードバッククロック信号ＦＢＣＬＫが活性化される前の間に前記マスタリセット信号ＲＥＳＥＴＢが活性化されれば、前記Ｄフリップフロップ２２から出力される位相差検出信号ＤＯＷＮは前記フィードバッククロック信号ＦＢＣＬＫに同期して活性化される。次に、前記基準クロック信号ＲＥＦＣＬＫが活性化される時に、前記Ｄフリップフロップ２１から出力される位相差検出信号ＵＰが活性化される。
【００２６】
このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる場合には、前記位相差検出信号ＵＰが先ず活性化されなければならないにもかかわらず、従来の位相検出器２０では、位相差検出信号ＤＯＷＮが先ず活性化され、ＤＬＬ１は誤動作を実行する。図２に示した従来の位相検出器２０で、位相差検出信号ＤＯＷＮが先ず活性化されれば、位相検出器２０は遅延時間を減少させるに代えて増加させる誤動作を実行する。
【００２７】
本発明は上述のような問題点を解決するためになされたもので、その目的は、マスタリセット信号が活性化される前に、基準クロック信号とフィードバッククロック信号との位相関係に従って位相差検出信号の各々の状態を予め設定する（延いては遅延固定ループの動作を初期化する）ことにより、マスタリセット信号がいつ活性化されても（すなわち、遅延固定ループがどのような時点で動作しても）常に正確に動作する位相検出器及び位相差補償方法を提供することにある。
【００２８】
【課題を解決するための手段】
本発明の特徴によると、本発明の位相検出器は、第１クロック信号と第２クロック信号との間の位相差を補償するための遅延固定ループ用の位相検出器において、第１フリップフロップ、第２フリップフロップおよびリセット回路を含む。前記第１フリップフロップは、第１リセット信号によりリセットされ、前記第１クロック信号を受け取り、第１出力信号を発生する。第２フリップフロップは、第２リセット信号によりリセットされ、前記第２クロック信号を受け取り、第２出力信号を発生する。リセット回路は、前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号は分離されたロジックパスにより前記第１、第２フリップフロップに提供される。
【００２９】
好ましい形態において、前記第１及び第２初期化信号は初期化過程の間に供給される。前記第１クロック信号は基準クロック信号であり、前記第２クロック信号はフィードバッククロック信号である。前記第１出力信号は、前記遅延固定ループで前記第１クロック信号の遅延を減少させるための第１位相差検出信号であり、前記第２出力信号は前記遅延固定ループで前記第１クロック信号の遅延を増加させるための第２位相差検出信号である。
【００３０】
さらに好ましい形態において、前記リセット回路は第１ないし第３論理回路を含む。第１論理回路は、第１中間信号を提供するために前記第１及び第２出力信号を論理演算する。第２論理回路は前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号とを論理演算する。第３論理回路は、前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号とを論理演算する。
【００３１】
さらに好ましい形態において、前記位相検出器は、前記第１及び第２初期化信号を発生する初期化回路をさらに含む。初期化回路は、第３フリップフロップ、第４および第５論理回路を含む。第３フリップフロップは前記第１及び第２クロック信号を受け取り、第２中間信号を発生する。第４論理回路は前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する。第５論理回路は前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する。
【００３２】
さらに好ましい形態において、前記第１、第２及び第３フリップフロップはＤフリップフロップである。前記第１クロック信号は前記第３Ｄフリップフロップの入力端子に連結されることができ、前記第２クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることができる。他の方式として、前記第２クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第１クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることができる。前記第１クロック信号は前記第１Ｄフリップフロップのクロック端子に連結されることができ、前記第２クロック信号は前記第２Ｄフリップフロップのクロック端子に連結されることができる。前記第１及び第２Ｄフリップフロップの入力端子は２進数１で表現される電源ソースに各々連結される。
【００３３】
本発明の特徴によると、本発明の位相差補償方法は、第１クロック信号と第２クロック信号との間の位相差を補償するための方法において、第１ないし第３段階を含む。第１段階は、第１リセット信号によりリセットされる第１フリップフロップで前記第１クロック信号を受け取り、第１出力信号を発生する。第２段階は、第２リセット信号によりリセットされる第２フリップフロップで前記第２クロック信号を受け取り、第２出力信号を発生する。第３段階は、リセット回路で、前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号を分離されたロジックパスにより前記第１、第２フリップフロップに提供する。
【００３４】
好ましい形態において、前記第１及び第２リセット信号を発生する段階は、第１中間信号を提供するために前記第１及び第２出力信号を論理演算する段階と、前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号とを論理演算する段階と、前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号とを論理演算する段階とを含む。
【００３５】
さらに好ましい形態において、前記位相差補償方法は、第１及び第２初期化信号を発生する段階をさらに含む。第１及び第２初期化信号を発生する段階は、第３フリップフロップで前記第１及び第２クロック信号を受け取り、第２中間信号を発生する段階と、前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する段階と、前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する段階とを含む。
【００３６】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００３７】
図９は本発明の望ましい実施形態による位相検出器の構成を示す図である。図９を参照すると、前記位相検出器１００は位相差検出信号ＵＰ，ＤＯＷＮを各々出力するＤフリップフロップ１１０，１２０、このＤフリップフロップ１１０，１２０のリセットを制御するための信号として、互いに独立的であり、分離されたリセット信号Ａ２，Ａ３を出力するリセット制御ロジック１３０、及び前記Ｄフリップフロップ１１０，１２０から出力される位相差検出信号ＵＰ，ＤＯＷＮの初期状態を設定するための初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する初期状態設定ロジック１４０を含む。特に、前記リセット制御ロジック１３０はＮＡＮＤゲート１３１，１３２，１３３で構成され、前記初期状態設定ロジック１４０はＤフリップフロップ１４１とＮＡＮＤゲート１４３，１４５とインバータ１４２，１４４とを含む。
【００３８】
各Ｄフリップフロップ１１０，１２０は図２に示した従来の位相検出器２０に備えられるＤフリップフロップ２１，２２と同一の構成を各々有する。すなわち、前記Ｄフリップフロップ１１０は電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＵＰを出力する出力端子Ｑ、前記基準クロック信号ＲＥＦＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御ロジック１３０から出力される信号Ａ２を受け取るリセット端子ＲＳＴを含む。
【００３９】
Ｄフリップフロップ１２０は前記電源電圧ＶＣＣと連結された入力端子Ｄ、位相差検出信号ＤＯＷＮを出力する出力端子Ｑ、フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫ、及び前記リセット制御ロジック１３０から出力される信号Ａ３を受け取るリセット端子ＲＳＴを含む。
【００４０】
Ｄフリップフロップ１４１は前記基準クロック信号ＲＥＦＣＬＫを受け取る入力端子Ｄ、出力端子Ｑ、及び前記フィードバッククロック信号ＦＢＣＬＫを受け取るクロック端子ＣＫを含む。このＤフリップフロップ１４１の出力端子Ｑから出力される信号Ａ１はインバータ１４２を通じて反転される。図１のＤＬＬ１をリセットさせるために外部から提供されるマスタリセット信号ＲＥＳＥＴＢはインバータ１４４を通じて反転される。ＮＡＮＤゲート１４３は前記インバータ１４２，１４４から出力される信号を受け取ってＮＡＮＤ演算を実行して第１初期状態設定信号ＩＮＴＬ１を出力する。ＮＡＮＤゲート１４５は前記Ｄフリップフロップ１４１の出力端子Ｑから出力される信号Ａ１と前記インバータ１４４から出力される信号を受け取り、ＮＡＮＤ演算を実行して第２初期状態設定信号ＩＮＴＬ２を出力する。
【００４１】
ＮＡＮＤゲート１３２は前記Ｄフリップフロップ１１０，１２０から出力される位相差検出信号ＵＰ，ＤＯＷＮを受け取ってＮＡＮＤ演算を実行する。ＮＡＮＤゲート１３１は前記ＮＡＮＤゲート１３２，１４３から出力される信号を受け取ってＮＡＮＤ演算を実行し、信号Ａ２を出力する。ＮＡＮＤゲート１３３は前記ＮＡＮＤゲート１３２，１４５から出力される信号を受け取ってＮＡＮＤ演算を実行して信号Ａ３を出力する。前記ＮＡＮＤゲート１３１から出力される信号Ａ２は前記Ｄフリップフロップ１１０のリセット端子ＲＳＴに印加され、前記ＮＡＮＤゲート１３３から出力される信号Ａ３は前記Ｄフリップフロップ１２０のリセット端子ＲＳＴに印加される。上述のように構成される本発明の一実施形態による位相検出器１００の動作を添付した図１０乃至図１３を参照して詳細に説明する。
【００４２】
図１０乃至図１３は図９に示した本発明の一実施形態による位相検出器１００で用いられる信号の状態を示すためのタイミング図である。先ず、図１０は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ時に、前記フィードバッククロック信号ＦＢＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００４３】
図９及び図１０を参照すると、前記マスタリセット信号ＲＥＳＥＴＢが非活性化状態（すなわち、ローレベルまたは論理‘０’）であれば、前記インバータ１４４から出力される信号はハイレベル（論理‘１’）である。前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ時に、前記フィードバッククロック信号ＦＢＣＬのライジングエッジで、前記基準クロック信号ＲＥＦＣＬＫがローレベルであるので、前記Ｄフリップフロップ１４１から出力される信号Ａ１はローレベルであり、インバータ１４２から出力される信号はハイレベルになる。前記インバータ１４２，１４４から出力される信号が各々ハイレベルであるので、前記ＮＡＮＤゲート１４３はローレベルの第１初期状態設定信号ＩＮＴＬ１を出力する。したがって、前記ＮＡＮＤゲート１３１を通じて出力される信号Ａ２は前記ＮＡＮＤゲート１３２の出力信号と関係なしに、ハイレベルになる。だから、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立ち、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記Ｄフリップフロップ１１０はローレベルの位相差検出信号ＵＰを出力する。
【００４４】
一方、ＮＡＮＤゲート１４５は前記Ｄフリップフロップ１４１から出力されるローレベルの信号Ａ１とインバータ１４４から出力されるハイレベルの信号を受け取り、ハイレベルの第２初期状態設定信号ＩＮＴＬ２を出力する。上述した動作によって前記位相差検出信号ＵＰがローレベルであるので、ＮＡＮＤゲート１３２はハイレベルの信号を出力する。このＮＡＮＤゲート１３２から出力される信号とＮＡＮＤゲート１４５から出力される信号ＩＮＴＬ２が全部ハイレベルであるので、ＮＡＮＤゲート１３３はローレベルの信号Ａ３を出力する。だから、Ｄフリップフロップ１２０は前記フィードバッククロック信号ＦＢＣＬＫに同期してハイレベルの位相差検出信号ＤＯＷＮを出力する。このように、本発明の位相検出器１００はフィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰ，ＤＯＷＮを各々ローレベルとハイレベルに設定する。
【００４５】
続いて、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ローレベル及びハイレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルを維持する。それによって、前記Ｄフリップフロップ１１０，１２０は全部動作する。
【００４６】
初期に、前記位相差検出信号ＤＯＷＮはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化されてから、最初に接するフィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに維持される。次に、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰはハイレベルに活性化される。そして、位相差検出信号ＵＰ，ＤＯＷＮが全部ハイレベルであれば、前記ＮＡＮＤゲート１３２から出力される信号はローレベルになり、前記ＮＡＮＤゲート１３１，１３３は各々ハイレベルの信号Ａ２，Ａ３を出力する。したがって、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに変換される。前記マスタリセット信号ＲＥＳＥＴＢが活性化されでから、二番目に接するフィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記位相差検出信号ＤＯＷＮはハイレベルに活性化され、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになる。それにより、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００４７】
その結果、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど基準クロック信号ＲＥＦＣＬＫをさらに遅延させて出力するようになる。
【００４８】
図１１は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより先立つ場合において、前記フィードバッククロック信号ＦＢＣＬＫが活性化された後から、基準クロック信号ＲＥＦＣＬＫが活性化される前に前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００４９】
図９及び図１１を参照すると、図１０を参照して説明したように、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）である間、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３は各々ハイ及びローレベルに設定される。したがって、前記Ｄフリップフロップ１１０はリセットされ、ローレベルの位相差検出信号ＵＰを出力し、前記Ｄフリップフロップ１２０はフィードバッククロック信号ＦＢＣＬＫに同期してハイレベルの位相差検出信号ＤＯＷＮを出力する。
【００５０】
前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになる。それによって、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ローレベル及びハイレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルを維持する。それによって、前記Ｄフリップフロップ１１０，１２０は非リセット状態（ｎｏｎ−ｒｅｓｅｔ ｓｔａｔｅ）で動作する。
【００５１】
初期に、前記位相差検出信号ＤＯＷＮはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、位相差検出信号ＤＯＷＮはハイレベルを維持する。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、基準クロック信号ＲＥＦＣＬＫの第１ライジングエッジで前記位相差検出信号ＵＰはハイレベルに活性化される。すると、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５２】
前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後に、フィードバッククロック信号ＦＢＣＬＫの第１ライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化され、基準クロック信号ＲＥＦＣＬＫのライジングエッジで前記位相差検出信号ＵＰがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５３】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど基準クロック信号ＲＥＦＣＬＫをさらに遅延して出力するようになる。
【００５４】
上述のように、本発明の位相検出器１００は、フィードバッククロック信号ＦＢＣＬＫが基準クロック信号ＲＥＦＣＬＫより先立つ時に、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫの位相関係により前記位相差検出信号ＵＰ，ＤＯＷＮを発生する。したがって、図１０及び図１１で明らかなように、本発明の位相検出器１００はマスタリセット信号ＲＥＳＥＴＢがどのような時点で活性されても、正しく動作する。
【００５５】
次に、図１２は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化される前に、前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００５６】
図９及び図１２を参照すると、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）であれば、前記インバータ１４４から出力される信号はハイレベルである。前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる間、前記フィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記基準クロック信号ＲＥＦＣＬＫはハイレベルである。だから、前記Ｄフリップフロップ１４１から出力される信号Ａ１はハイレベルであり、インバータ１４２から出力される信号はローレベルになる。したがって、前記ＮＡＮＤゲート１４３から出力される第１初期状態設定信号ＩＮＴＬ１はハイレベル、そして前記ＮＡＮＤゲート１４５から出力される第２初期状態設定信号ＩＮＴＬ２はローレベルになる。だから、前記ＮＡＮＤゲート１３３を通じて出力される信号Ａ３は前記ＮＡＮＤゲート１３２の出力信号と関係なしに、ハイレベルになり、前記Ｄフリップフロップ１２０はリセットされる。そして、Ｄフリップフロップ１２０から出力される位相差検出信号ＤＯＷＮがローレベルになることによって、前記ＮＡＮＤゲート１３２から出力される信号はハイレベルになり、前記ＮＡＮＤゲート１３１はローレベルの信号を出力する。このように、前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れ、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰはハイレベルに設定され、位相差検出信号ＤＯＷＮはローレベルに設定される。
【００５７】
続いて、前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ハイレベル及びローレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３３から出力される信号Ａ３はハイレベルからローレベルに変化し、ＮＡＮＤゲート１３１から出力される信号Ａ２はローレベルを維持する。これはＤフリップフロップ１１０，１２０が非リセット状態に動作するようにする。
【００５８】
初期に、前記位相差検出信号ＵＰはハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化されてから、最初に接する基準クロック信号ＲＥＦＣＬＫのライジングエッジで、前記位相差検出信号ＵＰはハイレベルに維持される。次に、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化される。そして、前記位相差検出信号ＵＰ，ＤＯＷＮが全部ハイレベルであれば、前記ＮＡＮＤゲート１３２から出力される信号はローレベルになる。だから、ＮＡＮＤゲート１３１はハイレベルの信号Ａ２を出力し、ＮＡＮＤゲート１３２はハイレベルの信号Ａ３を出力する。したがって、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＤＯＷＮ，ＵＰは全部ローレベルに変換される。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後に、基準クロック信号ＲＥＦＣＬＫの第２ライジングエッジで、前記位相差検出信号ＵＰはハイレベルに活性化され、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで前記位相差検出信号ＤＯＷＮがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００５９】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど遅延時間を短縮する。
【００６０】
図１３は前記フィードバッククロック信号ＦＢＣＬＫの位相が前記基準クロック信号ＲＥＦＣＬＫより遅れる場合において、前記基準クロック信号ＲＥＦＣＬＫが活性化された後から、フィードバッククロック信号ＦＢＣＬが活性化される前に前記マスタリセット信号ＲＥＳＥＴＢが活性化される場合の前記位相検出器１００から出力される信号のタイミング図である。
【００６１】
図９及び図１３を参照すると、先の図１２を参照して説明したように、前記マスタリセット信号ＲＥＳＥＴＢが非活性状態（すなわち、ローレベル）である間、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３は各々ローレベルとハイレベルに設定される。したがって、前記Ｄフリップフロップ１２０はリセットされ、ローレベルの位相差検出信号ＤＯＷＮを出力し、前記Ｄフリップフロップ１１０は基準クロック信号ＲＥＦＣＬＫに同期してハイレベルの位相差検出信号ＵＰを出力する。
【００６２】
前記マスタリセット信号ＲＥＳＥＴＢがハイレベルに活性化されれば、前記インバータ１４４の出力はローレベルになり、前記ＮＡＮＤゲート１４３，１４５は各々ハイレベルの第１及び第２初期状態設定信号ＩＮＴＬ１，ＩＮＴＬ２を出力する。それによって、前記ＮＡＮＤゲート１３１，１３３は前記ＮＡＮＤゲート１３２の出力信号に依存して動作する。初期に、前記位相差検出信号ＵＰ，ＤＯＷＮが各々ハイレベル及びローレベルに設定されるので、ＮＡＮＤゲート１３２から出力される信号はハイレベルである。したがって、ＮＡＮＤゲート１３１から出力される信号Ａ２はローレベルを維持し、ＮＡＮＤゲート１３３から出力される信号Ａ３はローレベルに変化する。それによって、前記Ｄフリップフロップ１１０，１２０は全部非リセット状態で動作する。
【００６３】
初期に、前記位相差検出信号ＵＰがハイレベルに設定されているので、前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、位相差検出信号ＵＰはハイレベルを維持する。前記マスタリセット信号ＲＥＳＥＴＢが活性化された以後、フィードバッククロック信号ＦＢＣＬＫの第１ライジングエッジで前記位相差検出信号ＤＯＷＮはハイレベルに活性化される。すると、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０は各々リセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００６４】
続いて、基準クロック信号ＲＥＦＣＬＫのライジングエッジで、前記位相差検出信号ＵＰはハイレベルに活性化され、フィードバッククロック信号ＦＢＣＬＫのライジングエッジで、前記位相差検出信号ＤＯＷＮがハイレベルに活性化される。そして、二つの位相差検出信号ＵＰ，ＤＯＷＮが全部活性化されることによって、前記ＮＡＮＤゲート１３１，１３３から出力される信号Ａ２，Ａ３が全部ハイレベルになり、前記Ｄフリップフロップ１１０，１２０はリセットされ、それらから出力される位相差検出信号ＵＰ，ＤＯＷＮは全部ローレベルに非活性化される。
【００６５】
したがって、前記位相差検出信号ＵＰ，ＤＯＷＮの位相差に対応する制御電圧Ｖｃが図１のＶＣＤＬ１０に印加され、ＶＣＤＬ１０は前記制御電圧Ｖｃに対応する時間ほど遅延時間を短縮させる。
【００６６】
上述のように、本発明の位相検出器１００は、基準クロック信号ＲＥＦＣＬＫがフィードバッククロック信号ＦＢＣＬＫより先立つ時に、二つのクロック信号ＲＥＦＣＬＫ，ＦＢＣＬＫの位相関係に従って前記位相差検出信号ＵＰ，ＤＯＷＮを予め設定することによって、マスタリセット信号ＲＥＳＥＴＢが基準クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫの周期のうちどのような時点で活性化されても、正しく動作する。
【００６７】
図１４は本発明の他の実施形態による位相検出器の回路構成を示す図である。図１４を参照すると、前記位相検出器２００はＤフリップフロップ２１０，２２０とリセット制御ロジック２３０と初期状態設定ロジック２４０とを含む。前記Ｄフリップフロップ２１０，２２０とリセット制御ロジック２３０は図９に示したＤフリップフロップ１１０，１２０及びリセット制御ロジック１３０と同一の回路構成を有し、同一に動作する。初期状態設定ロジック２４０は図９に示した初期状態設定ロジック１４０と同一にＤフリップフロップ２４１、ＮＡＮＤゲート２４３，２４５、及びインバータ２４２，２４４を含む。しかし、初期状態設定ロジック１４０と異なり、フィードバッククロック信号ＦＢＣＬＫがＤフリップフロップ２４１の入力端子Ｄに印加され、基準クロック信号ＲＥＦＣＬＫがＤフリップフロップ２４１のクロック端子ＣＫに印加される。また、ＮＡＮＤゲート２４３から出力される信号は第２初期状態設定信号ＩＮＴＬ２として、ＮＡＮＤゲート２３３の入力に提供され、ＮＡＮＤゲート２４５から出力される信号は第１初期状態設定信号ＩＮＴＬ１として、ＮＡＮＤゲート２３１の入力に提供される。重複される説明を避けるために、図９に示した位相検出器１００と同一に動作する回路構成に対する詳細な説明は省略する。
【００６８】
図１４を参照すると、フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより先立つ時に、Ｄフリップフロップ２４１から出力される信号Ａ１はハイレベルになる。だから、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４３から出力される第２初期状態設定信号ＩＮＴＬ２はハイレベルであり、ＮＡＮＤゲート２４５から出力される第１初期状態設定信号ＩＮＴＬ１はローレベルである。したがって、ＮＡＮＤゲート２３１から出力される信号Ａ２はハイレベルになり、Ｄフリップフロップ２１０がリセットされ、位相差検出信号ＵＰはローレベルに設定される。そして、前記位相差検出信号ＵＰがローレベルに設定されることによって、ＮＡＮＤゲート２３２から出力される信号はハイレベルになり、ＮＡＮＤゲート２３３から出力される信号Ａ３はローレベルになる。したがって、Ｄフリップフロップ２２０はフィードバッククロック信号ＦＢＣＬＫに同期したハイレベルの位相差検出信号ＤＯＷＮを出力する。
【００６９】
すなわち、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＦＥＦＣＬＫより先立つ時に、マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記位相差検出信号ＵＰ，ＤＯＷＮは各々ロー及びハイレベルに設定される。したがって、前記マスタリセット信号ＲＥＳＥＴＢがどのような時点で、ハイレベルに活性化されても、前記位相検出器２００は正しく動作する。
【００７０】
一方、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる時に、Ｄフリップフロップ２４１から出力される信号Ａ１はローレベルになる。だから、前記マスタリセット信号ＲＥＳＥＴＢがローレベルである間、前記ＮＡＮＤゲート２４３から出力される信号ＩＮＴＬ２はローレベルであり、前記ＮＡＮＤゲート２４５から出力される信号ＩＮＴＬ１はハイレベルである。したがって、ＮＡＮＤゲート２３３から出力される信号Ａ３はハイレベルになり、Ｄフリップフロップ２２０がリセットされ、位相差検出信号ＤＯＷＮはローレベルに設定される。そして、位相差検出信号ＤＯＷＮがローレベルに設定されることによって、ＮＡＮＤゲート２３２から出力される信号はハイレベルになり、ＮＡＮＤゲート２３１はローレベルの信号Ａ２を出力する。したがって、Ｄフリップフロップ２１０は基準クロック信号ＲＥＦＣＬＫに同期したハイレベルの位相差検出信号ＵＰを出力する。
【００７１】
したがって、前記フィードバッククロック信号ＦＢＣＬＫの位相が基準クロック信号ＲＥＦＣＬＫより遅れる時に、マスタリセット信号ＲＥＳＥＴＢが非活性状態である間、前記位相差検出信号ＵＰ，ＤＯＷＮは各々ハイ及びローレベルに設定される。したがって、前記マスタリセット信号ＲＥＳＥＴＢがどのような時点で、ハイレベルに活性化されても、前記位相検出器２００は正しく動作する。
【００７２】
例示的な望ましい実施形態を用いて本発明を説明したが、本発明の範囲は、開示された実施形態に限定されない。むしろ、本発明の範囲には、多様な変形例及びそれと類似な構成を全部含む。したがって、特許請求の範囲はそのような変形例及びそれと類似な構成を全部含むものと広く解釈すべきである。
【００７３】
【発明の効果】
以上のように、本発明による位相検出器及び位相差補償方法は、マスタリセット信号が活性化される前に、基準クロック信号とフィードバッククロック信号との位相関係に従って位相差検出信号各々の状態を予め設定する（そのために、独立的であり、分離されたリセット信号がフリップフロップ１１０，１２０またはフリップフロップ２１０，２２０に提供される）。だから、マスタリセット信号がいつ活性化されても、位相検出器は正確に動作でき、その結果、正確な位相固定動作を実行できる。
【図面の簡単な説明】
【図１】一般的な遅延固定ループを示す図。
【図２】図１に示した位相検出器の従来の技術による回路構成を示す図。
【図３】図１に示したＤＬＬが安定した状態で動作している間の、図２に示した位相検出器の動作状態を示すタイミング図。
【図４】図１に示したＤＬＬが安定した状態で動作している間の、図２に示した位相検出器の動作状態を示すタイミング図。
【図５】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図６】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図７】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図８】図１に示したＤＬＬが非動作状態から動作状態に変化する時の、図２に示した位相検出器の動作状態を示すタイミング図。
【図９】本発明の望ましい実施形態による位相検出器の構成を示す図。
【図１０】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１１】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１２】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１３】図９に示した本発明の一実施形態による位相検出器が動作する時の、前記位相検出器の動作状態を示すためのタイミング図。
【図１４】本発明の他の実施形態による位相検出器の回路構成を示す図。
【符号の説明】
１００，２００ 位相検出器
１１０，１２０，２１０，２２０ Ｄフリップフロップ
１３０，２３０ リセット制御ロジック
１３１〜１３３，２３１〜２３３ ＮＡＮＤゲート
１４０，２４０ 初期状態設定ロジック
１４１，２４１ Ｄフリップフロップ
１４２，１４４，２４２，２４４ インバータ
１４３，１４５，２４３，２４５ ＮＡＮＤゲート
Claims (21)
- 第１クロック信号及び第２クロック信号の間の位相差を補償するための遅延固定ループ用の位相検出器において、
第１リセット信号によりリセットされ、前記第１クロック信号を受け取り、第１出力信号を発生する第１フリップフロップと、
第２リセット信号によりリセットされ、前記第２クロック信号を受け取り、第２出力信号を発生する第２フリップフロップと、
前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号は分離されたロジックパスにより前記第１、第２フリップフロップに提供するリセット回路とを含み、
さらに前記第１及び第２初期化信号を発生する初期化回路を備え、
前記初期化回路は、
前記第１及び第２クロック信号を受け取り、第２中間信号を発生する第３フリップフロップと、
前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する第４論理回路と、
前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する第５論理回路とを含むことを特徴とする位相検出器。 - 前記第１及び第２初期化信号は初期化過程の間に供給されることを特徴とする請求項１に記載の位相検出器。
- 前記第１クロック信号は基準クロック信号であり、前記第２クロック信号はフィードバッククロック信号であることを特徴とする請求項１に記載の位相検出器。
- 前記第１出力信号は、前記遅延固定ループで前記第１クロック信号の遅延を減少させるための第１位相差検出信号であり、前記第２出力信号は前記遅延固定ループで前記第１クロック信号の遅延を増加させるための第２位相差検出信号であることを特徴とする請求項１に記載の位相検出器。
- 前記リセット回路は、
第１中間信号を提供するために前記第１及び第２出力信号を論理演算する第１論理回路と、
前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号を論理演算する第２論理回路と、
前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号を論理演算する第３論理回路とを含むことを特徴とする請求項１に記載の位相検出器。 - 前記第３フリップフロップはＤフリップフロップであることを特徴とする請求項１に記載の位相検出器。
- 前記第１クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第２クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることを特徴とする請求項６に記載の位相検出器。
- 前記第２クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第１クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることを特徴とする請求項６に記載の位相検出器。
- 前記第１及び第２フリップフロップはＤフリップフロップであることを特徴とする請求項１に記載の位相検出器。
- 前記第１クロック信号は前記第１Ｄフリップフロップのクロック端子に連結され、前記第２クロック信号は前記第２Ｄフリップフロップのクロック端子に連結され、そして前記第１及び第２Ｄフリップフロップの入力端子は２進数１で表現される電源ソースに各々連結されることを特徴とする請求項９に記載の位相検出器。
- 第１クロック信号及び第２クロック信号の間の位相差を補償するための遅延固定ループ用の位相検出器において、
第１リセット信号によりリセットされ、前記第１クロック信号を受け取り、第１出力信号を発生する第１フリップフロップと、
第２リセット信号によりリセットされ、前記第２クロック信号を受け取り、第２出力信号を発生する第２フリップフロップと、
前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号は分離されたロジックパスにより前記第１、第２フリップフロップに提供するリセット回路とを含み、
前記リセット回路は、
第１中間信号を提供するために前記第１及び第２出力信号を論理演算する第１論理回路と、
前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号を論理演算する第２論理回路と、
前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号を論理演算する第３論理回路とを含み、
さらに前記第１及び第２初期化信号を発生する初期化回路を備え、
前記初期化回路は、
前記第１及び第２クロック信号を受け取り、第２中間信号を発生する第３フリップフロップと、
前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する第４論理回路と、
前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する第５論理回路とを含むことを特徴とする位相検出器。 - 前記第１及び第２初期化信号は初期化課程の間に供給されることを特徴とする請求項１１に記載の位相検出器。
- 前記第１クロック信号は基準クロック信号であり、前記第２クロック信号はフィードバッククロック信号であることを特徴とする請求項１１に記載の位相検出器。
- 前記第１出力信号は、前記遅延固定ループで前記第１クロック信号の遅延を減少させるために用いられる第１位相差検出信号であり、前記第２出力信号は、前記遅延固定ループで前記第１クロック信号の遅延時間を増加させるために用いられる第２位相差検出信号であることを特徴とする請求項１１に記載の位相検出器。
- 前記第３フリップフロップはＤフリップフロップであることを特徴とする請求項１１に記載の位相検出器。
- 前記第１クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第２クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることを特徴とする請求項１５に記載の位相検出器。
- 前記第２クロック信号は前記第３Ｄフリップフロップの入力端子に連結され、前記第１クロック信号は前記第３Ｄフリップフロップのクロック端子に連結されることを特徴とする請求項１５に記載の位相検出器。
- 前記第１及び第２フリップフロップはＤフリップフロップであることを特徴とする請求項１１に記載の位相検出器。
- 前記第１クロック信号は前記第１Ｄフリップフロップのクロック端子に連結され、前記第２クロック信号は前記第２Ｄフリップフロップのクロック端子に連結され、そして前記第１及び第２Ｄフリップフロップの入力端子は２進数１で表現される電源ソースに各々連結されることを特徴とする請求項１８に記載の位相検出器。
- 第１クロック信号と第２クロック信号との間の位相差を補償するための方法において、
第１リセット信号によりリセットされる第１フリップフロップで前記第１クロック信号を受け取り、第１出力信号を発生する段階と、
第２リセット信号によりリセットされる第２フリップフロップで前記第２クロック信号を受け取り、第２出力信号を発生する段階と、
リセット回路で、前記第１及び第２出力信号と第１初期化信号の組み合わせに基づいて前記第１リセット信号を発生するとともに、前記第１及び第２出力信号と第２初期化信号の組み合わせに基づいて前記第２リセット信号を発生し、第１及び第２リセット信号を分離されたロジックパスにより前記第１、第２フリップフロップに提供する段階とを含み、
さらに前記第１及び第２初期化信号を発生する段階を有し、
前記第１及び第２初期化信号を発生する段階は、
第３フリップフロップで前記第１及び第２クロック信号を受け取り、第２中間信号を発生する段階と、
前記第１初期化信号を発生するために前記第２中間信号と外部から供給されたマスタリセット信号とを論理演算する段階と、
前記第２初期化信号を発生するために前記第２中間信号と前記外部から供給されたマスタリセット信号とを論理演算する段階とを含むことを特徴とする第１及び第２クロック信号の間の位相差補償方法。 - 前記第１及び第２リセット信号を発生する段階は、
第１中間信号を提供するために前記第１及び第２出力信号を論理演算する段階と、
前記第１リセット信号を発生するために前記第１中間信号と前記第１初期化信号とを論理演算する段階と、
前記第２リセット信号を発生するために前記第１中間信号と前記第２初期化信号とを論理演算する段階とを含むことを特徴とする請求項２０に記載の位相差補償方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/012831 | 2001-11-13 | ||
| US10/012,831 US6683478B2 (en) | 2001-11-13 | 2001-11-13 | Apparatus for ensuring correct start-up and phase locking of delay locked loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003209464A JP2003209464A (ja) | 2003-07-25 |
| JP3940917B2 true JP3940917B2 (ja) | 2007-07-04 |
Family
ID=21756914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002324274A Expired - Fee Related JP3940917B2 (ja) | 2001-11-13 | 2002-11-07 | 位相検出器及び位相差補償方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6683478B2 (ja) |
| JP (1) | JP3940917B2 (ja) |
| KR (1) | KR100440452B1 (ja) |
| DE (1) | DE10253879B4 (ja) |
| TW (1) | TWI289974B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904859B2 (ja) * | 2001-07-30 | 2007-04-11 | シャープ株式会社 | パワーオンリセット回路およびこれを備えたｉｃカード |
| US6856558B1 (en) | 2002-09-20 | 2005-02-15 | Integrated Device Technology, Inc. | Integrated circuit devices having high precision digital delay lines therein |
| TW586270B (en) * | 2003-04-08 | 2004-05-01 | Realtek Semiconductor Corp | Phase frequency-detecting circuit for phase lock loop |
| TW583837B (en) * | 2003-05-06 | 2004-04-11 | Realtek Semiconductor Corp | Phase frequency detector applied in digital PLL system |
| US7477716B2 (en) * | 2003-06-25 | 2009-01-13 | Mosaid Technologies, Inc. | Start up circuit for delay locked loop |
| US20050052252A1 (en) * | 2003-07-15 | 2005-03-10 | Galibois Joseph F. | Synchronizing unit for redundant system clocks |
| US6998889B2 (en) * | 2003-08-11 | 2006-02-14 | Rambus Inc. | Circuit, apparatus and method for obtaining a lock state value |
| US7046042B1 (en) * | 2003-08-11 | 2006-05-16 | Marvell Semiconductor Israel Ltd. | Phase detector |
| KR100526353B1 (ko) * | 2003-09-02 | 2005-11-08 | 삼성전자주식회사 | 위상 비교 방법 및 이를 수행하기 위한 위상 비교기 |
| US6867627B1 (en) | 2003-09-16 | 2005-03-15 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics |
| EP1821403B1 (en) * | 2004-04-02 | 2009-07-08 | Kaben Research Inc. | Phase frequency detector with a novel D flip flop |
| US7042260B2 (en) * | 2004-06-14 | 2006-05-09 | Micron Technology, Inc. | Low power and low timing jitter phase-lock loop and method |
| US7154304B2 (en) * | 2004-07-13 | 2006-12-26 | Semtech Corporation | Enhanced phase and frequency detector that improves performance in the presence of a failing clock |
| US7057432B2 (en) * | 2004-10-07 | 2006-06-06 | International Business Machines Corporation | Low power high frequency phase detector |
| CN100462897C (zh) * | 2004-11-30 | 2009-02-18 | 鸿富锦精密工业（深圳）有限公司 | 具重启控制电路的计算机系统 |
| US7190201B2 (en) | 2005-02-03 | 2007-03-13 | Mosaid Technologies, Inc. | Method and apparatus for initializing a delay locked loop |
| US7428284B2 (en) * | 2005-03-14 | 2008-09-23 | Micron Technology, Inc. | Phase detector and method providing rapid locking of delay-lock loops |
| KR100699851B1 (ko) * | 2005-06-27 | 2007-03-27 | 삼성전자주식회사 | 트랙킹 신호 발생 장치 및 디지털 위상 제어기 |
| US7282972B2 (en) * | 2005-07-29 | 2007-10-16 | Micron Technology, Inc. | Bias generator with feedback control |
| KR100672033B1 (ko) * | 2005-10-14 | 2007-01-19 | 삼성전자주식회사 | 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법 |
| JP5134779B2 (ja) * | 2006-03-13 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 遅延同期回路 |
| KR100878259B1 (ko) * | 2007-04-10 | 2009-01-13 | 삼성전자주식회사 | 위상 검출기, 이를 포함하는 지연 고정 루프 및 이를구동하는 방법 |
| US7728676B2 (en) | 2007-09-17 | 2010-06-01 | Atheros Communications, Inc. | Voltage-controlled oscillator with control range limiter |
| US7728631B2 (en) * | 2008-05-15 | 2010-06-01 | Atheros Communications, Inc. | Phase frequency detector with pulse width control circuitry |
| US7839177B1 (en) | 2008-11-07 | 2010-11-23 | Altera Corporation | Techniques for phase detection with fast reset |
| JP2011166232A (ja) | 2010-02-04 | 2011-08-25 | Toshiba Corp | 位相検出回路およびｐｌｌ回路 |
| US8350596B1 (en) * | 2010-03-26 | 2013-01-08 | Altera Corporation | Clock loss detection circuit for PLL clock switchover |
| KR101750414B1 (ko) * | 2011-01-13 | 2017-06-23 | 삼성전자주식회사 | 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법 |
| KR101899084B1 (ko) * | 2011-10-20 | 2018-09-18 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동 방법 |
| FR2996968A1 (fr) * | 2012-10-11 | 2014-04-18 | St Microelectronics Sa | Circuit de protection de rapport cyclique |
| US9395698B2 (en) * | 2014-10-14 | 2016-07-19 | Intel Corporation | Bang-bang time to digital converter systems and methods |
| US10581439B1 (en) * | 2019-06-28 | 2020-03-03 | Nxp B.V. | Clock synchronization in an ADPLL |
| CN112910459B (zh) * | 2021-01-29 | 2022-05-17 | 华中科技大学 | 一种用于产生四相延时信号的方法及dll电路 |
| US11595047B1 (en) * | 2022-03-03 | 2023-02-28 | Ciena Corporation | Apparatus and methods for a phase frequency detector with a wide operational range |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4105947A (en) * | 1977-09-16 | 1978-08-08 | Rca Corporation | Pulse wave phase and frequency detector |
| JPH06132817A (ja) * | 1992-10-19 | 1994-05-13 | Fujitsu Ltd | 比較回路及びこれを用いたｐｌｌ回路 |
| EP0599372B1 (en) * | 1992-11-18 | 1997-04-09 | Koninklijke Philips Electronics N.V. | PLL with stable phase discriminator |
| US5347559A (en) | 1992-12-30 | 1994-09-13 | Digital Equipment Corporation | Apparatus and method of data transfer between systems using different clocks |
| US5740213A (en) | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
| US5663665A (en) | 1995-11-29 | 1997-09-02 | Cypress Semiconductor Corp. | Means for control limits for delay locked loop |
| US5923715A (en) | 1996-12-19 | 1999-07-13 | Kabushiki Kaisha Toshiba | Digital phase-locked loop circuit |
| US5936430A (en) * | 1997-07-21 | 1999-08-10 | Hewlett-Packard Company | Phase detection apparatus and method |
| US5892380A (en) | 1997-08-04 | 1999-04-06 | Motorola, Inc. | Method for shaping a pulse width and circuit therefor |
| US5939901A (en) * | 1997-09-22 | 1999-08-17 | Northern Telecom Limited | Synthesizable flip-flop based phase-frequency comparator for phase-locked loops |
| JP2000049882A (ja) | 1998-07-30 | 2000-02-18 | Nec Corp | クロック同期回路 |
| US6150889A (en) | 1998-08-03 | 2000-11-21 | Motorola, Inc. | Circuit and method for minimizing recovery time |
| WO2000008758A1 (en) | 1998-08-04 | 2000-02-17 | Koninklijke Philips Electronics N.V. | A delay locked loop with harmonic lock detection |
| KR100301043B1 (ko) * | 1998-08-08 | 2001-09-06 | 윤종용 | 지연동기루프의위상비교기및지연동기방법 |
| KR20000026330A (ko) * | 1998-10-20 | 2000-05-15 | 윤종용 | 지연 동기 루프 및 그의 동작방법 |
| US6448820B1 (en) * | 1998-11-04 | 2002-09-10 | Altera Corporation | Fast locking phase frequency detector |
| DE19859515C1 (de) * | 1998-12-22 | 2000-04-20 | Siemens Ag | Digitaler Phasen-Frequenz-Detektor |
| US6157218A (en) * | 1999-07-14 | 2000-12-05 | Realtex Semiconductor Corp. | Phase-frequency detection with no dead zone |
-
2001
- 2001-11-13 US US10/012,831 patent/US6683478B2/en not_active Expired - Fee Related
-
2002
- 2002-04-16 KR KR10-2002-0020599A patent/KR100440452B1/ko not_active IP Right Cessation
- 2002-05-07 TW TW091109465A patent/TWI289974B/zh not_active IP Right Cessation
- 2002-11-07 JP JP2002324274A patent/JP3940917B2/ja not_active Expired - Fee Related
- 2002-11-11 DE DE10253879A patent/DE10253879B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030090296A1 (en) | 2003-05-15 |
| DE10253879B4 (de) | 2006-05-11 |
| JP2003209464A (ja) | 2003-07-25 |
| KR20030039994A (ko) | 2003-05-22 |
| US6683478B2 (en) | 2004-01-27 |
| DE10253879A1 (de) | 2003-10-02 |
| KR100440452B1 (ko) | 2004-07-14 |
| TWI289974B (en) | 2007-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3940917B2 (ja) | 位相検出器及び位相差補償方法 | |
| US8897411B2 (en) | Process, voltage, temperature independent switched delay compensation scheme | |
| US6388485B2 (en) | Delay-locked loop circuit having master-slave structure | |
| US8531908B2 (en) | Multi-phase duty-cycle corrected clock signal generator and memory having same | |
| KR101045072B1 (ko) | 위상고정루프 및 그 구동방법 | |
| US6285225B1 (en) | Delay locked loop circuits and methods of operation thereof | |
| KR100733471B1 (ko) | 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법 | |
| JP4276092B2 (ja) | 集積回路装置 | |
| US7612591B2 (en) | DLL circuit of semiconductor memory apparatus and method of delaying and locking clock in semiconductor memory apparatus | |
| US6351169B2 (en) | Internal clock signal generating circuit permitting rapid phase lock | |
| CN117394853A (zh) | 相位检测电路及包括其的时钟发生电路和半导体装置 | |
| US6320424B1 (en) | Method of providing and circuit for providing phase lock loop frequency overshoot control | |
| JP2004120433A (ja) | 位相同期ループ回路 | |
| US7199624B2 (en) | Phase locked loop system capable of deskewing | |
| KR100672033B1 (ko) | 두 개의 입력 기준 클럭을 가지는 지연동기루프회로, 이를포함하는 클럭 신호 발생 회로 및 클럭 신호 발생 방법 | |
| US20070216456A1 (en) | Delay locked loop and method of locking a clock signal | |
| JP4597681B2 (ja) | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ | |
| US7026859B2 (en) | Control circuit for delay locked loop | |
| JP3258313B2 (ja) | 集積回路フェーズロックドループ電荷ポンプ | |
| US7495486B2 (en) | Semiconductor memory device | |
| US6628155B2 (en) | Internal clock generating circuit of semiconductor memory device and method thereof | |
| JP2827967B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061206 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070306 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |