KR100526353B1 - 위상 비교 방법 및 이를 수행하기 위한 위상 비교기 - Google Patents

위상 비교 방법 및 이를 수행하기 위한 위상 비교기 Download PDF

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KR100526353B1 KR10-2003-0061102A KR20030061102A KR100526353B1 KR 100526353 B1 KR100526353 B1 KR 100526353B1 KR 20030061102 A KR20030061102 A KR 20030061102A KR 100526353 B1 KR100526353 B1 KR 100526353B1
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Abstract

신속하게 위상을 비교할 수 있는 위상 비교 방법이 개시되어 있다. 상기 위상 비교 방법은 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시킨다. 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시킨다. 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 리셋 신호를 발생시킨다. 상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시킨다. 그리고, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단한다. 래치들을 이용하여 위상이 비교되므로, 신속하게 위상이 비교될 수 있는 장점이 있다.

Description

위상 비교 방법 및 이를 수행하기 위한 위상 비교기{METHOD FOR COMPARING PHASE AND PHASE COMPARATOR FOR PERFORMING THE SAME}
본 발명은 위상 비교 방법 및 이를 수행하기 위한 위상 비교기에 관한 것으로, 더욱 상세하게는 신속하게 위상을 비교할 수 있는 위상 비교 방법 및 이를 수행하기 위한 위상 비교기에 관한 것이다.
지연 동기 루프(DLL)는 지연 소자들로부터 복수의 지연 신호들을 생성하기 위한 것이다. 상기 지연 신호들은 기준 신호와 일정한 위상 관계를 가져야 하나, 실제적으로 상기 지연 신호들에 지연 시간이 발생되고, 그 결과, 원하는 상기 지연 신호들이 발생되지 않는다. 그러므로, 상기 기준 신호와 상기 지연 신호들의 위상 관계가 명확해져야 한다. 이 역할을 위상 비교기가 수행한다. 상기 위상 비교기는 상기 지연 신호들의 위상을 비교하여 지연 시간에 대한 정보를 발생시킨다. 그 결과, 상기 지연 동기 루프(DLL)는 상기 지연 시간만큼 상기 지연 신호들을 변화시킨다. 이 과정을 통하여 원하는 상기 지연 신호들이 발생된다. 이 상태를 록킹(locking)이라 한다. 종래의 위상 비교기는 t1과 T(주기)+t1 지연 시간을 구별하지 못하였다. 그 결과, 상기 지연 동기 루프(DLL)는 원하지 않는 360°의 정수배에서 록킹된 것으로 판단하고, 동작을 종료할 수 있다. 이에 대한 자세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다. 또한, 종래의 위상 비교기는 위상 비교 속도가 느렸다. 그러므로, 상기 기준 신호와 상기 지연 신호들의 위상을 신속하고 정확하게 비교할 수 있는 위상 비교기가 요구된다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 제 1 목적은 신속하고 정확하게 위상을 비교할 수 있는 위상 비교 방법 을 제공하는 것이다.
본 발명의 제 2 목적은 상기 위상 비교 방법을 수행하는데 특히 적합한 위상 비교기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 위상 비교 방법은 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 단계; 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 단계; 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 리셋 신호를 발생시키는 단계; 및 상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키는 단계; 및 상기 제 1 록 판단 신호 및 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하는 단계를 포함할 수 있다. 또한, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하는 단계; 및 상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 위상 비교 방법은 논리 하이를 가지는 입력 신호를 기준 신호 및 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 단계; 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 D 플립플롭에 통과시켜 상기 기준 신호와 상기 지연 신호들에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 단계; 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 부논리곱시켜 리셋 신호를 발생시키는 단계; 상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키는 단계; 및 상기 제 1 록 판단 신호와 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하는 단계를 포함할 수 있다. 또한, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하는 단계; 및 상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 위상 비교기는 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 폴스 록 방지부; 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하기 위한 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 록 판단부; 및 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키는 리셋 신호를 발생시키는 리셋부를 포함할 수 있다. 상기 폴스 록 방지부는 상기 입력 신호를 상기 기준 신호에 래치시켜 상기 제 1 래치 신호를 발생시키는 제 1 래치부; 및 상기 제 1 래치 신호를 상기 지연 신호들에 순차적으로 래치시켜 상기 제 2 래치 신호를 발생시키는 제 2 래치부를 포함할 수 있다. 상기 제 1 래치부는 2개의 래치들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 위상 비교기는 논리 하이를 가지는 입력 신호를 기준 신호 및 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 폴스 록 방지부; 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 D 플립플롭에 통과시켜 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하기 위한 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 록 판단부; 및 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 부논리곱(NON LOGIC AND)시켜 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키기 위한 리셋 신호를 제공하는 리셋부를 포함할 수 있다.
본 발명의 위상 비교기는 래치들을 이용하여 위상을 비교하므로, 신속하고 정확하게 위상을 비교할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 위상 비교 방법 및 이를 수행하기 위한 위상 비교기의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 위상 비교기의 구성을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 위상 비교기는 폴스 록 방지부(10), 록 판단부(30) 및 리셋부(50)를 포함할 수 있다.
본 발명의 위상 비교기는 지연 동기 루프(delay lock loop, 이하 "DLL"라 함)에 사용될 수 있다. 상기 DLL은 위상 동기 루프(phase lock loop, 이하 "PLL"라 함)보다 지터가 적고, 노이즈(noise)에 덜 민감하다.
폴스 록 방지부(10)는 입력 신호를 기준 신호(reference signal, 이하 "ref"라 함) 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 폴스 록(false lock)을 방지하기 위한 제 1 래치 신호 및 제 2 래치 신호를 발생시킨다. 상기 입력 신호는 논리 하이를 가지고 있다. 즉, 상기 입력 신호는 논리 1을 가진다. 상기 지연 신호들은 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지고 있다. 예를 들어, 지연 신호들을 제 1 지연 신호, 제 2 지연 신호, 제 3 지연 신호 및 제 4 지연 신호라 가정하자. 이 경우, 상기 제 1 지연 신호는 상기 기준 신호로부터 T/4 위상차를 가지며, 상기 제 2 지연 신호는 상기 기준 신호로부터 T/2 위상차를 가지고, 상기 제 3 지연 신호는 상기 기준 신호로부터 3T/4 위상차를 가지며, 상기 제 4 지연 신호는 상기 기준 신호로부터 T 위상차를 가진다. 상기 T는 상기 기준 신호의 주기이다. 상기 폴스 록에 대한 상세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다.
록 판단부(30)는 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하기 위한 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시킨다. 상세하게는, 록 판단부(30)는 상기 제 1 래치 신호 및 상기 제 2 래치 신호를 플립플롭에 통과시켜 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 발생시키고, 상기 발생된 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 제공한다.
리셋부(50)는 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 리셋하기 위한 리셋 신호를 발생시킨다. 상세하게는, 리셋부(50)는 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 부논리곱(non logic and)시켜 상기 리셋 신호를 발생시킨다. 상기 발생된 리셋 신호는 폴스 록 방지부(10) 및 록 판단부(30)에 제공된다.
본 발명의 위상 비교기는 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 비교하고, 상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 비교부(미도시)를 더 포함할 수 있다.
폴스 록 방지부(10)는 제 1 래치부(100) 및 제 2 래치부(120)를 포함할 수 있다.
제 1 래치부(100)는 논리 하이를 가지는 상기 입력 신호를 상기 기준 신호에 래치시켜 상기 제 1 래치 신호를 발생시킨다.
제 2 래치부(120)는 상기 제 1 래치 신호를 상기 지연 신호들에 순차적으로 래치시켜 상기 제 2 래치 신호를 발생시킨다. 상세하게는, 제 2 래치부(120)는 상기 제 1 래치 신호를 상기 지연 신호들에 상응하여 이동(shift)시킨다. 이에 대한 자세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다.
본 발명의 위상 비교기는 록킹(locking)시키기 위하여 상기 입력 신호를 상기 지연 신호들에 래치시키므로, 종래의 기술보다 빠르게 록킹시킬 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 록 판단부의 구성을 도시한 블록도이다.
도 2를 참조하면, 록 판단부(30)는 제 1 록 판단부(200) 및 제 2 록 판단부(220)를 포함할 수 있다.
제 1 록 판단부(200)는 상기 제 1 래치 신호를 제 1 플립플롭에 통과시켜 상기 제 1 록 판단 신호를 발생시킨다.
제 2 록 판단부(220)는 상기 제 2 래치 신호를 제 2 플립플롭에 통과시켜 상기 제 2 록 판단 신호를 발생시킨다.
도 3은 본 발명의 바람직한 일 실시예에 따른 위상 비교기의 구성을 도시한 회로도이다.
도 3을 도시된 바와 같이, 제 1 래치부(100)는 2개의 D 래치들을 포함할 수 있다. 제 1 래치부(100)에서, 각 D 래치들은 리셋단 및 출력단을 각기 포함한다. 각 D 래치들은 논리 하이를 가지는 상기 입력 신호를 상기 기준 신호에 각기 래치시키며, 각기 출력 신호를 발생시킨다. 다만, 상기 각 D 래치들에 상응하는 상기 출력 신호들은 동일한 신호들이다. 그러므로, 제 1 래치부(100)는 1개의 D 래치를 이용하여 상기 출력 신호를 발생시키고, 상기 출력 신호를 제 2 래치부(120) 및 록 판단부(30)에 제공할 수 있다. 제 1 래치부(100)가 2개의 상기 D 래치들을 사용한 경우, 1개의 상기 D 래치를 사용한 경우보다 로드(load)면에서 본 발명의 회로에 유리하다.
제 2 래치부(120)는 복수의 래치들을 포함할 수 있다. 상기 래치들은 순차적으로 직렬로 결합되어 있다. 예를 들어, 상기 래치들은 제 1 래치, 제 2 래치 및 제 3 래치를 포함할 수 있다. 상기 제 1 래치의 출력단은 제 1 래치부(100)에 결합되어 있으며, 상기 제 2 래치의 입력단은 상기 제 1 래치의 출력단에 결합되어 있고, 상기 제 3 래치의 입력단은 상기 제 2 래치의 출력단에 결합되어 있다. 또한, 상기 제 1 래치는 제 1 지연 신호를 입력받고, 상기 제 2 래치는 제 2 지연 신호를 입력받으며, 상기 제 3 래치는 제 3 지연 신호를 입력받는다. 상기 지연 신호들은 상기 기준 신호로부터 순차적으로 일정한 위상차를 가진다.
록 판단부(30)는 제 1 플립플롭 및 제 2 플립플롭을 포함할 수 있다. 상기 제 1 플립플롭은 상기 제 2 플립플롭에 병렬로 결합되어 있다.
리셋부(50)는 1개의 부앤드게이트(NAND gate)를 포함할 수 있다. 상기 부앤드게이트는 상기 제 1 플립플롭 및 상기 제 2 플립플롭에 각기 결합되어 있다.
본 발명의 제 1 래치부(100) 및 제 2 래치부(120)가 플립플롭들 대신 상기 래치들을 이용하므로, 본 발명의 위상 비교기는 종래의 기술보다 신속하게 위상을 비교할 수 있다.
도 4는 종래의 위상 비교기의 일 실시예에 따른 동작을 도시한 신호도이고, 도 5는 종래의 위상 비교기의 다른 실시예에 따른 동작을 도시한 신호도이다.
도 4를 참조하면, 록킹(locking) 시, 상기 지연 신호들은 상기 기준 신호로부터 순차적으로 T/4 위상차를 가진다. 그러나, 상기 지연 신호들에 지연(delay)이 발생되고 그 결과 도 4에 도시된 바와 같이 상기 제 1 지연 신호(D1), 상기 제 2 지연 신호(D2), 상기 제 3 지연 신호(D3) 및 상기 제 4 지연 신호(D4)가 발생된다. 그러므로, 상기 DLL에 있어서 위상 비교기는 록킹이 요구된다. 상기 제 1 지연 신호 내지 상기 제 3 지연 신호들이 순차적으로 래치된 신호이기 때문에 상기 제 4 지연 신호가 록킹된 경우 상기 제 1 지연 신호 내지 상기 제 3 지연 신호는 록킹된다.
도 5를 참조하면, 상기 제 1 지연 신호는 상기 기준 신호로부터 T/4+t1 위상차를 가지고, 상기 제 2 지연 신호는 T/2+t2 위상차를 가지며, 상기 제 3 지연 신호는 3T/4+t3 위상차를 가지고, 상기 제 4 지연 신호는 T+t4 위상차를 가진다. 이 경우, 그러므로, T+t4의 위상차가 보상되어야 한다. 그러나, 종래의 위상 비교기를 이용하는 DLL은 상기 지연 시간을 t4 줄이고, 동작을 중지할 것이다. 왜냐하면, 상기 기준 신호와 보상된 제 4 지연 신호의 위상이 일치하기 때문이다. 이 것은 종래의 위상 비교기가 t4와 T+t4를 구별하지 못하기 때문에 발생되는 결과이다. 상기와 같이 잘못 판단된 록이 폴스 록(false lock)이다.
도 6은 본 발명의 바람직한 실시예 1에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 6에 도시된 바와 같이, 상기 기준 신호와 상기 지연 신호들이 록킹된 경우, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호는 동일하게 출력된다. 즉, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호가 동일하게 출력되면, 록킹된 것이다.
도 7은 본 발명의 바람직한 실시예 2에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 7에 도시된 바와 같이, 지연 시간이, 상기 제 1 지연 신호는 t1이고, 상기 제 2 지연 신호는 t2이며, 상기 제 3 지연 신호는 t3이고, 상기 제 4 지연 신호는 t4이다. 이하, 도 3에 도시된 회로를 예로 하겠다.
상기 제 1 래치 신호가 도 7에 도시된 Q1 신호이다. 지연 신호가 논리 하이일 경우, D 래치는 논리 하이일 동안 입력 데이터를 읽어들이고, 논리 로우일 동안은 앞단의 값을 그대로 유지한다. 상기 기준 신호가 T4 타임에 논리가 로우에서 하이로 변한다. 상기 입력 신호의 논리가 하이이므로, 상기 T4 타임에 상기 입력 신호의 값이 리드(read)된다. 그 결과, 상기 Q1 신호가 발생된다.
본 발명의 제 2 래치부(120)는 순차적으로 직렬로 결합된 래치들을 포함하고 있다. 그러므로, 상기 Q1 신호는 다음 래치의 입력이 되고, 상기 제 1 지연 신호(D1)가 제공된다. 그러므로, T0+t1 타임에서 상기 Q1 신호의 값이 리드된다. 그 결과, Q2 신호가 발생된다.
상기 Q2 신호는 다음 래치의 입력이 되고, 상기 제 2 지연 신호(D2)가 제공된다. 그러므로, T1+t2 타임에서 상기 Q2 신호의 값이 리드된다. 그 결과, Q3 신호가 발생된다.
상기 Q3 신호는 다음 래치의 입력이 되고, 상기 제 3 지연 신호(D3)가 제공된다. 그러므로, T2+t3 타임에서 상기 Q3 신호의 값이 리드된다. 그 결과, Q4 신호가 발생된다.
상기 제 1 래치 신호(Q1)는 제 1 D 플립플롭의 입력이 되고, 상기 기준 신호가 클록으로 상기 제 1 플립플롭에 제공된다. 그러므로, T3 타임에서 상기 제 1 래치 신호(Q1)의 값이 리드된다. 그 결과, 상기 제 1 록 판단 신호가 발생된다. 상기 Q4 신호는 상기 제 2 플립플롭의 입력이 되고, 상기 제 4 지연 신호가 클록으로 상기 제 2 플립플롭에 제공된다. 그러므로, T3+t4 타임에서 상기 Q4 신호의 값이 리드된다. 그 결과, 상기 제 2 록 판단 신호가 발생된다.
그런 후, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호가 상기 부앤드게이트에 입력되고, 그 결과, 상기 리셋신호가 발생된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호의 논리가 하이일 경우, 상기 리셋 신호는 논리 로우를 가질 것이다. 그 결과, 상기 리셋신호가 상기 래치들 및 상기 플립플롭들을 리셋시킨다. 그러므로, 상기 Q1 신호, Q2 신호, Q3 신호, Q4 신호, 제 1 록 판단 신호 및 제 2 록 판단 신호가 도 7에 도시된 바와 같이 리셋되므로 논리 하이 상태에서 논리 로우 상태로 반전된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호의 라이징에지(Rising Edge)를 비교해보면, t5의 시간 폭 차이가 발생한다. 그러므로, 상기 DLL은 상기 t5 타임에 상응하는 지연 시간을 변화시켜야 한다. 상세하게는, 상기 t5 타임에 상응하는 지연 시간이 감소되어야 한다.
도 8은 본 발명의 바람직한 실시예 3에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 8에 도시된 바와 같이, 감소된 지연 시간이, 상기 제 1 지연 신호는 t1이고, 상기 제 2 지연 신호는 t2이며, 상기 제 3 지연 신호는 t3이고, 상기 제 4 지연 신호는 t4이다. 이하, 도 3에 도시된 회로를 예로 하겠다.
상기 제 1 래치 신호가 도 8에 도시된 Q1 신호이다. 상기 기준 신호가 T4 타임에 논리가 로우에서 하이로 변한다. 상기 입력 신호의 논리가 하이이므로, 상기 T4 타임에 상기 입력 신호의 값이 리드(read)된다. 그 결과, 상기 Q1 신호가 발생된다.
본 발명의 제 2 래치부(120)는 순차적으로 직렬로 결합된 래치들을 포함하고 있다. 그러므로, 상기 Q1 신호는 다음 래치의 입력이 되고, 상기 제 1 지연 신호(D1)가 제공된다. 그러므로, T0-t1 타임에서 상기 Q1 신호의 값이 리드된다. 그 결과, Q2 신호가 발생된다.
상기 Q2 신호는 다음 래치의 입력이 되고, 상기 제 2 지연 신호(D2)가 제공된다. 그러므로, T1-t2 타임에서 상기 Q2 신호의 값이 리드된다. 그 결과, Q3 신호가 발생된다. 상기 Q3 신호는 다음 래치의 입력이 되고, 상기 제 3 지연 신호(D3)가 제공된다. 그러므로, T2-t3 타임에서 상기 Q3 신호의 값이 리드된다. 그 결과, Q4 신호가 발생된다.
상기 제 1 래치 신호(Q1)는 제 1 D 플립플롭의 입력이 되고, 상기 기준 신호가 클록으로 상기 제 1 플립플롭에 제공된다. 그러므로, T3 타임에서 상기 제 1 래치 신호(Q1)의 값이 리드된다. 그 결과, 상기 제 1 록 판단 신호가 발생된다. 상기 Q4 신호는 상기 제 2 플립플롭의 입력이 되고, 상기 제 4 지연 신호가 클록으로 상기 제 2 플립플롭에 제공된다. 그러므로, T3-t4 타임에서 상기 Q4 신호의 값이 리드된다. 그 결과, 상기 제 2 록 판단 신호가 발생된다.
그런 후, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호가 상기 부앤드게이트에 입력되고, 그 결과, 상기 리셋신호가 발생된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호의 논리가 하이일 경우, 상기 리셋 신호는 논리 로우를 가질 것이다. 그 결과, 상기 리셋신호가 상기 래치들 및 상기 플립플롭들을 리셋시킨다. 그러므로, 상기 Q1 신호, Q2 신호, Q3 신호, Q4 신호, 제 1 록 판단 신호 및 제 2 록 판단 신호가 도 8에 도시된 바와 같이 논리 하이에서 논리 로우로 리셋된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교해보면, t5의 시간 폭 차이가 발생한다. 그러므로, 상기 DLL은 상기 t5 타임에 상응하는 지연 시간을 변화시켜야 한다. 상세하게는, 상기 t5 타임에 상응하는 상기 지연 시간이 증가되어야 한다.
도 9는 본 발명의 바람직한 실시예 4에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 9에 도시된 바와 같이, 지연 시간이, 상기 제 1 지연 신호는 T/4+t1이고, 상기 제 2 지연 신호는 2T/4+t2이며, 상기 제 3 지연 신호는 3T/4+t3이고, 상기 제 4 지연 신호는 T+t4이다. 이하, 도 3에 도시된 회로를 예로 하겠다.
상기 제 1 래치 신호가 도 7에 도시된 Q1 신호이다. 상기 기준 신호가 T4 타임에 논리가 로우에서 하이로 변한다. 상기 입력 신호의 논리가 하이이므로, 상기 T4 타임에 상기 입력 신호의 값이 리드(read)된다. 그 결과, 상기 Q1 신호가 발생된다. 본 발명의 제 2 래치부(120)는 순차적으로 직렬로 결합된 래치들을 포함하고 있다. 그러므로, 상기 Q1 신호는 다음 래치의 입력이 되고, 상기 제 1 지연 신호(D1)가 제공된다. 그러므로, T1+t1 타임에서 상기 Q1 신호의 값이 리드된다. 그 결과, Q2 신호가 발생된다.
상기 Q2 신호는 다음 래치의 입력이 되고, 상기 제 2 지연 신호(D2)가 제공된다. 그러므로, T3+t2 타임에서 상기 Q2 신호의 값이 리드된다. 그 결과, Q3 신호가 발생된다. 상기 Q3 신호는 다음 래치의 입력이 되고, 상기 제 3 지연 신호(D3)가 제공된다. 그러므로, T7+t3 타임에서 상기 Q3 신호의 값이 리드된다. 그 결과, Q4 신호가 발생된다.
상기 제 1 래치 신호(Q1)는 제 1 D 플립플롭의 입력이 되고, 상기 기준 신호가 클록으로 상기 제 1 플립플롭에 제공된다. 그러므로, T3 타임에서 상기 제 1 래치 신호(Q1)의 값이 리드된다. 그 결과, 상기 제 1 록 판단 신호가 발생된다.
상기 Q4 신호는 상기 제 2 플립플롭의 입력이 되고, 상기 제 4 지연 신호가 클록으로 상기 제 2 플립플롭에 제공된다. 그러므로, T9+t4 타임에서 상기 Q4 신호의 값이 리드된다. 그 결과, 상기 제 2 록 판단 신호가 발생된다.
그런 후, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호가 상기 부앤드게이트에 입력되고, 그 결과, 상기 리셋신호가 발생된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호의 논리가 하이일 경우, 상기 리셋 신호는 논리 로우를 가질 것이다. 그 결과, 상기 리셋신호가 상기 래치들 및 상기 플립플롭들을 리셋시킨다. 그러므로, 상기 Q1 신호, Q2 신호, Q3 신호, Q4 신호, 제 1 록 판단 신호 및 제 2 록 판단 신호가 도 9에 도시된 바와 같이 논리 하이에서 논리 로우로 리셋된다. 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교해보면, T+t5의 시간 폭 차이가 발생한다. 본 발명의 위상 비교기는 상기 T+t5와 t5를 구별한다. 그러므로, 본 발명의 위상 비교기를 이용하는 상기 DLL은 상기 t5 지연 시간을 감소시킨 후 동작을 종료하지 않고, 상기 T+t5 지연 시간을 감소시킨 후 동작을 종료한다. 그러므로, 본 발명의 위상 비교기를 이용하는 상기 DLL은 상기 폴스 록없이 정확하게 록킹 시킬 수 있다.
도 10은 상기 실시예 1 내지 4에 도시한 위상 비교기를 이용한 DLL의 동작을 도시한 순서도이다.
도 10을 참조하면, 논리 하이를 가지는 상기 입력 신호가 제공된다(S100). 계속하여, 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 상기 지연 신호들이 제공된다(S120).
이어서, 상기 입력 신호가 상기 지연 신호들에 래치되어 상기 제 1 래치 신호 및 상기 제 2 래치 신호가 발생된다(S140).
계속하여, 상기 제 1 래치 신호와 상기 제 2 래치 신호가 상기 플립플롭들에 통과되어 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호가 발생된다(S160).
이어서, 상기 제 1 록 판단 신호와 제 2 록 판단 신호가 동일한지의 여부가 판단된다(S180). 동일한 경우, 동작이 종료된다. 반면에, 동일하지 않은 경우, 상기 제 1 록 판단 신호의 지연 시간 폭이 상기 제 2 록 판단 신호의 지연 시간 폭보다 큰 지의 여부가 판단된다(S200).
상기 제 1 록 판단 신호의 지연 시간 폭이 상기 제 2 록 판단 신호의 지연 시간 폭보다 큰 경우, 리셋 신호가 제공되고(S220), 그런 후, 상기 지연 신호들의 지연이 감소된다(S240). 반면에, 상기 제 1 록 판단 신호의 지연 시간 폭이 상기 제 2 록 판단 신호의 지연 시간 폭보다 작은 경우, 리셋 신호가 제공되고(S260), 그런 후, 상기 지연 신호들의 지연이 증가된다(S280). 계속하여 상기 변화된 지연 신호들이 제공된다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 위상 비교 방법 및 이를 수행하기 위한 위상 비교기는 래치들을 이용하여 위상을 비교하므로, 신속하게 위상을 비교할 수 있는 장점이 있다.
아울러, 본 발명에 따른 위상 비교 방법 및 이를 수행하기 위한 위상 비교기는 순차적으로 직렬로 결합된 래치들을 이용하여 위상을 비교하므로, 정확하게 위상을 비교할 수 있는 장점이 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 위상 비교기의 구성을 도시한 블록도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 록 판단부의 구성을 도시한 블록도이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 위상 비교기의 구성을 도시한 회로도이다.
도 4는 종래의 위상 비교기의 일 실시예에 따른 동작을 도시한 신호도이다. 도 5는 종래의 위상 비교기의 다른 실시예에 따른 동작을 도시한 신호도이다.
도 6은 본 발명의 바람직한 실시예 1 에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 7은 본 발명의 바람직한 실시예 2에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 8은 본 발명의 바람직한 실시예 3에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 9는 본 발명의 바람직한 실시예 4에 따른 위상 비교기의 동작을 도시한 신호도이다.
도 10은 상기 실시예 1 내지 4에 도시한 위상 비교기를 이용한 DLL의 동작을 도시한 순서도이다.

Claims (32)

  1. 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 단계;
    상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 단계;
    상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 이용하여 리셋 신호를 발생시키는 단계;
    상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키는 단계; 및
    상기 제 1 록 판단 신호 및 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하는 단계를 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  2. 제 1 항에 있어서, 상기 록 판단 신호들을 발생시키는 단계는,
    상기 제 1 래치 신호를 제 1 플립플롭에 통과시켜 상기 제 1 록 판단 신호를 발생시키는 단계; 및
    상기 제 2 래치 신호를 제 2 플립플롭에 통과시켜 상기 제 2 록 판단 신호를 발생시키는 단계를 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  3. 제 1 항에 있어서, 상기 리셋 신호를 발생시키는 단계는,
    상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 부논리곱(NON LOGIC AND)시키는 단계를 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  4. 제 1 항에 있어서, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하는 단계; 및
    상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 단계를 더 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  5. 제 1 항에 있어서, 상기 입력 신호는 논리 하이를 가지는 것을 특징으로 하는 위상 비교 방법.
  6. 제 5 항에 있어서, 상기 지연 신호들은 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 것을 특징으로 하는 위상 비교 방법.
  7. 논리 하이를 가지는 입력 신호를 기준 신호 및 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 단계;
    상기 제 1 래치 신호 및 상기 제 2 래치 신호를 D 플립플롭에 통과시켜 상기 기준 신호 및 상기 지연 신호에 대한 위상 정보를 가지는 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 단계;
    상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 부논리곱시켜 리셋 신호를 발생시키는 단계;
    상기 리셋 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키는 단계; 및
    상기 제 1 록 판단 신호 및 제 2 록 판단 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하는 단계를 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  8. 제 7 항에 있어서, 상기 록 판단 신호들을 발생시키는 단계는,
    상기 제 1 래치 신호를 제 1 D 플립플롭에 통과시켜 상기 제 1 록 판단 신호를 발생시키는 단계; 및
    상기 제 2 래치 신호를 제 2 D 플립플롭에 통과시켜 상기 제 2 록 판단 신호를 발생시키는 단계를 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  9. 제 7 항에 있어서, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하는 단계; 및
    상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 단계를 더 포함하고 있는 것을 특징으로 하는 위상 비교 방법.
  10. 입력 신호를 기준 신호 및 상기 기준 신호와 다른 위상을 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 폴스 록 방지부;
    상기 제 1 래치 신호 및 상기 제 2 래치 신호를 이용하여 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하기 위한 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 록 판단부; 및
    상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 이용하여 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키기 위한 리셋 신호를 발생시키는 리셋부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  11. 제 10 항에 있어서, 상기 입력 신호는 논리 하이를 가지는 것을 특징으로 하는 위상 비교기.
  12. 제 11 항에 있어서, 상기 지연 신호들은 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 것을 특징으로 하는 위상 비교기.
  13. 제 10 항에 있어서, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하고, 상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 비교부를 더 포함하고 있는 것을 특징으로 하는 위상 비교기.
  14. 제 10 항에 있어서, 상기 폴스 록 방지부는,
    상기 입력 신호를 상기 기준 신호에 래치시켜 상기 제 1 래치 신호를 발생시키는 제 1 래치부; 및
    상기 제 1 래치 신호를 상기 지연 신호들에 순차적으로 래치시켜 상기 제 2 래치 신호를 발생시키는 제 2 래치부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  15. 제 14 항에 있어서, 상기 제 1 래치부는 2개의 래치들을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  16. 제 14 항에 있어서, 상기 제 2 래치부는 적어도 2개의 래치들을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  17. 제 16 항에 있어서, 상기 래치들은 순차적으로 직렬로 결합되어 있는 것을 특징으로 하는 위상 비교기.
  18. 제 17 항에 있어서, 상기 래치들은 D 래치들인 것을 특징으로 하는 위상 비교기.
  19. 제 10 항에 있어서, 상기 록 판단부는,
    상기 제 1 래치 신호를 이용하여 상기 제 1 록 판단 신호를 발생시키는 제 1 록 판단부; 및
    상기 제 2 래치 신호를 이용하여 상기 제 2 록 판단 신호를 발생시키는 제 2 록 판단부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  20. 제 19 항에 있어서, 상기 제 1 록 판단부는 제 1 플립플롭을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  21. 제 20 항에 있어서, 상기 제 2 록 판단부는 제 2 플립플롭을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  22. 제 21 항에 있어서, 상기 제 1 플립플롭과 상기 제 2 플립플롭은 병렬로 결합되어 있는 것을 특징으로 하는 위상 비교기.
  23. 제 22 항에 있어서, 상기 제 1 플립플롭과 상기 제 2 플립플롭은 각기 D 플립플롭인 것을 특징으로 하는 위상 비교기.
  24. 제 10 항에 있어서, 상기 리셋부는 1개의 부앤드게이트(NAND GATE)를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  25. 논리 하이를 가지는 입력 신호를 기준 신호 및 상기 기준 신호로부터 순차적으로 일정한 위상차를 가지는 복수의 지연 신호들에 순차적으로 래치시켜 제 1 래치 신호 및 제 2 래치 신호를 발생시키는 폴스 록 방지부;
    상기 제 1 래치 신호 및 상기 제 2 래치 신호를 D 플립플롭에 통과시켜 상기 기준 신호와 상기 지연 신호들의 위상 상태를 판단하기 위한 제 1 록 판단 신호 및 제 2 록 판단 신호를 발생시키는 록 판단부; 및
    상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 부논리곱(NON LOGIC AND)시켜 상기 제 1 래치 신호, 상기 제 2 래치 신호, 상기 제 1 록 판단 신호 및 상기 제 2 록 판단 신호를 리셋시키기 위한 리셋 신호를 제공하는 리셋부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  26. 제 25 항에 있어서, 상기 폴스 록 방지부는,
    상기 입력 신호를 상기 기준 신호에 래치시켜 상기 제 1 래치 신호를 발생시키는 제 1 래치부; 및
    상기 제 1 래치 신호를 상기 지연 신호들에 순차적으로 래치시켜 상기 제 2 래치 신호를 발생시키는 제 2 래치부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  27. 제 26 항에 있어서, 상기 제 1 래치부는 2개의 래치들을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  28. 제 26 항에 있어서, 상기 제 2 래치부는, 순차적으로 직렬로 결합된 복수의 래치들을 포함하고 있는 것을 특징으로 하는 위상 비교기.
  29. 제 28 항에 있어서, 상기 래치들은 D 래치들인 것을 특징으로 하는 위상 비교기.
  30. 제 25 항에 있어서, 상기 제 1 록 판단 신호와 상기 제 2 록 판단 신호를 비교하고, 상기 비교에 대한 정보를 가지는 비교 신호를 발생시키는 비교부를 더 포함하고 있는 것을 특징으로 하는 위상 비교기.
  31. 제 25 항에 있어서, 상기 록 판단부는,
    상기 제 1 래치 신호를 제 1 D 플립플롭에 통과시켜 상기 제 1 록 판단 신호를 발생시키는 제 1 록 판단부; 및
    상기 제 2 래치 신호를 제 2 D 플립플롭에 통과시켜 상기 제 2 록 판단 신호를 발생시키는 제 2 록 판단부를 포함하고 있는 것을 특징으로 하는 위상 비교기.
  32. 제 31 항에 있어서, 상기 제 1 D 플립플롭과 상기 제 2 D 플립플롭은 상호 병렬로 결합되어 있는 것을 특징으로 하는 위상 비교기.
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