KR100553833B1 - 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치 - Google Patents

지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한지연동기회로 및 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 지연동기회로를 개시한다. 지연동기회로는 인버젼 제어회로를 포함한다. 인버젼 제어회로는 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 인버젼 판단부와, 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 인버젼 제어신호를 발생하는 출력 래치부를 포함한다. 따라서, 본 발명에서는 재생클럭신호의 듀티 에러에 의한 인버젼 오판단으로 인한 초기 락킹 오류를 방지할 수 있다.

Description

지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한 지연동기회로 및 반도체 메모리 장치{Circuits and Method for Controlling Inversion of Delay Locked Loop, Delay Locked Loop and Synchronous Semiconductor Memory Apparatus}
도 1은 일반적인 DLL의 인버젼 방식과 듀티 에러로 인한 오류를 설명하기 위한 타이밍도.
도 2는 본 발명에 의한 지연동기회로의 바람직한 제1실시예의 회로도.
도 3은 도 2의 인버젼 동작을 설명하기 위한 동작 타이밍도.
도 4는 도 2의 듀티 에러 마진 범위 내에서 넌인버젼 동작을 설명하기 위한 동작 타이밍도.
도 5는 본 발명에 의한 지연동기회로의 바람직한 제2실시예의 회로도.
도 6은 본 발명에 의한 지연동기회로가 채용된 SDRAM의 블록도.
도 7은 도 6의 각 부 동작 타이밍도.
본 발명은 지연동기회로의 인버젼 제어회로 및 방법과, 이를 이용한 지연동 기회로 및 반도체 메모리 장치에 관한 것으로 특히 지연동기회로(DLL : Delay Locked Loop)의 개시 초기에 재생 클럭신호의 인버젼 동작을 제어하는 회로 및 방법에 관한 것이다.
신호전송 분야에서 정확하게 신호를 전송하기 위하여 신호 수신시 또는 전송시 신호 타이밍에 동기하여 신호를 복원하고, 신호를 수신하는 측의 클럭신호에 동기하여 신호를 전송하는 것이 매우 중요하다.
이와 같은 신호 타이밍 동기의 핵심 구성요소로 위상동기회로(PLL : Phase Locked Loop) 또는 DLL을 사용한다.
PLL은 수신 클럭신호와 재생 클럭신호의 위상차에 따른 전압제어신호를 발생하고 발생된 전압제어신호에 응답하여 주파수가 가변되는 재생 클럭신호를 생성하는 방식으로 재생 클럭신호의 위상이 수신 클럭신호의 위상을 추종하도록 제어한다.
DLL은 수신 클럭신호와 재생 클럭신호의 위상차에 따른 전압제어신호를 발생하고 발생된 전압제어신호에 응답하여 재생 클럭신호를 지연량을 가변시켜서 재생 클럭신호의 위상이 수신 클럭신호의 위상을 추종하도록 제어한다.
디지털 신호 처리분야 또는 동기식 다이나믹 랜덤 억세스 메모리 등에서는 주로 DLL 방식을 사용한다.
DLL은 개시 초기에 빠른 락킹을 위하여 인버젼 방식을 사용한다. 도 1을 참조하면, 인버젼 방식이란 수신 클럭신호(EXCLK)와 재생 클럭신호(RCLK)의 위상을 비교하여 위상차(
Figure 112005068399734-pat00001
1)가 반주기 이상(
Figure 112005068399734-pat00002
1>T/2)인 경우(도 1의 (iii))에는 재생 클럭신호(RCLK)를 인버젼 없이 그대로 출력하고, 위상차(
Figure 112005068399734-pat00003
2)가 반주기 미만(
Figure 112005068399734-pat00004
2<T/2)인 경우(도 1의 (ii))에는 재생 클럭신호(RCLK)를 인버젼하여 반전 재생 클럭신호(RCLKB)를 출력하는 방식이다. 이와 같이 인버젼 방식을 채택하면 DLL 개시 초기 재생 클럭신호의 상승에지가 수신 클럭신호의 상승에지에 락킹하는 추종시간(지연시간)을 반주기 이내로 신속하게 할 수 있다.
그러나, 이와 같은 인버젼 방식의 DLL에서 재생 클럭신호(ERCLK)의 듀티비가 50% 이하로 변동될 경우(도 1의 (i))에는 듀티비 변경에 의해 위상차가 반주기 이상임에도 불구하고 다음 주기에서 반주기 미만으로 잘못 판단되어 인버젼이 수행되면 반주기 이상 지연시켜야 된다.
그러므로, 재생 클럭신호의 듀티비가 변경될 경우에는 초기 락킹 시간이 그만큼 지연되므로 동작 속도가 떨어지며, 클럭신호의 1주기가 세팅된 최대 지연량 보다 큰 경우에는 그만큼 지연시킬 수 없으므로 락킹이 안되는 문제가 발생하게 된다.
본 발명의 목적은 상술한 종래의 문제점을 해결하기 위하여 듀티 에러 마진 범위 이내에서는 인버젼을 방지하는 DLL의 인버젼 제어회로 및 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 듀티 에러시 인버젼을 방지하는 회로를 채용한 DLL을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 듀티 에러시 인버젼을 방지하는 DLL을 채용 한 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 제1 인버젼 제어회로는 인버젼 판단부와 출력 래치부를 포함한다. 본 발명에서 인버젼 판단부는 재생 클럭신호의 선단에서 수신 클럭신호의 레벨상태를 래치하여 제1레벨 검출신호를 출력하는 제1래치와, 재생 클럭신호를 소정 시간 지연시킨 지연 재생 클럭신호를 발생하는 지연기와, 지연 재생 클럭신호의 선단에서 수신 클럭신호의 레벨상태를 래치하여 제2레벨 검출신호를 출력하는 제2래치와, 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 조합회로를 포함한다. 예컨대 조합회로는 앤드 게이트로 구성할 수 있다.
출력 래치부는 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 인버젼 제어신호를 발생한다.
삭제
본 발명의 제1 인버젼 제어방법은 재생 클럭신호의 선단에서 수신 클럭신호의 레벨상태를 검출하여 제1레벨 검출신호를 출력하고, 재생 클럭신호를 소정 시간 지연시킨 지연 재생 클럭신호를 발생한다. 지연 재생 클럭신호의 선단에서 수신 클럭신호의 레벨상태를 검출하여 제2레벨 검출신호를 출력한다. 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성한다. 개시신호에 동기하여 인버젼 판단신호를 인버젼 제어신호로 발생한다.
본 발명에 의한 제 2 인버젼 제어회로는 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 인버젼 판단신호를 생성하는 인버젼 판단부와, 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 제1 인버젼 제어신호를 발생하는 제1 래치부와, 상기 개시신호 이후 소정 시간 후에 상기 재생 클럭신호에 동기하여 상기 인버젼 판단신호를 래치하여 제2 인버젼 제어신호를 발생하는 제2래치부와, 상기 제1 인버젼 판단신호 및 제2 인버젼 판단신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 제어신호를 생성하는 조합회로를 구비한 것을 특징으로 한다. 여기서 조합회로는 낸드 게이트로 구성할 수 있다.
본 발명에 의한 제2 인버젼 제어방법은 수신 클럭신호와 재생 클럭신호의 위상차에 따른 인버젼 판단신호를 생성하고, 개시신호에 동기하여 상기 인버젼 판단신호를 제1 인버젼 제어신호로 발생한다. 개시신호 이후 소정 시간 후의 재생 클럭신호에 동기하여 인버젼 판단신호를 제2 인버젼 제어신호로 발생한다. 제1 인버젼 판단신호 및 제2 인버젼 판단신호의 조합에 의해 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 제어신호를 생성한다.
상기 다른 목적을 달성하기 위하여 본 발명의 지연동기회로는 지연제어신호 에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생하는 가변지연라인부와, 재생 클럭신호와 상기 수신 클럭신호의 위상차에 대응하는 상기 지연제어신호와 위상차 검출신호를 발생하는 위상검출부와, 위상차 검출신호에 응답하여 상기 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 개시신호에 동기하여 인버젼 제어신호로 출력하는 인버젼 제어부와, 인버젼 제어신호에 응답하여 상기 재생 클럭신호와 반전된 재생 클럭신호를 선택적으로 출력하는 인버젼부를 구비한 것을 특징으로 한다. 본 발명의 지연동기회로는 위상 검출부에 제공되는 재생 클럭신호를 보상 지연하는 보상 지연기를 더 구비하는 것이 바람직하다.
상기 또 다른 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 메모리 셀 어레이와, 외부 클럭신호를 입력하는 입력단자와, 데이터 출력단자와, 내부 클럭신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 외부 클럭신호에 동기시켜서 상기 데이터 출력단자에 출력하는 데이터 출력버퍼와, 외부 클럭신호의 위상을 추종하는 내부 클럭신호가 개시 초기에 반주기 이내에서 동기되도록 상기 내부 클럭신호의 듀티 에러마진 내에서 위상 반전을 제어하는 지연동기회로를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
< 실 시 예 1 >
도 2는 본 발명에 의한 지연동기회로의 바람직한 일 실시예의 회로도를 나타내고 도 3은 도 2의 각부 동작 타이밍도를 나타낸다.
도 2를 참조하면, 지연동기회로(100)는 입력버퍼(110), 가변지연라인부(120), 위상검출부(130), 인버젼 제어부(140), 인버젼부(150), 보상 지연부(160)를 포함한다.
입력버퍼(110)는 외부 클럭신호 또는 수신 클럭신호(EXCLK)를 입력하여 버퍼링한다.
가변지연라인부(120)는 복수의 단위 지연셀(D)들이 종속 연결되어 순차적으로 지연시키고, 각 지연셀(D)을 통하여 서로 다른 지연특성을 가진 클럭신호들 중 인접하는 두개의 클럭신호가 멀티플렉서(MUX)를 통하여 선택된다. 선택된 두개의 클럭신호들은 인터폴레이터(INTP : Interpolater)에서 인터폴레이팅되어 내부 클럭신호(ICLK)로 출력된다.
가변지연라인부(120)는 위상검출부(130)에 의해 검출된 위상차에 응답하여 내부 클럭신호(ICLK)가 외부 클럭신호(EXCLK)의 위상에 락킹되도록 지연시킨다.
위상검출부(130)는 외부 클럭신호(EXCLK)와 재생 클럭신호(RCLK)의 위상을 비교하여 위상차에 따른 가변지연라인부(120)를 제어하는 제어신호(CTS)를 발생한다. 위상 검출부(130)는 인버젼 제어부(140)를 포함한다. 여기서, 위상검출부(130)의 인버젼 제어와 관련된 부문만 구체적으로 도시하고 나머지 부분은 생략한다. 재생 클럭신호(RCLK)는 내부 클럭신호(ICLK)를 보상 지연부(160)를 통하여 보상 지연 하여 얻은 클럭신호이다.
인버젼 제어부(140)는 인버젼 판단부와 출력래치부를 포함한다. 인버젼 판단부는 D형 플립플롭(DFF1, DFF2), 지연기(DL1), 앤드 게이트(G1)를 포함한다. D형 플립플롭이 리셋됐을 때의 정출력단자(Q)의 초기값은 로우레벨이고 부출력단자(QB)의 초기값은 하이레벨이다.
인버젼 판단부는 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성한다.
DFF1의 데이터 입력단자에 EXCLK 신호가 인가되고 클럭단자에 RCLK 신호가 인가된다. DFF1은 EXCLK 신호와 RCLK신호의 위상을 비교하여 RCLK 신호의 상승에지에서 EXCLK 신호의 제1 레벨검출신호(PD)가 DFF1의 정출력단자에 출력된다. 상승에지에서 EXCLK 신호가 하이레벨이면 하이신호가 출력되고 로우레벨이면 로우신호가 출력된다.
DFF2의 데이터 입력단자에 EXCLK 신호가 인가되고 클럭단자에 는 DL1을 통하여 RCLK 신호를 소정 시간 지연시킨 DRCLK 신호가 인가된다. 여기서 DL1은 RCLK 신호의 듀티 에러 마진 폭만큼 지연량을 가진다. 예컨대, 클럭신호의 1주기를 6ns 라 하고 듀티 에러 마진 범위를 45:55(또는55: 45)까지 허용한다면 지연량의 크기는 6ns × 10% = 600ps 정도로 결정될 것이다.
DFF1은 EXCLK 신호와 DRCLK신호의 위상을 비교하여 DRCLK 신호의 상승에지에서 EXCLK 신호의 제2 레벨검출신호(PDD)가 DFF2의 정출력단자에 출력된다. 상승에지에서 EXCLK 신호가 하이레벨이면 하이신호가 출력되고 로우레벨이면 로우신호가 출력된다.
앤드 게이트(G1)는 DFF1의 정출력신호(PD)와 DFF2의 정출력신호(PDD)를 논리곱하여 인버젼 판단신호(IDS)를 발생한다.
따라서, 본 발명에서는 인버젼 판단신호(IDS)가 DL1에서 지연된 만큼 지연되어 출력되므로 듀티 에러에 의한 오류 판단을 방지할 수 있다.
즉, 인버젼 판단부는 듀티 에러 마진 폭에 대응하는 검출 윈도우를 설정하여 검출윈도우가 수신 클럭신호의 하강에지를 포함한 경우에는 인버젼을 실행하지 않음으로써 듀티 에러에 의한 초기 락킹 오류를 방지한다.
출력래치부(144)는 DFF3을 포함한다. DFF3의 데이터 입력단자에 G1의 출력신호(IDS)가 인가되고 클럭단자에 DLL 개시신호(ST)가 인가된다. 따라서, ST 신호의 상승에지에서 IDS 신호의 레벨검출신호가 DFF3의 정출력단자에 출력된다. 상승에지에서 IDS 신호가 하이레벨이면 하이신호가 출력되고 로우레벨이면 로우신호가 출력된다.
그러므로, 인버젼 판단신호는 출력래치(DFF3)에 의해 DLL 개시에 응답하여 출력되어 인버젼부(150)에 인버젼 제어신호(ICS)로 제공된다.
인버젼부(150)는 가변지연라인부(120)의 출력신호를 반전하는 인버터(INV1)과 INV의 출력신호와 가변지연라인부(120)의 출력신호를 선택하는 스위치(SW1)를 포함한다. 스위치(SW1)는 ICS에 응답하여 스위칭된다. ICS가 로우상태인 경우에는 도시된 상태로 넌인버젼된 내부 클럭신호를 선택하고, 하이상태인 경우에는 반전된 내부 클럭신호를 선택한다.
따라서, 도 3에 도시한 바와 같이 ST 신호의 상승에지에서 IDS 신호의 하이상태가 ICS 신호로 제공되므로 RCLK 신호는 RCLKB로 반전된 상태를 나타낸다. 그러므로, RCLKB의 상승에지(ED1)가 EXCLK의 상승에지(ED2)에 추종하도록 가변지연라인부(120)의 지연량이 CTS 신호에 의해 제어된다.
도 4를 참조하면, 듀티 에러 윈도우가 EXCLK의 하강에지(ED3)를 포함하는 경우에는 PDD의 로우상태에 의해 PD의 하이상태가 G1을 통과하지 못하므로 IDS 신호가 로우상태이고 이에 ICS 신호도 로우상태를 유지하므로 ICLK 및 RCLK의 인버젼이 발생되지 않는다.
< 실 시 예 2 >
도 5는 본 발명에 의한 DLL 의 실시예 2를 나타낸다. 실시예 2는 상술한 실시예 1에 비교하여 인버젼 제어부(170)의 구성이 다르다. 나머지 구성요소들은 동일하므로 동일부호로 처리한다.
인버젼 제어부(170)는 인버전 판단부(DFF1), 제1 래치부(DFF4), 제2 래치부(DFF5), 조합회로(G2, G3), 지연기(DL1)를 포함한다. DFF1의 데이터 입력단자에 EXCLK 신호가 인가되고 클럭단자에 RCLK 신호가 인가된다. 따라서, RCLK 신호의 상승에지에서 EXCLK 신호의 레벨검출신호가 DFF1의 정출력단자에 출력된다. 상승에지에서 EXCLK 신호가 하이레벨이면 하이신호가 출력되고 로우레벨이면 로우신호가 출력된다.
DL1는 DLL 개시신호(ST)를 수 클럭 지연시킨 DST 신호를 발생한다. G2는 DST 신호에 응답하여 RCLK 신호를 게이트하여 DRCLK 신호를 발생한다. 그러므로, DRCLK 신호는 DL1에 의해 지연되어 나타난 RCLK 클럭신호가 된다.
DFF4의 데이터 입력단자에 DFF1의 정출력신호(PD)가 인가되고 클럭단자에 ST 신호가 인가된다. 따라서, ST 신호의 상승에지에서 PD 신호의 레벨검출신호가 DFF4의 부출력단자에 출력된다. 상승에지에서 PD 신호가 하이레벨이면 로우신호가 출력되고 로우레벨이면 하이신호가 출력된다. 즉, DFF4는 DLL 동작 개시 시점에서의 제1 인버젼 판단신호(IDSB)를 생성한다.
DFF5의 데이터 입력단자에 PD 신호가 인가되고 클럭단자에 DRCLK 신호가 인가된다. 따라서, DRCLK 신호의 상승에지에서 PD 신호의 레벨검출신호가 DFF5의 정출력단자에 출력된다. 상승에지에서 PD 신호가 하이레벨이면 하이신호가 출력되고 로우레벨이면 로우신호가 출력된다. DFF5는 DLL 동작 개시로부터 수 클럭이 지난 다음에 PD 신호의 레벨상태가 변하지 않고 그대로 있는지 아니면 변하였는지를 검출하는 제2 인버젼 판단신호(DIDS)를 생성한다.
낸드게이트(G3)는 DLL 동작 개시 시점에서의 인버젼 판단신호(IDSB)와 이 시점으로부터 수 클럭주기 이후 시점에서 인버젼 판단신호(DIDS)를 부정 논리곱하여 최종 인버젼 제어신호(ICS)를 발생한다. 여기서 지연된 수 클럭 주기는 인버젼 결과가 충분히 피드백 될 수 있는 클럭주기로 하는 것이 바람직하다.
즉, DLL 동작 개시 초기에 PD가 H 상태이면 인버젼을 수행하고, 인버젼한 후 수 클럭주기 이후에 PD가 L 상태로 상태천이 되었다면 듀티 에러에 의한 변동으로 인식하고 인버젼 상태를 그대로 유지한다.
반대로 수 클럭주기 이후에 PD가 H 상태를 그대로 유지하면, 인버젼을 취소한다.
실시예 2는 실시예 1에 비하여 클럭 자체의 지연이 필요 없으므로 듀티 보정 마진이 더 크다.
< 응 용 예 >
도 6은 본 발명에 의한 DLL을 채용한 SDRAM(Synchronous Dynamic Random Accesses Memory)의 블록 구성을 나타내고, 도 7은 동작 타이밍도를 나타낸다. 반 도체 메모리 장치(200)는 어드레스 레지스터 및 버퍼부(210), 타이밍 레지스터(212), 모드 레지스터(214), 로우 디코더(216), 컬럼 디코더(218), 메모리 셀어레이(220), 데이터 입력버퍼(222) 데이터 입력 레지스터(224), 데이터 출력버퍼(226), 데이터 스트로브 출력버퍼(228), DLL(230) 등을 포함한다.
SDRAM에서는 외부 클럭신호에 동기하여 데이터를 출력한다. 그러므로, 내부에 DLL(230)를 구비하여 외부 클럭신호의 위상을 추종하는 내부 클럭신호를 생성하고 생성된 내부 클럭신호에 응답하여 데이터 출력버퍼(226), 데이터 스트로브 버퍼(228)를 제어한다.
도 7에 도시한 바와 같이 내부 클럭신호(ICLK)는 외부 클럭신호(EXCLK) 보다 데이터 패스의 지연시간 만큼 위상이 앞서게 된다. 따라서, DLL의 보상 지연부에서는 데이터 패스의 지연시간 만큼 내부 클럭신호(ICLK)를 지연시켜서 재생 클럭신호(RCLK)의 위상이 EXCLK의 위상에 동기되도록 제어한다. 즉, 보상지연부는 출력 데이터가 데이터 패스를 통하여 출력패드로 출력될 때까지의 시간 만큼 지연시킨다.
그러므로, 도 7에 도시한 바와 같이 데이터 스트로브 신호, 데이터 출력신호 및 RCLK 신호는 EXCLK 신호와 위상이 동일하게 제어된다.
이와 같은 데이터 스트로브 신호, 데이터 출력신호 및 RCLK 신호의 위상을 EXCLK 신호의 위상에 동기시키기 위하여 상술한 실시예 1, 2의 DLL을 채용한다. 통상적으로 반도체 메모리에서는 대기 모드에서 소모전류를 줄이기 위하여 DLL을 오프시켰다가 액티브 모드에서 다시 DLL을 온시키는 방식으로 구동한다. 따라서, DLL 온시에 개시 초기에 빠른 위상 락킹동작을 위하여 인버젼 방식을 채택하게 된다. 그러므로 본 발명의 DLL은 이러한 인버젼 방식에서 인버젼 오동작으로 인한 락킹 실패 등을 방지할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에서는 듀티 에러 마진 범위 내에서는 인버젼을 취소함으로써 정확한 인버젼을 판단할 수 있으므로 듀티 에러로 인한 인버젼 오동작을 방지하여 락킹 동작을 확실하게 제어할 수 있다.

Claims (18)

  1. 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 제1레벨 검출신호를 생성하고 상기 수신 클럭 신호와 듀티에러마진을 포함한 상기 재생 클럭신호의 위상을 비교하여 제2레벨 검출신호를 생성하여 상기 제1레벨 검출신호와 상기 제2레벨 검출신호에 기초하여 인버젼 판단신호를 생성하는 인버전 판단부;
    개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 인버젼 제어신호를 발생하는 출력 래치부를 구비한 것을 특징으로 하는 지연동기회로의 인버젼 제어회로.
  2. 제1항에 있어서, 상기 인버젼 판단부는
    상기 재생 클럭신호의 상승에지에서 수신 클럭신호의 레벨상태를 래치하여 제1레벨 검출신호를 출력하는 제1래치;
    상기 재생 클럭신호를 듀티 에러 마진 만큼 지연시킨 지연 재생 클럭신호를 발생하는 지연기;
    상기 지연 재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제2레벨 검출신호를 출력하는 제2래치; 및
    상기 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 조합회로를 구비한 것을 특징으로 하는 지연동기회로의 인버젼 제어회로.
  3. 제2항에 있어서, 상기 조합회로는 앤드 게이트로 구성한 것을 특징으로 하는 지연동기회로의 인버젼 제어회로.
  4. 수신 클럭신호와 재생 클럭신호의 위상을 비교하여 레벨 검출신호를 생성하는 인버젼 판단부;
    개시신호에 동기하여 상기 레벨 검출신호를 래치하여 제1 인버젼 판단신호를 발생하는 제1 래치부;
    상기 개시신호 이후 소정 시간 후에 상기 재생 클럭신호에 동기하여 상기 레벨 검출신호를 래치하여 제2 인버젼 제어신호를 발생하는 제2래치부;
    상기 제1 인버젼 판단신호 및 상기 제2 인버젼 판단신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 제어신호를 생성하는 조합회로를 구비한 것을 특징으로 하는 지연동기회로의 인버젼 제어회로.
  5. 제4항에 있어서, 상기 조합회로는 노아 게이트로 구성한 것을 특징으로 하는 지연동기회로의 인버젼 제어회로.
  6. 지연제어신호에 응답하여 수신 클럭신호의 위상을 추종하는 재생 클럭신호를 발생하는 가변지연라인부;
    상기 재생 클럭신호와 상기 수신 클럭신호의 위상차에 대응하는 상기 지연제어신호와 위상차 검출신호를 발생하는 위상검출부;
    상기 위상차 검출신호에 응답하여 상기 재생 클럭신호의 인버젼 여부를 판단하여 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 개시신호에 동기하여 인버젼 제어신호로 출력하는 인버젼 제어부;
    상기 인버젼 제어신호에 응답하여 상기 재생 클럭신호와 반전된 재생 클럭신호를 선택적으로 출력하는 인버젼부를 구비한 것을 특징으로 하는 지연동기회로.
  7. 제6항에 있어서, 상기 인버젼 제어부는
    상기 재생 클럭신호의 상승에지에서 수신 클럭신호의 레벨상태를 래치하여 제1레벨 검출신호를 출력하는 제1래치;
    상기 재생 클럭신호를 듀티 에러 마진 만큼 지연시킨 지연 재생 클럭신호를 발생하는 지연기;
    상기 지연 재생 클럭신호의 상승에지에서 상기 수신 클럭신호의 레벨상태를 래치하여 제2레벨 검출신호를 출력하는 제2래치부; 및
    상기 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 조합회로; 및
    상기 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 상기 인버젼 제어신호를 발생하는 출력 래치부를 구비한 것을 특징으로 하는 지연동기회로.
  8. 제6항에 있어서, 상기 인버젼 제어부는
    상기 위상차 검출신호에 응답하여 인버젼 판단신호를 생성하는 인버젼 판단 부;
    상기 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 제1 인버젼 제어신호를 발생하는 제1 래치부;
    상기 개시신호 이후 소정 시간 후에 상기 재생 클럭신호에 동기하여 상기 인버젼 판단신호를 래치하여 제2 인버젼 제어신호를 발생하는 제2래치부;
    상기 제1 인버젼 판단신호 및 제2 인버젼 판단신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 상기 인버젼 제어신호를 생성하는 조합회로를 구비한 것을 특징으로 하는 지연동기회로.
  9. 제6항에 있어서, 상기 인버젼부는
    상기 재생 클럭신호를 입력하여 상기 반전 재생 클럭신호를 출력하는 인버터; 및
    상기 인버젼 제어신호에 응답하여 상기 인버터로부터 제공된 반전 재생 클럭신호와 상기 재생 클럭신호를 선택적으로 스위칭하는 스위치를 구비한 것을 특징으로 하는 지연동기회로.
  10. 제6항에 있어서, 상기 회로는
    상기 위상 검출부에 제공되는 재생 클럭신호를 보상 지연하는 보상 지연기를 더 구비하는 것을 특징으로 하는 지연동기회로.
  11. 삭제
  12. 메모리 셀 어레이;
    외부 클럭신호를 입력하는 입력단자;
    데이터 출력단자;
    내부 클럭신호에 응답하여 상기 메모리 셀 어레이로부터 독출된 데이터를 상기 외부 클럭신호에 동기시켜서 상기 데이터 출력단자에 출력하는 데이터 출력버퍼; 및
    지연동기회로를 구비하며, 상기 상기 지연동기회로는
    지연제어신호에 응답하여 외부 클럭신호의 위상을 추종하는 내부 클럭신호를 발생하는 가변지연라인부;
    상기 내부 클럭신호와 상기 외부 클럭신호의 위상차에 대응하는 상기 지연제어신호와 위상차 검출신호를 발생하는 위상검출부;
    상기 위상차 검출신호에 응답하여 상기 내부 클럭신호의 인버젼 여부를 판단하여 상기 내부 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 개시신호에 동기하여 인버젼 제어신호로 출력하는 인버젼 제어부;
    상기 인버젼 제어신호에 응답하여 상기 내부 클럭신호와 반전된 내부 클럭신호를 선택적으로 출력하는 인버젼부를 구비한 것을 특징으로 하는 동기형 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 인버젼 제어부는
    상기 내부 클럭신호의 상승에지에서 수신 클럭신호의 레벨상태를 래치하여 제1레벨 검출신호를 출력하는 제1래치부;
    상기 내부 클럭신호를 듀티 에러 마진만큼 지연시킨 지연 내부 클럭신호를 발생하는 지연기;
    상기 지연 내부 클럭신호의 상승에지에서 상기 외부 클럭신호의 레벨상태를 래치하여 제2레벨 검출신호를 출력하는 제2래치부; 및
    상기 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 상기 내부 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 조합회로; 및
    상기 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 상기 인버젼 제어신호를 발생하는 출력 래치부를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 인버젼 제어부는
    상기 위상차 검출신호에 응답하여 인버젼 판단신호를 생성하는 인버젼 판단부;
    상기 개시신호에 동기하여 상기 인버젼 판단신호를 래치하여 제1 인버젼 제어신호를 발생하는 제1 래치부;
    상기 개시신호 이후 소정 시간 후에 상기 내부 클럭신호에 동기하여 상기 인 버젼 판단신호를 래치하여 제2 인버젼 제어신호를 발생하는 제2래치부;
    상기 제1 인버젼 판단신호 및 제2 인버젼 판단신호의 조합에 의해 상기 내부 클럭신호의 듀티 에러마진을 포함한 상기 인버젼 제어신호를 생성하는 조합회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 인버젼부는
    상기 내부 클럭신호를 입력하여 상기 반전 내부 클럭신호를 출력하는 인버터; 및
    상기 인버젼 제어신호에 응답하여 상기 인버터로부터 제공된 반전 내부 클럭신호와 상기 내부 클럭신호를 선택적으로 스위칭하는 스위치를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 회로는
    상기 위상 검출부에 제공되는 내부 클럭신호를 보상 지연하는 보상 지연기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 재생 클럭신호의 상승에지에서 수신 클럭신호의 레벨상태를 검출하여 제1레벨 검출신호를 출력하는 단계;
    상기 재생 클럭신호를 듀티 에러 마진만큼 지연시킨 지연 재생 클럭신호를 발생하는 단계;
    상기 지연 재생 클럭신호의 상승에지에서 외부 클럭신호의 레벨상태를 검출하여 제2레벨 검출신호를 출력하는 단계;
    상기 제1레벨 검출신호 및 제2레벨 검출신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 판단신호를 생성하는 단계; 및
    개시신호에 동기하여 상기 인버젼 판단신호를 인버젼 제어신호로 발생하는 단계를 구비한 것을 특징으로 하는 지연동기회로의 인버젼 제어방법.
  18. 수신 클럭신호와 재생 클럭신호의 위상차에 따른 레벨 검출신호를 생성하는 단계;
    개시신호에 동기하여 상기 레벨 검출신호를 제1 인버젼 판단신호로 발생하는 단계;
    상기 개시신호 이후 소정 시간 후의 재생 클럭신호에 동기하여 상기 레벨 검출신호를 제2 인버젼 판단신호로 발생하는 단계;
    상기 제1 인버젼 판단신호 및 제2 인버젼 판단신호의 조합에 의해 상기 재생 클럭신호의 듀티 에러마진을 포함한 인버젼 제어신호를 생성하는 단계를 구비한 것을 특징으로 하는 지연동기회로의 인버젼 제어방법.
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