KR100543910B1 - 디지털 지연고정루프 및 그의 제어 방법 - Google Patents

디지털 지연고정루프 및 그의 제어 방법 Download PDF

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Abstract

본 발명은 최대의 지터가 나타나는 구간을 미리 예측하고, 그 구간을 검출함으로써 지터를 최소화 할 수 있는 디지털 지연고정루프와 디지털 지연고정루프의 제어 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 소오스 클럭과 기준 클럭을 생성하기 위한 클럭 생성부; 상기 소오스 클럭을 소정 시간 만큼 지연시키기 위하여 복수의 단위 딜레이를 구비하는 딜레이 라인; 상기 딜레이 라인의 출력에 실제 내부 회로의 지연 시간을 반영하기 위한 딜레이 모델; 상기 기준 클럭과, 상기 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하기 위한 위상 비교부; 상기 위상 비교부로부터 출력된 위상 비교 신호에 응답하여 최대 지터 시점을 검출하여 멀티 지연 인에이블 신호를 생성하기 위한 지터 검출부; 및 상기 위상 비교 신호 및 상기 멀티 지연 인에이블 신호에 응답하여 단위 딜레이 또는 멀티 딜레이 단위로 상기 딜레이 라인의 지연량을 조절하기 위한 딜레이 제어부를 포함하는 디지털 지연고정루프를 제공한다.
또한, 본 발명은, 기준 클럭과 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하는 단계; 상기 위상 비교 결과에 따라 최대 지터 시점을 검출하는 단계; 및 상기 최대 지터 시점이 검출됨에 따라 딜레이 라인의 지연량을 멀티 딜레이 단위로 조절하는 단계를 포함하는 디지털 지연고정루프의 제어 방법을 제공한다.
지터 검출, 멀티 딜레이, 단위 딜레이, 서밍부, 딜레이 제어부, 디지털 지연고정루프(DLL).

Description

디지털 지연고정루프 및 그의 제어 방법{DIGITAL DELAY LOCKED LOOP AND METHOD FOR CONTROLLING THEREOF}
도 1은 종래기술에 따른 RC DLL을 도시한 블럭도.
도 2는 도 1에 도시된 클럭 생성부의 일예를 도시한 상세 회로도.
도 3은 종래기술에 따른 위
상 비교부와 딜레이 제어부의 일부를 도시한 상세회로도.
도 4는 종래기술에 따른 RC DLL의 쉬프트 레지스터를 도시한 상세 회로도.
도 5는 종래기술에 따른 RC DLL의 딜레이 라인을 도시한 상세 회로도.
도 6은 파워 노이즈가 없는 경우의 DLL 레이턴시를 도시한 타이밍도.
도 7은 파워 노이즈가 있는 경우의 DLL 레이턴시를 도시한 타이밍도.
도 8은 본 발명의 일실시예에 따른 디지털 DLL을 도시한 블럭도.
도 9는 위상 비교부와 지터 검출부를 도시한 상세 블럭도.
도 10은 서밍부를 도시한 상세 회로도.
도 11은 본 발명의 일실시예에 따른 위상비교부와 딜레이 제어부의 일부를 도시한 상세 회로도.
도 12는 N비트의 쉬프트 레지스터로 구성된 지터 검출부의 저장부를 일예를 도시한 상세 회로도.
도 13은 기준 클럭과 피드백 클럭 간의 위상 비교를 통해 2비트 쉬프팅 동작을 하는 DLL의 일예의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
80 : 클럭 생성부 81 : 딜레이 라인
82 : 딜레이 모델 83 : 위상 비교부
84 : 지터 검출부 85 : 딜레이 제어부
86 : 분주부
본 발명은 반도체 메모리 장치에 사용되는 지연고정루프(Delay Locked Loop; 이하 DLL이라 함)에 관한 것으로, 특히 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 또는 SDR(Single Data Rate) SDRAM에서 사용되는 DLL에 관한 것으로, 더욱 상세하게는 지터(Jitter) 특성을 향상시킨 DLL 회로에 관한 것이다.
DLL은 반도체 메모리 장치 예컨대, SDRAM의 외부에서 입력되는 클럭 즉, 외부 클럭(external clock)을 바탕으로 SDRAM 내부에서 외부로 나가는 데이타의 타이 밍을 제어하는 회로이다. 데이타를 오류없이 칩셋(chipset)에 전해주기 위해서는 SDRAM과 칩셋간의 클럭에 동기화시켜 주어야하기 때문이다.
DLL이 SDRAM에 쓰이는 이유는 외부 클럭이 SDRAM 내부로 들어오면서 거치는 입력 클럭 생성부(input clock buffer)와 라인 로딩(line loading)과 데이타 출력 버퍼(data output buffer)와 그 외의 로직 회로들에 의해 위상이 지연되어 외부 클럭의 위상과 내부클럭의 위상이 틀어지기 때문이다.
SDRAM 내부의 회로에 의해 지연된 위상을 클럭 스큐(clock skew)라 하며, 이를 보상하여 내부에서 외부로 나가는 데이타의 위상이 클럭과 위상차가 나지 않도록 역할을 하는 회로가 DLL이다. DLL은 외부 클럭을 바탕으로 SDRAM 코아(core)에서 센싱된 데이타가 데이타 출력 버퍼를 거쳐서 나가는 시각이 외부에서 들어오는 클럭의 타이밍과 동일하게 만들어 준다.
이러한 DLL은 그 방식에 따라 크게 아날로그 DLL(Analog DLL)과 디지탈 DLL(Digital DLL)로 나뉘며, 다시 디지탈 DLL은, 레지스터 제어 DLL(Register Controlled DLL; 이하 RC DLL이라 함)과 하이브리드(Hybrid) DLL과 동기형 미러 DLL(Synchronous Mirror DLL; 이하 SM DLL이라 함)과 측정 제어 DLL(Measured Controlled DLL; 이하 MC DLL이라 함) 등 여러 가지 형태가 존재한다.
도 1은 종래기술에 따른 DLL을 도시한 블럭도로서, RC DLL을 바탕으로 하고 있다.
도 1을 참조하면, RC DLL은, 외부 클럭(eclk)을 버퍼링하여 소오스 클럭(rclk, fclk)과 기준 클럭(ref)을 생성하는 클럭 생성부(10)와, 기준클럭(ref) 과 딜레이 모델(16)을 거쳐 피드백된 피드백 클럭(fb)의 위상을 비교하여 기준 클럭(ref)과 피드백 클럭(fb)의 위상차를 검출하는 위상 비교부(11)와, 레지스터와 딜레이 선택부로 이루어져 위상 비교부(11)의 결과에 따라 딜레이 라인(13)의 지연량을 제어하기 위한 딜레이 제어부(12)와, 클럭 생성부(10)의 출력인 소오스 클럭(rclk)을 딜레이 제어부(12)의 제어에 따라 딜레이시키는 딜레인 라인(13)과, 딜레이 라인(13)의 출력을 출력 버퍼(15)까지 전달하는 클럭신호라인(14, clock signal line)과, 코아에서 데이타를 받아 클럭신호라인(14)의 클럭에 동기되어 출력 단자로 데이타를 출력하는 출력 버퍼(15)와, 외부 클럭(eclk)이 들어와 딜레이 라인(13) 전까지, 그리고 딜레이 라인(13)의 출력 클럭이 칩 외부까지 나갈 때까지의 딜레이 요소들을 모델링한 것으로 피드백 루프를 통해 위상 비교부(11)에 비교할 피드백 클럭(fb)을 제공하는 딜레이 모델부(16)를 구비하여 구성된다.
전술한 각 구성부의 기능을 구체적으로 살펴 본다.
클럭 생성부(10)는 외부 클럭(eclk)을 바탕으로 소오스 클럭(rclk, fclk_과 기준 클럭(ref)을 생성한다. 즉, 외부에서 인가되는 클럭(eclk)/클럭바(eclkb) 신호를 이용하여 DLL의 내부에서 사용되는 클럭인 라이징 클럭(rclk), 폴링 클럭(fclk) 및 기준 클럭(ref)를 생성한다.
도 2는 도 1에 도시된 클럭 생성부의 일예를 도시한 상세 회로도이다.
도 2를 참조하면, 차동 증폭기의 입력단을 이루는 NMOS 트랜지스터(N20, N21)는 외부 클럭바(eclkb)와 외부 클럭(eclk)을 각각 게이트 입력으로 한다. M20과 N21의 소스와 접지전압단(VSS) 사이에는 인에이블 신호(enable)에 의해 게이트 가 제어되는 NMOS 트랜지스터(N22)가 접속되어 있다.
N20과 N21의 각 드레인과 전원전압단(VDD) 사이에는 게이트가 공통 접속된 피모스 트랜지스터(P20)와 피모스 트랜지스터(P21)각각 배치되어 있으며, N21의 드레인에서 출력되는 신호는 인버터(I20)에서 반전되어 CLK를 출력한다.
도 2에서 표시한 차동 비교 장치 이외에 외부 클럭을 입력으로 하여 외부 클럭(eclk)의 라이징 에지(rising edge)에 동기되어 발생하는 라이징 클럭(rclk)을 생성하기 위한 제1클럭 생성부와, 외부 클럭바(eclkb)를 입력으로 하여 외부 클럭의 폴링 에지(falling edge)에 동기되어 발생하는 폴링 클럭(fclk)를 생성하기 위한 제2클럭 생성부로 구성될 수 있으나, 여기서는 클럭 생성부로 간략화하였다.
위상 비교부(도 1의 도면부호 '11')는 DLL의 기준 클럭(ref)와 피드백 클럭(fb)의 위상을 비교하여 두 클럭의 위상차를 검출하는 것으로, 보통의 경우 DLL의 전력소모를 줄이기 위해 외부에서 들어오는 클럭을 분주기를 통해 주파수를 낮추어서 비교를 하게 된다.
여기서는 분주기를 사용하지 않고 라이징 클럭(rclk)을 기준 클럭(ref)로 바로 사용하였다.
도 3은 종래기술에 따른 위상 비교부와 딜레이 제어부의 일부를 도시한 상세회로도이다.
도 3을 참조하면, 위상 비교부는 기준 클럭(ref)과 피드백 클럭(fb)을 입력받아 기준 클럭(ref)과 피드백 클럭(fb)의 두 클럭 신호가 입력되었음을 검출하여 입력 확인 펄스(cmp)를 발생시키기 위한 입력 확인 펄스 발생부(110)와, 피드백 클 럭(fb)이 단위 딜레이(113)에 의해 단위 시간 지연된 신호(fbd)와 기준 클럭(ref) 및 입력 확인 펄스(cmp)에 응답하여 쉬프트 레프트 제어신호(lsh)를 발생시키기 위한 쉬프트 레프트 제어신호 발생부(111)와, 피드백 클럭(fb)과 기준 클럭(ref) 및 입력 확인 펄스(cmp)에 응답하여 쉬프트 라이트 제어신호(rsh)를 발생시키기 위한 쉬프트 라이트 제어신호 발생부(112)를 구비하여 구성된다.
여기서, 단위 딜레이(113)는, 피드백 클럭(fb)을 단위 지연 시간 만큼 지연시키기 위하여 예컨대, 하나의 인버터와 하나의 낸드 게이트로 이루어진다.
쉬프트 레프트 제어신호 발생부(111)와 쉬프트 라이트 제어신호 발생부(112)는 서로 대칭적인 구조로서 복수의 크로스 커플로 연결된 낸드 래치와 낸드게이트 및 인버터로 이루어지는 바, 이는 통상적인 구성이므로 그 세부적인 연결 구조에 대한 설명을 생략한다.
또한, 도면부호 '120'은 딜레이 제어부에 포함된 쉬프트 레지스터 제어신호 발생부를 나타낸다.
쉬프트 레지스터 제어신호 발생부(120)는 복수의 크로스 커플로 연결된 낸드 래치와 낸드게이트 및 인버터로 이루어진다.
도시된 위상 비교부에서는 기준 클럭(ref)과 피드백 클럭(fb)의 위상을 비교한다. 이 비교의 결과를 바탕으로 딜레이 제어부(도 1의 도면부호 '12')를 제어하게 되는데, 보통의 위상비교부(11)는 피드백 클럭(fb)의 '리드(lead)', '래그(lag)', '락킹(locking)'의 3가지 정보를 출력한다. 위상비교부(11)는 딜레이 제어부(12)의 쉬프트 레지스터의 쉬프팅 동작을 제어하는 추가적인 블럭이 있는 바, 쉬프트 레지스터 제어신호 발생부(도 3의 도면부호 '120')가 이러한 역할을 한다.
쉬프트 레지스터 제어신호 발생부(120)는 기준 클럭(ref(구체적으로는 cmpb))를 입력받아 T-플립플롭의 기능을 이용해 쉬프팅 신호(shifting signal)을 생성한다.
딜레이 제어부(12)는, 전술한 쉬프트 레지스터 제어신호 발생부(120)와 딜레이 라인(13)의 입력 패쓰를 정해줄 수 있는 로직과 패쓰의 위치를 바꾸어 주는 양방향 쉬프트 레지스터(bidirectional shift register)로 구성되어 있다.
도 4는 종래기술에 따른 RC DLL의 쉬프트 레지스터를 도시한 상세 회로도이다.
도 4를 참조하면, 쉬프트 레지스터는 다수(m*n)의 스테이지로 구성된다. 하나의 스테이지를 예로 들어 설명하면, 각 스테이지는 낸드게이트(NAND)와 인버터(INV)로 구성된 반전 래치(L)와, 쉬프트 신호(sre, sro, sle, slo)에 제어받아 래치(L)에 래치된 값을 변경하기 위한 스위칭부(S)와, 이전 스테이지의 래치의 정출력과 다음 스테이지의 래치의 부출력을 논리 조합하기 위한 논리 조합부(C)를 구비한다.
여기서, 각 스테이지의 래치(L)는 초기화를 위해 리셋 신호(resetz)를 낸드 게이트(NAND)의 일입력으로 받아들이며, 해당 래치(L)의 부출력을 타입력으로 받아들인다.
스위칭부(S)는 래치(L)의 정출력단에 접속되며 홀수 쉬프트 라이트 신호(sro)에 제어받는 NMOS 트랜지스터(M1)와, 래치(L)의 부출력단에 접속되며 짝수 쉬프트 레프트 신호(sle)에 제어받는 NMOS 트랜지스터(M2)와, 이전 스테이지의 래치(L)의 부출력에 제어받아 NMOS 트랜지스터(M1)와 함께 래치(L)의 정출력단과 접지전원단 사이에 선택적으로 경로를 생성하기 위한 NMOS 트랜지스터(M4)를 구비한다.
한편, 이전 스테이지와 다음 스테이지에서는 쉬프트 신호(sre, sro, sle, slo) 중 짝수 쉬프트 라이트 신호(sre) 및 홀수 쉬프트 신호(slo)에 제어받게 된다.
그리고, 논리 조합부(C)는 이전 스테이지의 래치의 정출력과 다음 스테이지의 래치의 부출력을 입력으로 하는 오아게이트(OR)로 구현된다.
즉, 쉬프트 레지스터는 4개의 입력 신호(sre, sro, sle, slo)를 받아 쉬프팅 동작을 하게 되며, 초기의 입력 조건(initial input condition)은 양 끝을 잡아주어 초기 최대/최소 딜레이(initially max/min delay)를 가지게 할 수 있다. 쉬프트 레지스터에 입력되는 신호는 쉬프트 라이트 2개(sre, sro)와 쉬프트 레프트 2개(sle, slo)로 구성되어 있다.
도 5는 종래기술에 따른 RC DLL의 딜레이 라인을 도시한 상세 회로도이다.
딜레이 라인(13)은, 외부에서 들어 온 클럭의 위상을 지연시키는 회로로서, 이 때 위상 지연 정도는 위상비교부(11)를 통해 결정되며, 딜레이 제어부(12)에 의해 제어를 받아 위상 지연을 결정하는 딜레이 패쓰를 형성하게 된다. 딜레이 라인(13)은 낸드 게이트와 인버터로 연결되어 있는 복수의 단위 딜레이로 구성되어 있다. 각각의 단위 딜레이의 입력은 쉬프트 레지스터에 1대 1로 연결되어 있으며, 쉬프트 레지스터의 출력단이 로직하이가 되는 곳이 기준 클럭이 들어 오는 패쓰로 결정된다.
구체적인 구성을 도 5를 참조하여 설명한다.
도 5를 참조하면, 딜레이 라인은 입력 클럭(clk)을 일입력으로 하고 지연선택신호(sel_1, ···, sel_m-1, sel_m, sel_m+1, ···, sel_m*n)와, 각 낸드게이트(NAND1, ···, NANDm-1, NANDm, NANDm+1, ···, NANDm*n)의 출력에 제어받는 m*n개의 단위 딜레이부(DU1, ···, DUm-1, MDm, DUm+1, ···, DUm*n)를 구비한다.
여기서, 각 단위 딜레이부는 2개의 낸드 게이트 이루어지는데, m번째 단위 딜레이부(DUm)의 경우, 이전 단위 딜레이부(DUm-1)의 출력을 일입력으로 하고 해당 낸드게이트(NANDm)의 출력을 타입력으로 하는 제1낸드게이트(NAND100)와, 전원전압(VDD)을 일입력으로 하고 제1낸드게이트(NAND100)의 출력을 타입력으로 하는 제2낸드게이트(NAND200)로 구성된다. 단, 첫번째 단위 딜레이(DU1)는 이전 단위 딜레이가 없으므로 이전 단위 딜레이부의 출력 대신에 전원전압(VDD)을 받는다.
딜레이 모델(16)은 칩 외부의 클럭이 들어와 딜레이 라인(13)을 거치기 전까지, 그리고 딜레이 라인(13)의 출력 클럭이 칩 외부까지 나갈 때까지의 딜레이 요소들을 모델링해 놓은 것이다. 정확한 딜레이 요소들은 DLL이 가지는 성능 중의 스큐 값을 결정하게 되며, 딜레이 모델(16)은 기본 회로를 축소(shrink)하거나 단순화(simplify)하거나 그대로 이용하는 방법이 있다. 실제로 딜레이 모델부(16)는 클 럭 생성부(10)와 DLL 클럭분주기, 분주기 R/F 및 출력 버퍼(15)를 모델링 해 놓는다.
도 6은 파워 노이즈가 없는 경우의 DLL 레이턴시를 도시한 타이밍도이며, 도 7은 파워 노이즈가 있는 경우의 DLL 레이턴시를 도시한 타이밍도이다.
이하에서는 전술한 도 1 내지 도 5의 구성을 DLL의 전반적인 동작과 도 6 및 도 7을 참조하여 DLL의 레이턴시에 따른 문제점을 살펴 본다.
DLL은 전술한 바와 같이, 외부 클럭과 내부 클럭 간의 위상을 동기화시키기 위한 회로이다. 두 클럭의 위상을 동기화시키기 위해서 위상 비교부(11)에서는 양 클럭(기준클럭(ref)과 피드백 클럭(fb))을 계속 비교한다. 위상 비교부(11)는 기준클럭(ref)과 피드백 클럭(fb) 간의 위상 정보를 바탕으로 딜레이 제어부(12)에 정보를 제공하여 딜레이 라인(13)을 조정하여 그 위상 차를 감소시킨다.
내부 클럭과 외부 클럭의 위상차가 발생하여 딜레이 라인(13)의 패쓰를 변경시켜야 하기 까지는 위상 비교부(11)와 딜레이 제어부(12)를 거쳐야만 한다. 이는 도 6에 도시된 '시점1'에서 딜레이 라인의 입력 클럭 즉, 딜레이 제어부(12)의 출력,이 원하는 위상보다 뒤에 있게 된다면, 일정 딜레이를 거쳐(입력된 클럭이 딜레이 라인을 거친 후 딜레이 모델의 딜레이를 거치게 됨) 위상 비교부(11)에 들어오게 된다.
위상 비교부(11)에 들어 온 시점은 앞선 '시점1' 보다 늦은 '시점2'이며, '시점2'에서 위상비교 결과가 딜레이 제어부(12)에 정보를 제공해 딜레이 라인의 패쓰를 조정하기 까지는 또 일정한 시간이 소요되게 된다. 그러므로, 딜레이 라인(13)의 딜레이 값이 변하게 되는 시점은 '시점2'에서 일정 시간이 흐른 '시점3'이 된다.
이러한 이유로, 도 6에 도시된 바와 같이 DLL은 내부적으로 위상을 보정하기 위한 레이턴시(latency)를 가지게 된다.
기본적으로 DLL에 노이즈를 생각하지 않은 상황에서는 단위 딜레이부의 레졸루션(resolution) 만큼 만의 스테이트 에러(state error) 즉, 스큐만이 존재하게 되며, 이러한 상황에서는 DLL 내부의 레이턴시는 문제가 되지 않는다.
이렇듯, DLL 레이턴시는 이상적인 동작 환경에서는 문제가 되지 않으며, 이와 같이 DLL은 딜레이 모델(16)이 이상적인 경우 단위 딜레이의 딜레이 만큼의 스큐 성분을 가지게 된다.
DLL의 동작에서는 여러가지 노이즈 성분이 발생하게 된다. 이러한 노이즈 성분은 딜레이 라인(13)과 딜레이 모델(16)의 지연량을 변화시켜 외부 클럭과 내부 클럭간의 위상차를 발생시키며, 이 때 생기는 불규칙적인 위상차를 지터(jitter)라고 한다.
이러한 지터 성분은 DLL 락킹 후(지연 고정 후)에도 DLL의 위상 비교 동작을 계속함으로써 줄일 수 있다. 하지만, 여전히 DLL의 내부 레이턴시가 있으므로 지터 성분을 정확한 시점에서 상쇄시킬 수 없다.
전술한 바와 같이, '시점1'에서 딜레이 라인(13)에 파워 노이즈가 첨가되어 딜레이 값이 변화되어 클럭의 위상을 보정해야 하는 경우, 그 보정이 이루어지는 시점은 일정 시간이 흐른 '시점3'이 된다. 그러나, 실제 '시점3'의 상황에서 딜레 이 라인(13)에 영향을 미치는 파워 노이즈 값을 예상하기 어렵기 때문에, '시점3'의 클럭 위상 변화에 대해서는 알 수 없다. 다만 예상할 수 있는 상황은 '시점1'에서 딜레이 라인(13)의 서플라이 파워가 파워 노이즈에 의해 전압이 올라가 클럭의 위상을 빠르게 한 반면, '시점3'에서는 파워 노이즈의 값이 서플라이 파워를 낮추게 될 경우 최악의 지터 값을 가지게 된다(도 7 참조).
이는 '시점1'에 의해 피드백된 위상 비교부(11)의 결과가 딜레이 라인(13)의 패쓰를 늘리기 때문이다. 이러한 상황에서 서플라이 파워가 낮아져 단위 딜레이 값이 늘어나는 경우 최대 지터를 보이게 된다. 물론 '시점1'에서 서플라이 전압이 낮아졌다가 '시점3'에서는 높아지는 경우도 마찬가지이다.
특히, SDRAM과 같이 데이타를 클럭에 동기화시켜 전송하는 방식의 시스템에서는 지터의 피크치(peak to peak jitter)가 가장 문제시 되기 때문에 최악의 지터는 SDRAM의 동작에 에러를 가져올 수 있다.
도 7은 파워 노이즈에 의해 VDD 서플라이 전압이 낮아졌다가 다시 제 레벨을 찾아가는 경우를 상정해 예시를 들어 보았다.
VDD 파워가 낮아지는 경우 딜레이 라인과 딜레이 모델부의 딜레이는 역방향의 딜레이 변화량을 가진다. 이와 같은 딜레이 변화량은 일정 시간이 흐른 후 위상비교부에 영향을 미치게 된다.
도 7의 위상 비교부에서 보이는 딜레이 변화 항목이 바로 그것이다. 파워 노이즈에 의해 딜레이 값이 변화되는 것을 위상 비교부에서는 약간의 시간 후에 볼 수 있다. 위상 비교부에서는 이 딜레이 변화량을 바탕으로 도 6에서와 같이 레이턴 시를 가지고 딜레이 라인에 피드백을 가하게 된다. 이러한 방식으로 DLL은 레이턴시에 의해 파워가 변하는 시점에서 가장 큰 지터를 갖게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 최대의 지터가 나타나는 구간을 미리 예측하고, 그 구간을 검출함으로써 지터를 최소화 할 수 있는 디지털 지연고정루프와 디지털 지연고정루프의 제어 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 소오스 클럭과 기준 클럭을 생성하기 위한 클럭 생성부; 상기 소오스 클럭을 소정 시간 만큼 지연시키기 위하여 복수의 단위 딜레이를 구비하는 딜레이 라인; 상기 딜레이 라인의 출력에 실제 내부 회로의 지연 시간을 반영하기 위한 딜레이 모델; 상기 기준 클럭과, 상기 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하기 위한 위상 비교부; 상기 위상 비교 수단으로부터 출력된 위상 비교 신호에 응답하여 최대 지터 시점을 검출하고, 그에 대응하는 멀티 지연 인에이블 신호를 생성하여 출력하기 위한 지터 검출 수단; 및 상기 위상 비교 신호 및 상기 멀티 지연 인에이블 신호에 응답하여 단위 딜레이 또는 멀티 딜레이 단위로 상기 딜레이 라인의 지연량을 조절하기 위한 딜레이 제어부를 포함하는 디지털 지연고정루프를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 기준 클럭과 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하는 단계; 상기 위상 비교 결과에 대응하는 최대 지터 시점을 검출하는 단계; 및 상기 최대 지터 시점이 검출됨에 따라 딜레이 라인의 지연량을 멀티 딜레이 단위로 조절하는 단계를 포함하는 디지털 지연고정루프의 제어 방법을 제공한다.
본 발명에서는 DLL 내부에서 발생하는 노이즈 예컨대, 일정한 주기성을 갖는 파워 노이즈에 의해 딜레이가 변화(Delay variation)될 경우 지터를 최소화하기 위해 다음과 같은 알고리즘을 적용하였다.
즉, DLL이 200 사이클(SDRAM의 허용 최대 사이클)의 지연 고정을 위한 시간 후에, 파워 노이즈 등에 의해 일정 횟수 동안 계속적인 딜레이 라인의 증가(또는 감소)를 지시하게 되면, 이후 전술한 도 7과 같은 최대 지터 구간을 피하기 위해 딜레이 라인의 감소(또는 증가)를 위해 한단의 단위로 딜레이 라인을 제어 즉, 움직이는 것이 아닌 2단 이상의 멀티 단위로 딜레이 라인을 제어한다.
이는 지연 고정 이후, 노이즈에 의한 위상 비교 신호의 딜레이의 일정한 증가(또는 감소)가 기설정된 시간 이상 지속된 후, 감소(또는 증가)로 변화하는 시점에서 DLL 내부의 레이턴시에 의해 최대의 지터가 발생하므로, 이렇게 지터가 최대가 되는 시점을 검출하고, 이 때 딜레이 라인을 멀티 딜레이 단위로 제어하는 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 8은 본 발명의 일실시예에 따른 디지털 DLL을 도시한 블럭도이다.
도 8을 참조하면, DLL은, 외부 클럭(eclk)를 입력받아 소오스 클럭(rclk, fclk)과 기준 클럭(ref)을 생성하기 위한 클럭 생성부(80)와, 소오스 클럭(rclk, fclk)을 소정 시간 만큼 지연시키기 위하여 복수의 단위 딜레이를 구비하는 딜레이 라인(81)과, 딜레이 라인(81)의 출력(clk_dll)에 실제 내부 회로의 지연 시간을 반영하기 위한 딜레이 모델(82)과, 기준 클럭(ref)과, 딜레이 모델(82)로부터 출력된 피드백 클럭(fb)의 위상을 비교하기 위한 위상 비교부(83)와, 위상 비교부(83)로부터 출력된 위상 비교 신호(lsh, rsh)에 응답하여 최대 지터 시점을 검출하여 멀티 지연 인에이블 신호(en)를 생성하기 위한 지터 검출부(84)와, 위상 비교 신호(lsh, rsh) 및 멀티 지연 인에이블 신호(en)에 응답하여 단위 딜레이 또는 멀티 딜레이 단위로 딜레이 라인(81)의 지연량을 조절하기 위한 딜레이 제어부(85)를 구비하여 구성된다.
여기서, 지터 검출부(84)는, 지연 고정 이후, 위상 비교 신호(rsh, lsh)가 래그(lag) 또는 리드(lead) 중 어느 하나의 상태를 적어도 N(N은 자연수)비트 까지 유지하다가 그 상태가 바뀌는 시점에서 멀티 지연 인에이블 신호(en)를 활성화시킨다. 한편, 딜레이 제어부(85)는 멀티 지연 인에이블 신호(en)에 응답하여 딜레이 라인(83)의 지연량을 멀티 딜레이 단위로 제어한다.
클럭 생성부(80)는 외부 클럭(eclk)에 동기된 소오스 클럭(rclk, fclk)을 생 성하고, 소오스 클럭(rclk, fclk)은 외부 클럭(eclk)의 상승 에지에 동기된 라이징 클럭(rclk)과 외부 클럭(eclk)의 하강 에지에 동기된 폴링 클럭(fclk)을 포함한다.
여기서, 라이징 클럭(rclk)과 폴링 클럭(fclk)을 분주하는 분주부(86)를 점선으로 표시하였는 바, 기준 클럭(ref)은 라이징 클럭(rclk)이 분주부(86)에 의해 분주된 것일 수도 있고, 기준 클럭(ref)이 라이징 클럭(rclk)과 동일한 신호일 수도 있다.
이하에서는 분주부를 사용하지 않는 것을 그 실시예로 하며, 분주부(86)를 사용하는 이유는, 전류 소모를 줄이기 위한 것으로 이는 통상적인 구성이므로 그 구성 설명은 생략한다.
딜레이 라인(81)의 출력은 클럭신호라인(도시하지 않음)에 의해 출력 버퍼(도시하지 않음)까지 전달되며, 출력 버퍼는 코아에서 데이타를 받아 클럭신호라인의 클럭에 동기되어 출력단자로 데이타를 출력한다.
딜레이 모델(82)은, 외부 클럭(eclk)이 들어와 딜레이 라인(81) 전까지, 그리고 딜레이 라인(81)의 출력(clk_dll)이 칩 외부로 나갈 때까지의 딜레이 요소들을 모델링한 것으로 피드백 루프를 통해 위상비교부(83)에 비교할 피드백 클럭(fb)을 제공한다.
도 9는 위상 비교부와 지터 검출부를 도시한 상세 블럭도이다.
도 9를 참조하면, 지터 검출부(84)는 위상 비교 신호의 리드(lead) 또는 래그(lag)에 해당하는 비트 값을 논리적으로 합산하기 위한 서밍부(840)와, 서밍부(840)의 출력을 비트 단위로 저장하기 위한 N비트의 저장부(850)를 포함하 며, 위상 비교 신호가 N비트까지 리드 또는 래그 중 어느 하나의 동일한 상태를 유지하게 되면, 저장부(850)는 서밍부(840)에 리커버링 신호(recover)를 제공하며, 위상 비교부(83)의 출력의 상태가 바뀌는 시점에서 서밍부(840)는 리커버링 신호(recover)에 응답하여 딜레이 제어부(85)에 멀티 지연 인에이블 신호(en)를 제공한다.
한편, 서밍부(840)는 서밍된 위상 비교 신호를 저장부(850)에 비트 단위로 저장하며, N비트에 이르기 전에 위상 비교 신호의 상태가 바뀌게 되면 리셋 신호(rst)를 출력하여 저장부(850)를 리셋시킨다. 여기서는 저장부(850)를 N비트의 쉬프트 레지스터를 일예로 제시하였다.
도 10은 서밍부를 도시한 상세 회로도이다.
도 10을 참조하면, 서밍부는 위상 비교 신호의 리드(lead) 및 래그(lag) 상태를 논리 연산하여 서밍된 위상 비교 신호(sum)를 출력하기 위한 서밍연산부(841)와, 리커버링 신호(recover)에 응답하여 멀티 지연 인에이블 신호(en)를 출력하기 위한 멀티 지연 인에이블 신호 생성부(842)와, 서밍된 위상 비교 신호(sum)를 입력받아 저장부를 리셋시키기 위한 리셋 신호(rst)를 출력하기 위한 리셋 신호 생성부(843)를 구비하여 구성된다.
구체적으로, 서밍연산부(841)는, 위상 비교 신호의 상기 리드(lead) 상태를 입력으로 제1 D-플립플롭(D-F/F_1)와, 위상 비교 신호의 상기 래그(lag) 상태를 입력으로 제2 D-플립플롭(D-F/F_2)와, 위상 비교 신호의 상기 리드(lead) 상태와 제1 D-플립플롭(D-F/F_1)의 출력을 부정논리곱 연산하기 위한 제1낸드게이트(NAND101) 와, 위상 비교 신호의 래그(lag) 상태와 제2 D-플립플롭(D-F/F_2)의 출력을 부정논리곱 연산하기 위한 제2낸드게이트(NAND102)와, 제1 및 제2낸드게이트(D-F/F_1, D-F/F_2)의 출력을 부정논리곱 연산하여 서밍된 위상 비교 신호(sum)를 출력하기 위한 제3낸드게이트(NAND103)을 구비한다.
멀티 지연 인에이블 신호 생성부(842)는, 리커버링 신호(recover)의 제어를 받아 전원전압단(VDD)의 전원레벨을 전달하기 위한 전달게이트(TX101)와, 전달게이트(TX101)의 출력을 인버팅하기 위한 제1인버터(INV101)와, 제1인버터(INV101)와 래치를 이루는 제2인버터(INV102)와, 서밍된 위상 비교 신호(sum)와 제1인버터(INV101)의 출력을 부정논리합 연산하여 멀티 지연 인에이블 신호(en)를 출력하기 위한 노아게이트(NOR101)를 구비한다.
리셋 신호 생성부(843)는, 서밍된 위상 비교 신호(sum)를 반전시켜 리셋 신호(rst)를 출력하기 위한 제3인버터(INV103)를 구비한다.
도 11은 본 발명의 일실시예에 따른 위상비교부와 딜레이 제어부의 일부를 도시한 상세 회로도이다.
이하에서는 디지털 DLL 중 레지스터 제어(RC) DLL을 그 일예로 한다.
도 11을 참조하면, 위상 비교부(83)는, 기준 클럭(ref)과 피드백 클럭(fb)을 입력받아 기준 클럭(ref)과 피드백 클럭(fb)의 두 클럭 신호가 입력되었음을 검출하여 입력 확인 펄스(cmp)를 발생시키기 위한 입력 확인 펄스 발생부(831)와, 피드백 클럭(fb)이 단위 딜레이(830)에 의해 단위 시간 지연된 신호(fbd)와 기준 클럭(ref) 및 입력 확인 펄스(cmp)에 응답하여 쉬프트 레프트 제어신호(lsh)를 발 생시키기 위한 쉬프트 레프트 제어신호 발생부(832)와, 피드백 클럭(fb)과 기준 클럭(ref) 및 입력 확인 펄스(cmp)에 응답하여 쉬프트 라이트 제어신호(rsh)를 발생시키기 위한 쉬프트 라이트 제어신호 발생부(833)를 구비하여 구성된다.
여기서, 단위 딜레이(830)는, 피드백 클럭(fb)을 단위지연 시간 만큼 지연시키기 위하여 예컨대, 하나의 인버터와 하나의 낸드 게이트로 이루어진다.
쉬프트 레프트 제어신호 발생부(832)와 쉬프트 라이트 제어신호 발생부(833)는 서로 대칭적인 구조로서 복수의 크로스 커플로 연결된 낸드 래치와 낸드게이트 및 인버터로 이루어지는 바, 이는 통상적인 구성이므로 그 세부적인 연결 구조에 대한 설명을 생략한다.
전술한 바와 같이, 본 실시예에서는 RC DLL을 그 일예로 하고 있는 바, 도면부호 '85'는 실제적으로는 딜레이 제어부에 포함된 쉬프트 레지스터 제어신호 발생부라 할 수 있다.
즉, 통상의 딜레이 제어부는, 쉬프트 레지스터 제어신호 발생부와, 쉬프트 레지스터 제어신호 발생부에 의해 출력되는 딜레이 신호(shift right1, shift right2, shift left1, shift left2)에 의해 딜레이 라인을 선택하는 딜레이 선택부를 포함한다. 따라서, RC DLL에서는 쉬프트 레지스터를 포함하며, 다른 방식의 디지털 DLL에서는 카운터를 사용하기도 한다.
한편, 쉬프트 레지스터와 카운터에 대한 구성은 통상적인 것이므로 그 설명을 생략한다.
도 11을 참조하면, 딜레이 제어부(85)는, 위상 비교 신호(rsh, lsh)를 단위 딜레이 단위로 제어하기 위한 단위 딜레이 제어부(851)와, 라이징 클럭(rclk) 및 폴링 클럭(fclk)에 응답하여 위상 비교 신호(lsh, rsh)를 멀티 딜레이 단위로 제어하기 위한 멀티 딜레이 제어부(852)와, 멀티 지연 인에이블 신호(en)에 응답하여 단위 딜레이 제어부(851)와 멀티 딜레이 제어부(852)를 선택적으로 온-오프시키기 위한 스위칭부(853)와, 단위 딜레이 제어부(851)와 멀티 딜레이 제어부(852)에 응답하여 위상 비교 신호(lsh, rsh)를 디코딩하여 복수의 딜레이 신호(shift right1, shift right2, shift left1, shift left2)를 출력하기 위한 논리연산부(854)를 구비하여 구성된다.
구체적으로, 단위 딜레이 제어부(851)는, 복수의 낸드게이트(NAND111 ∼ NAND118)로 구성된 T-플립플롭과 두개의 인버터(INV111, INV112) 및 두개의 전달게이트(TX112, TX113)를 구비하며, 멀티 딜레이 제어부(852)는, 라이징 클럭(rclk)과 폴링 클럭(fclk)을 각각 T-플립플롭의 지연 시간에 상응하는 지연 시간을 갖도록 지연시키는 딜레이 체인(852_1, 852_2)와 두개의 전달게이트(TX112, TX113)를 구비한다.
논리연산부(854)는 복수의 딜레이 신호(shift right1, shift right2, shift left1, shift left2)를 각각 출력하기 위한 4개의 낸드게이트(NAND119 ∼ NAND122)를 구비한다.
스위칭부(853)은, 멀티 지연 인에이블 신호(en)을 반전시키기 위한 인버터(INV113)와 인버터(INV113)의 출력과 라이징 클럭(rclk)를 부정논리곱 연산하기 위한 낸드게이트(NAND123)을 구비하며, 낸드게이트(NAND123)의 출력은 인버터(INV114)에 의해 반전되어 T-플립플롭으로 인가된다.
도 12는 N비트의 쉬프트 레지스터로 구성된 지터 검출부의 저장부를 일예로 도시한 상세 회로도이다.
도 12를 참조하면, N비트의 쉬프트 레지스터는 N스테이지를 이루며 직렬 접속된 N개의 D-플립플롭(121_1 ∼ 121_n)을 포함하고 있으며, 서밍된 위상 비교 신호(sum)을 입력으로 하고, N번째의 D-플립플롭(121n)을 통해 리커버링 신호(recover)를 출력한다.
또한, 각 D-플립플롭(121_1 ∼ 121_n)은 리드 또는 래그가 N비트 동안 유지되지 않을 경우 리셋 신호(rst)에 의해 리셋된다.
전술한 도 7 내지 도 9를 참조하여 그 동작을 살펴 본다.
위상 비교부(83)에서 딜레이 라인(81)과 딜레이 모델(82)를 거쳐 피드백되는 피드백 클럭(fb)과 클럭 생성부(80)를 통해 생성된 기준 클럭(ref)을 비교하게 된다. 200 싸이클 이후 DLL은 락킹(즉, 지연 고정) 상태가 되며, 파워 노이즈 등을 포함한 성분이 없다면, DLL은 락킹 상태를 유지하게 된다.
본 실시예에서는 지터를 발생시키는 주요한 요인으로 일정한 주기를 갖는 노이즈, 구체적으로 파워 노이즈를 그 일예로 한다.
만약, 파워 노이즈를 가하게 되면, 딜레이 라인(81)과 딜레이 모델(82)에서 딜레이 값이 변하기 때문에 피드백 클럭(fb)의 딜레이 시간이 틀어지기 되어 락킹 상태를 잃어버리게 된다.
DLL은 변하는 딜레이 값을 트랙킹(tracking)하게 된다. 이 때, 일정한 주기 의 파워 노이즈를 가하게 되면, 일정한 패턴의 지터가 발생한다. 이는 딜레이 라인(81)과 딜레이 모델(82)에서는 일정한 패턴의 딜레이 변화를 보이며, DLL 또한 일정한 패턴으로 딜레이 라인(81)을 제어하여 딜레이를 변하게 만든다.
이 때, 위상 비교부(83)에서 비교한 값이 딜레이 라인(81)으로 피드백되는 레이턴시의 값에 따라 동일한 파워 노이즈 상황에서도 지터의 값이 변하게 된다.
레이턴시의 값이 파워 노이즈의 주기보다 크지 않는 경우, 가장 큰 지터를 보이는 상황은 파워 노이즈가 일정한 증가를 보이다 감소하여 딜레이 값을 감소시키다 증가시키도록 하는 경우 혹은 그 반대의 경우이다.
이는 전술한 바와 같이 도 7을 보면 알 수 있다.
이와 같이 위상 비교부(83)에서 기준 클럭(ref)과 피드백 클럭(fb) 간의 리딩(leading)과 래깅(lagging)의 상황이 변경되는 시점에 멀티 비트(예컨대, 2비트) 쉬프팅 동작을 하게 되면 파워 노이즈에 의한 DLL의 최대 지터를 줄여줄 수 있다.
지터 검출부(84)는 위상 비교부(83)의 결과를 받아 동작을 하게 된다. 위상 비교부(83)의 비교 결과 기준 클럭(ref)과 피드백 클럭(fb)이 N주기 동안 계속 리딩 혹은 래깅 상황을 지속하게 되면, 지터 검출부(84)에서는 멀티 딜레이 단위로 딜레이 라인(81)의 지연량을 제어(예컨대, 쉬프팅)하도록 하는 리커버링 신호(recover)를 출력한다.
이 후, 위상 비교부(83)에서 두 클럭간의 리딩 혹은 래깅 상황이 역전되게 되면 그 시점에서 딜레이 제어부(85)에 멀티 비트 쉬프팅을 하게끔 한다.
만약, 위상 비교부(83)의 출력이 N주기(N비트) 동안 일정한 결과를 보이지 않을 경우, N비트의 저장부(850)에 저장된 데이타는 리셋이 되게 된다. 리셋 후에는지터 검출부(84)는 계속적으로 위상 비교부(83)의 비교 결과를 모니터링 하게 된다.
반대로, 위상비교부의 출력이 N주기 이후에도 계속적인 결과를 보일 경우, 그 결과가 바뀌는 시점까지 계속 멀티 비트 쉬프팅을 할 수 있도록 만든다.
도 10 내지 도 12를 참조하여 보다 세부적인 회로 동작을 살펴 본다.
DLL 락킹 후, 일정한 위상 비교부(83)의 리드(lead) 혹은 래그(lag) 신호는 도 10에 도시된 서밍부(840)에 의해 하이 스테이트(high state)로 바뀌어 저장부(850)에 쌓이게 된다. 이 경우 연속적인 위상 비교부(83)의 결과가 일정하여야 한다.
위상 비교부(83)에 의해 일정한 리드(혹은 래그) 상태가 진행될 경우, N비트의 저장부(850)에 계속적으로 하이 스테이트의 데이타가 들어가게 되고, 마지막(N번째)까지 하이 스테이트의 데이타가 입력되면 리커버링 신호(recover)가 하이 스테이트로 활성화 된다.
리커버링 신호(recover)가 활성화 되면, 멀티 지연 인에이블 신호 생성부(842)의 전달게이트(TX101)가 닫히게 되어 인버터(INV101)와 인버터(INV102)로 구성된 래치에 하이 스테이트가 입력되고, 위상 비교부(83)의 비교 결과 이전과 다른 상태(래그->리드, 리드->래그)가 출력되면 노아게이트(NOR101)의 두 입력이 모두 로우 스테이트가 되어 멀티 지연 인에이블 신호(en)가 하이 스테이트로 활성화 된다.
멀티 지연 인에이블 신호(en)가 활성화되면, 딜레이 제어부(85)에서 T-플립플롭을 포함하는 단위 딜레이 제어부(851)는 동작하지 않고, 라이징 클럭(rclk)과 폴링 클럭(fclk)으로 모두 사용하는 멀티 딜레이 제어부(852)가 동작하게 된다.
라이징 클럭(rclk)과 폴링 클럭(fclk)의 경우에는 듀티비(duty ratio)가 50:50이 아니므로 두 클럭간에 오버랩되는 구간이 발생하지 않는다.
도 13은 기준 클럭과 피드백 클럭 간의 위상 비교를 통해 2비트 쉬프팅 동작을 하는 DLL의 일예의 동작을 설명하기 위한 타이밍도이다.
이하, 도 13와 도 11을 참조하여 구체적인 동작을 살펴 본다.
기준 클럭(ref)과 피드백 클럭(fb) 간의 위상이 락킹된 후, 파워가 흔들려 피드백 클럭(fb)의 위상이 'a'와 같이 밀리면서 래그(lag) 상황이 된 경우, 이를 보상하기 위해 'PC1'과 'PC3'가 모두 하이 스테이트가 된다.
N번 이상의 비교를 통해 래그 상황이 지속된 후, 파워 노이즈가 반대의 레벨로 움직이는 경우 기준 클럭(ref)과 피드백 클럭(fb)의 위상이 'b'와 같이 위상이 반대가 된다(리드(PC2, PC4가 하이 스테이트)).
멀티 지연 인에이블 신호(en)가 로우 스테이트로 비활성화되어 있는 경우에는, 'd' 및 'e'와 같이 기준 클럭(ref)의 라이징 에지에 동기되어 동작하는 M1 및 M2에 의해 shift right1과 shift right2가 출력되어 단위 딜레이 단위로 쉬프팅 동작을 수행한다.
이 상태에서 멀티 지연 인에이블 신호(en)가 하이 'c'와 같이 하이 스테이트로 활성화되면, 2비트 쉬프팅을 위해 'f' 및 'g'와 같이 각각 라이징 클럭(rclk)과 폴링 클럭(fclk)의 라이징 에지에 동기되어 동작하는 M0 및 M3의 클럭을 사용하여 쉬프팅 동작을 수행하게 된다.
따라서, 'h'와 같이 라이징 클럭(rclk) 또는 폴링 클럭(fclk)의 한 주기 동안 shift left1과 shift left2가 연속적으로 활성화되어, 2비트 쉬프팅 동작을 수행하게 된다.
M0 ∼ M3의 클럭은 멀티 지연 인에이블 신호(en)에 따라 각각 전달게이트(TX111 ∼TX114)를 통해 선택적으로 출력된다. M1과 M2 클럭의 경우에는 라이징 클럭(rclk)을 사용하여 T-플립플롭을 구비하는 단위 딜레이 제어부(851)를 구동시켜 얻은 클럭인 반면, M0과 M3 클럭은 각각 라이징 클럭(rclk)과 폴링 클럭(fclk)을 사용하여 T-플립플롭을 거치지 않고, T-플립플롭의 딜레이에 상응하는 딜레이를 갖는 딜레이 체인(852_1, 852_2)에 'f' 및 'g'와 같이 지연시킨 클럭이다.
전술한 본 발명의 디지털 지연고정루프에서는 최대 지터 발생 시점을 검출한 다음, 이 때 딜레이 라인의 지연량을 멀티 딜레이 단위로 조절함으로써, 최대 지터 발생을 억제할 수 있었다.
한편, 전술한 본 발명의 구성은 디지털 DLL의 제어 방법으로도 구현이 가능하며, 이를 후술한다.
즉, 기준 클럭과 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교한 다음, 위상 비교 결과에 따라 최대 지터 시점을 검출한 후, 최대 지터 시점이 검출됨에 따라 딜레이 라인의 지연량을 멀티 딜레이 단위로 조절하는 것이다.
이 때, 최대 지터 시점을 검출시, 위상 비교 결과 래그 또는 리드 중 어느 하나의 상태를 적어도 N비트 동작시 까지 유지하다가 그 상태가 바뀌는 시점을 상기 최대 지터 시점으로 간주하며, 위상 비교 결과 래그 또는 리드 중 어느 하나의 상태를 상기 N비트 까지 유지하지 못하면, 딜레이 라인의 지연량을 기존의 단위 딜레이 단위로 조절하는 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 실시예에서는 일정한 주기를 갖는 노이즈 성분에 의해 유발된 지터를 그 일예로 하였으나, 이외에도 일정한 주기성을 갖지 않는 노이즈에 의해 유발되는 지터 성분의 제거시에도 응용이 가능하다.
또한, 본 실시예에서는 디지털 DLL 중 RC DLL을 그 일예로 하였으나, 이외에도 하이브리드 DLL, SM DLL 또는 MC DLL 등의 모든 디지털 DLL에 응용이 가능하다.
상기와 같이 본 발명은 지터 발생을 최소화할 수 있어, 궁극적으로 지연고정루프 회로의 신뢰성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (20)

  1. 소오스 클럭과 기준 클럭을 생성하기 위한 클럭 생성 수단;
    상기 소오스 클럭을 소정 시간 만큼 지연시키기 위하여 복수의 단위 딜레이를 구비하는 딜레이 라인;
    상기 딜레이 라인의 출력에 실제 내부 회로의 지연 시간을 반영하기 위한 딜레이 모델;
    상기 기준 클럭과, 상기 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하기 위한 위상 비교 수단;
    상기 위상 비교 수단으로부터 출력된 위상 비교 신호에 응답하여 최대 지터 시점을 검출하고, 그에 대응하는 멀티 지연 인에이블 신호를 생성하여 출력하기 위한 지터 검출 수단; 및
    상기 위상 비교 신호 및 상기 멀티 지연 인에이블 신호에 응답하여 단위 딜레이 또는 멀티 딜레이 단위로 상기 딜레이 라인의 지연량을 조절하기 위한 딜레이 제어 수단
    을 포함하는 디지털 지연고정루프.
  2. 제 1 항에 있어서,
    상기 지터 검출 수단은,
    지연 고정 이후, 상기 위상 비교 신호가 래그(lag) 또는 리드(lead) 중 어느 하나의 상태를 적어도 N(N은 자연수)비트 까지 유지하다가 그 상태가 바뀌는 시점에서 상기 멀티 지연 인에이블 신호를 활성화시키며,
    상기 딜레이 제어 수단은,
    상기 멀티 지연 인에이블 신호에 응답하여 상기 딜레이 라인의 지연량을 멀티 딜레이 단위로 제어하는 것을 특징으로 하는 디지털 지연고정루프.
  3. 제 2 항에 있어서,
    상기 지터 검출 수단은,
    상기 위상 비교 신호의 상기 리드 또는 래그에 해당하는 비트 값을 논리적으로 합산하기 위한 서밍부와,
    상기 서밍부의 출력을 비트 단위로 저장하기 위한 N비트의 저장부를 포함하며,
    상기 위상 비교 신호가 상기 N비트까지 리드 또는 래그 중 어느 하나의 동일한 상태를 유지함에 따라 상기 저장부는 상기 서밍부에 리커버링 신호를 제공하며, 상기 위상 비교 수단의 출력의 상태가 바뀌는 시점에서 상기 서밍부는 상기 리커버링 신호에 응답하여 상기 딜레이 제어 수단에 상기 멀티 지연 인에이블 신호를 제공하는 것을 특징으로 하는 디지털 지연고정루프.
  4. 제 3 항에 있어서,
    상기 서밍부는,
    상기 서밍된 위상 비교 신호를 상기 저장부에 비트 단위로 저장하며, 상기 N비트에 이르기 전에 상기 위상 비교 신호의 상태가 바뀜에 따라 상기 저장부를 리셋시키는 것을 특징으로 하는 디지털 지연고정루프.
  5. 제 4 항에 있어서,
    상기 서밍부는,
    상기 위상 비교 신호의 리드 및 래그 상태를 논리 연산하여 상기 서밍된 위상 비교 신호를 출력하기 위한 서밍연산부;
    상기 리커버링 신호에 응답하여 상기 멀티 지연 인에이블 신호를 출력하기 위한 멀티 지연 인에이블 신호 생성부; 및
    상기 서밍된 위상 비교 신호를 입력받아 상기 저장부를 리셋시키기 위한 리셋 신호를 출력하기 위한 리셋 신호 생성부
    를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  6. 제 5 항에 있어서,
    상기 서밍연산부는,
    상기 위상 비교 신호의 상기 리드 상태를 입력으로 제1 D-플립플롭;
    상기 위상 비교 신호의 상기 래그 상태를 입력으로 제2 D-플립플롭;
    상기 위상 비교 신호의 상기 리드 상태와 제1 D-플립플롭의 출력을 부정논리곱 연산하기 위한 제1낸드게이트;
    상기 위상 비교 신호의 상기 래그 상태와 제2 D-플립플롭의 출력을 부정논리곱 연산하기 위한 제2낸드게이트; 및
    상기 제1 및 제2낸드게이트의 출력을 부정논리곱 연산하여 상기 서밍된 위상 비교 신호를 출력하기 위한 제3낸드게이트
    를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  7. 제 5 항에 있어서,
    상기 멀티 지연 인에이블 신호 생성부는,
    상기 리커버링 신호의 제어를 받아 전원전압단의 전원레벨을 전달하기 위한 전달게이트;
    상기 전달게이트의 출력을 인버팅하기 위한 제1인버터;
    상기 제1인버터와 래치를 이루는 제2인버터; 및
    상기 서밍된 위상 비교 신호와 상기 제1인버터의 출력을 부정논리합 연산하여 상기 멀티 지연 인에이블 신호를 출력하기 위한 노아게이트
    를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  8. 제 5 항에 있어서,
    상기 리셋 신호 생성부는,
    상기 서밍된 위상 비교 신호를 반전시켜 상기 리셋 신호를 출력하기 위한 제3인버터를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  9. 제 1 항에 있어서,
    상기 클럭 생성 수단은 외부 클럭에 동기된 상기 소오스 클럭을 생성하고, 상기 소오스 클럭은 상기 외부 클럭의 상승 에지에 동기된 라이징 클럭과 상기 외부 클럭의 하강 에지에 동기된 폴링 클럭을 포함하며,
    상기 라이징 클럭과 상기 폴링 클럭을 분주하는 분주 수단을 더 포함하며,
    상기 기준 클럭은 상기 라이징 클럭이 상기 분주 수단에 의해 분주된 것임을 특징으로 하는 디지털 지연고정루프.
  10. 제 1 항에 있어서,
    상기 클럭 생성 수단은 외부 클럭에 동기된 상기 소오스 클럭을 생성하고, 상기 소오스 클럭은 상기 외부 클럭의 상승 에지에 동기된 라이징 클럭과 상기 외부 클럭의 하강 에지에 동기된 폴링 클럭을 포함하며,
    상기 기준 클럭은 상기 라이징 클럭과 동일한 신호인 것을 특징으로 하는 디지털 지연고정루프.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 딜레이 제어 수단은,
    상기 위상 비교 신호를 단위 딜레이 단위로 제어하기 위한 단위 딜레이 제어부;
    상기 라이징 클럭 및 상기 폴링 클럭에 응답하여 상기 위상 비교 신호를 멀티 딜레이 단위로 제어하기 위한 멀티 딜레이 제어부;
    상기 멀티 지연 인에이블 신호에 응답하여 단위 딜레이 제어부와 상기 멀티 딜레이 제어부를 선택적으로 온-오프시키기 위한 스위칭부; 및
    상기 단위 딜레이 제어부와 상기 멀티 딜레이 제어부에 응답하여 상기 위상 비교 신호를 디코딩하여 복수의 딜레이 신호를 출력하기 위한 논리연산부
    를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  12. 제 11 항에 있어서,
    상기 단위 딜레이 제어부는 T-플립플롭을 포함하며,
    상기 멀티 딜레이 제어부는 상기 라이징 클럭과 상기 폴링 클럭을 각각 상기 T-플립플롭의 지연 시간에 상응하는 지연 시간을 갖도록 지연시키는 딜레이 체인을 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  13. 제 11 항에 있어서,
    상기 딜레이 제어 수단은, 상기 복수의 딜레이 신호에 응답하여 상기 딜레이 라인을 선택하기 위한 딜레이 선택부를 더 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  14. 제 13 항에 있어서,
    상기 딜레이 선택부는, 쉬프트 레지스터 또는 카운터를 포함하는 것을 특징으로 하는 디지털 지연고정루프.
  15. 제 1 항에 있어서,
    상기 지터 검출 수단은, 일정한 주기를 갖는 노이즈 성분에 의해 유발된 지터 성분을 검출하기 위한 것임을 특징으로 하는 디지털 지연고정루프.
  16. 제 3 항에 있어서,
    상기 N비트의 저장부는, N비트의 쉬프트 레지스터를 포함하는 것을 특징으로 하는 다지털 지연고정루프.
  17. 디지털 지연고정루프의 제어 방법에 있어서,
    기준 클럭과 딜레이 모델로부터 출력된 피드백 클럭의 위상을 비교하는 단계;
    상기 위상 비교 결과에 대응하는 최대 지터 시점을 검출하는 단계; 및
    상기 최대 지터 시점이 검출됨에 따라 딜레이 라인의 지연량을 멀티 딜레이 단위로 조절하는 단계
    를 포함하는 디지털 지연고정루프의 제어 방법.
  18. 제 17 항에 있어서,
    상기 최대 지터 시점을 검출하는 단계에서,
    상기 위상 비교 결과 래그 또는 리드 중 어느 하나의 상태를 적어도 N비트 동작시 까지 유지하다가 그 상태가 바뀌는 시점을 상기 최대 지터 시점으로 간주하는 것을 특징으로 하는 디지털 지연고정루프의 제어 방법.
  19. 제 17 항에 있어서,
    상기 최대 지터 시점을 검출하는 단계에서,
    상기 위상 비교 결과 래그 또는 리드 중 어느 하나의 상태를 상기 N비트 까지 유지하지 못함에 따라, 상기 딜레이 라인의 지연량을 단위 딜레이 단위로 조절하는 것을 특징으로 하는 디지털 지연고정루프의 제어 방법.
  20. 제 17 항에 있어서,
    상기 지터는, 일정한 주기를 갖는 노이즈 성분에 의해 유발된 것임을 특징으로 하는 디지털 지연고정루프의 제어 방법.
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