KR100807077B1 - 지연 동기 루프 회로 - Google Patents

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Abstract

본 발명은 지연 동기 루프 회로에 관한 것으로, 위상차이에 의한 신호 떨림 현상을 방지하기 위하여 지터 검출 회로를 통해 지터 현상을 검출하고, 위상 혼합기를 이용하여 신호 반전을 통한 신호 혼합으로 인하여 정상적인 신호를 출력함으로써, 회로의 오동작을 방지할 수 있어 동작의 신뢰성을 높일 수 있는 지연 동기 루프 회로를 개시하는 데 있다.
DLL, 지터, 위상 검출

Description

지연 동기 루프 회로{Delay Locked Loop}
도 1은 종래의 지연 동기 루프 회로의 구성 요소 중 하나인 혼합신호 생성부의 개략적인 블록도 이다.
도 2는 도 1에 도시된 혼합출력신호의 타이밍도 이다.
도 3은 본 발명의 일실시예에 따른 지연 동기 루프 회로의 블록도 이다.
도 4는 도 3의 지터 검출회로의 상세한 블록도이다.
도 5는 도 4에 도시된 지터 검출기의 상세한 블록도 이다.
도 6은 도 5의 쉬프트 회로, 선택신호 발생기, 신호 출력부를 상세히 도시한 회로도이다.
도 7은 도 3의 제 1 및 제 2 위상 혼합기의 회로도이다.
도 8은 본 발명에 일실시 예에 따른 제1 코스 지연 클럭와 제2 코스 지연 클럭의 출력 파형이다.
〈도면의 주요 부분에 대한 부호의 설명〉
310 : 클럭 입력 버퍼 320 : 코스 지연부
330 : 미세 투닝부 340 : 리플리카 지연부
350 : 위상 검출기 360 : 지연 제어부
370 : 출력 드라이버 331 : 지터 검출 회로
332 : 제2 위상 혼합기 333 : 제1 위상 혼합기
361 : 코스 지연 제어부 362 : 웨이트 신호 발생기
본 발명은 반도체 장치에 관한 것으로서, 특히 지연 동기 루프 회로(Delay Locked Loop; 이하 DLL)에 관한 것이다.
일반적으로 지연 동기 루프 회로는 외부클럭과 데이터 또는 외부클럭과 내부클럭 간의 일종의 노이즈인 스큐(skew)를 보상하기 위한 클럭 발생 장치로서 반도체 장치에 광범위하게 사용되고 있다. 특히, 반도체 메모리 장치의 고속동작이 요구됨에 따라 액세스(access) 시간을 줄이려는 의도로 동기식 메모리 장치 등에서 지연 동기 루프 회로를 많이 사용하는데, 이는 외부클럭보다 일정 시간만큼 빠른 외부클럭을 발생시키기 위한 동기식 메모리 장치에 사용된다.
도 1은 종래의 지연 동기 루프 회로의 구성 요소중 하나인 혼합신호 생성부의 개략적인 블록도 이다.
도 1을 참조하면, 혼합신호 생성부는 미세 튜닝부(11)와 웨이트(weight)신호 발생기(12)를 포함한다. 미세 투닝부(11)는 코스지연(coarse delay) 차이가 나는 두 신호(FCLK, SCLK)의 위상을 혼합하고 웨이트신호 발생기(12)로부터 웨이트신호(RA)에 반응하여 혼합출력신호(MIX_CLK)를 발생한다. 웨이트신호(RA)는 일반적으로 n비트(n은 정수)로 구성되어 있고 순차적으로 켜지거나 꺼지면서 두 신호 사이의 위상을 만들어낸다. 이 결과 코스튜닝(Coarse Tuning)에서 보정하지 못했던 지연을 미세튜닝에서 보정 할 수 있게 된다. 하지만, 지연 동기 루프 회로에서 로킹(locking) 된 이후에는 미세 투닝부(11)에서 비교하는 두 클럭의 위상 차이가 미세하여 혼합출력신호(MIX_CLK)는 고정된 혼합 신호값을 갖지 못한다. 도 2는 도 1에 도시된 혼합출력신호의 타이밍도 이다. 혼합되는 두 신호(FCLK, SCLK)가 원하는 출력신호(T)를 생성하지 못하고, 혼합동작을 반복하는 신호(M1, M2)로 인하여 지터(jitter)현상이 발생하게 된다. 이러한 동작은 미세튜닝을 계속 동작시키게 되어 원하는 출력값(T)을 얻지 못하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 위상차이에 의한 신호 떨림 현상을 방지하기 위하여 지터 검출 회로를 통해 지터 현상을 검출하고, 위상 혼합기를 이용하여 신호 반전을 통한 신호 혼합으로 인하여 정상적인 신호를 출력함으로써, 회로의 오동작을 방지할 수 있어 동작의 신뢰성을 높일 수 있는 지연 동기 루프 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 지연 동기 루프 회로는 클럭 버퍼, 코스 지연부, 미세 투닝부, 리플리카 지연부, 위상 검출기, 지연 제어부, 및 출력 드라이버를 포함한다.
클럭 버퍼는 외부 클럭과 외부 반전 클럭에 응답하여 상기 외부 클럭의 폴링 엣지 또는 라이징 엣지에 동기시켜 입력 클럭을 생성한다. 코스 지연부는 코스 지연 제어 신호에 응답하여 서로 다른 위상들을 각각 가지는 제1 및 제2 코스 지연 클럭를 출력한다. 미세 투닝부는 다수의 미세 지연 제어 신호에 응답하여 상기 제1 및 제2 코스 지연 클럭들을 믹싱한 제1 믹싱 클럭을 출력하거나, 상기 외부 클럭이 지터 성분을 포함할 경우 반전된 상기 제1 및 제2 코스 지연 클럭를 믹싱한 반전 믹싱 클럭과 상기 제1 믹싱 클럭를 믹싱한 제2 믹싱 클럭를 출력한다. 리카 지연부는 제2 믹싱 클럭를 입력받아 실제 클럭 경로의 지연 조건을 반영하여 피드백 클럭을 생성한다. 위상 검출기는 피드백 클럭의 라이징 엣지와 입력 클럭의 라이징 엣지의 위상을 비교하여 검출 신호를 생성한다. 지연 제어부는 검출 신호에 응답하여 코스 지연 제어 신호 및 다수의 미세 지연 제어 신호를 출력한다. 출력 드라이버는 제2 믹싱 클럭를 출력 클럭으로 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명을 적용한 지연 동기 루프 회로(300)의 블록도이다.
도 3을 참조하면, 지연 동기 루프 회로(300)는 클럭 입력 버퍼(310), 코스 지연부(320), 미세 투닝부(330), 리플리카 지연부(340), 위상 검출기(350), 지연 제어부(360), 및 출력 드라이버(370)를 포함한다.
클럭 입력 버퍼(310)는 외부로부터 두개의 외부 클럭(ECLK, ECLKB)을 입력받아 외부 클럭(ECLK)의 폴링 엣지 또는 라이징 엣지에 동기시켜 입력 클럭(EXCLK)을 출력한다. 클럭 입력 버퍼(310)로부터 출력된 신호는 코스 지연부(320)와 위상 검출기(350)으로 각각 인가된다.
코스 지연부(320)는 지연 제어부(360)의 코스 지연 제어 신호(CSCTRL)에 따라 입력 클럭(EXCLK)를 위상차이가 나는 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)로 출력한다. 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)는 미세 투닝부(330)로 출력된다.
미세 투닝부(330)는 지터 검출 회로(331), 제1 위상 혼합기(333), 및 제2 위상 혼합기(332)를 포함한다.
지터 검출 회로(331)는 리셋 신호(reset)에 응답하여 초기화되고, 지연 제어부(360)에서 출력되는 미세 지연 제어 신호(WTCTL)와 외부 클럭(ECLK)에 응답하여 조절 제어 신호(WRCTL)를 출력한다.
제2 위상 혼합기(332)는 조절 제어 신호(WRCTL)에 응답하여 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)를 혼합하여 제1 믹싱 클럭(MIX_CLK1)를 출력한다.
제1 위상 혼합기(333)는 미세 지연 제어 신호(WTCTL)에 따라 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)를 혼합하고, 제1 믹싱 클럭(MIX_CLK1)와 혼합하여 제2 믹싱 클럭(MIX_CLK2)를 출력한다.
리플리카 지연부(340)는 실제 클럭의 경로에서 발생하는 지연 시간과 동일한 지연 시간을 갖도록 하기 위하여 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 제2 믹싱 클럭(MIX_CLK2)를 인가받아 실제의 지연 시간을 보상한 피드백 클럭(FBCLK)을 출력한다.
위상 검출기(350)는 피드백 클럭(FBCLK)과 입력 클럭(EXCLK)를 인가받아 피드백 클럭(FBCLK)의 라이징 엣지와 입력 클럭(EXCLK)의 라이징 엣지의 위상을 비교하여 검출 신호(PCTL)를 출력한다.
지연 제어부(360)는 코스 지연 제어부(361)와 웨이트 신호 발생기(362)를 포함한다.
코스 지연 제어부(361)는 검출 신호(PCTL)에 따라 코스 지연 제어 신호(CSCTL)와 코스 락킹 신호(CL)를 출력한다.
웨이트 신호 발생기(362)는 코스 락킹 신호(CL)에 응답하여 미세 지연 제어 신호(WTCTL)를 출력한다.
출력 드라이버(370)는 제2 믹싱 클럭(MIX_CLK2)를 입력받아 출력 클럭(OUTCLK)을 생성한다. 출력되는 출력 클럭(OUTCLK)은 외부 클럭 신호(CLK)보다 일정양의 시간 만큼 앞선 클럭이다.
도 4는 도 3의 지터 검출회로(331)의 블록도 이다.
도 4를 참조하면, 지터 검출회로(331)는 다수의 지터 검출기(BD1 내지 BDn)를 포함한다. 다수의 지터 검출기(BD1 내지 BDn)는 리셋 신호(reset)에 각각 응답 하여 초기화되고, 다수의 미세 지연 제어 신호(WTCTL;S1 내지 Sn)가 각각 입력되며, 외부 클럭(ECLK)를 인가받아 지터 검출 신호(SD1 내지 SDn)를 각각 출력한다.
도 5는 도 4의 지터 검출기(BD1)의 상세 블록도이다.
도 4의 다수의 지터 검출기(BD1 내지 BDn)는 구성 및 동작이 유사하므로 하나의 지터 검출기(BD1)를 예를 들어 설명하도록 한다.
지터 검출회로(BD1)는 쉬프트 회로(410), 선택 신호 발생기(420), 및 신호 출력부(430)를 포함한다.
쉬프트 회로(410)는 초기화 신호(reset)에 응답하여 초기화되고, 미세 지연 제어 신호(S1)와 외부 클럭(ECLK)에 응답하여 쉬프트 신호(Q1 내지 Q4)를 출력한다.
선택 신호 발생기(420)는 쉬프트 신호(Q1 내지 Q4)에 응답하여 선택 신호(SE)를 출력한다.
신호 출력부(430)는 미세 지연 제어 신호(S1)와 선택 신호(SE)에 응답하여 제어 신호(SD1)을 출력한다.
도 6은 지터 검출기(BD1)의 상세한 회로도이다.
도 6을 참조하면, 쉬프트 회로(410)는 다수의 디플립플롭(411~414)을 포함한다. 다수의 디플립플롭(411~414)은 각각 리셋 신호(reset)에 응답하여 초기화되고, 미세 지연 제어 신호(S1)와 외부 클럭(ECLK)을 인가받아 쉬프트 신호(Q1 내지 Q4)를 각각 출력한다.
만약, 인가되는 미세 지연 제어 신호(S1)가 정상 신호일 경우, 다수의 디플 립플롭(411~414)들은 미세 지연 제어 신호(S1)를 그대로 통과시켜 디플립플롭(411~414) 사이의 각각의 쉬프트 신호들(Q1 내지 Q4)은 모두 같은 값(로직 하이 또는 로직 로우)을 출력한다.
반면, 인가되는 미세 지연 제어 신호(S1)에 지터 발생 시에, 인가되는 미세 지연 제어 신호(S1)는 로직 하이와 로직 로우를 번갈아 가며 인가되기 때문에 다수의 디플립플롭(411~414)들은 로직 레벨이 변화하는 쉬프트 신호들(Q1~Q4)을 출력한다.
선택 신호 발생기(420)는 로직 제어부(421)와 낸드 게이트(ND420)를 포함한다.
로직 제어부(421)는 디플립플롭(411~414)의 개수보다 하나 적은 XOR 게이트(X421 내지 X423)를 포함한다. XOR 게이트(X421)는 쉬프트 신호(Q1 과 Q2)를 논리조합하여 로직 신호(SO1)를 출력한다. XOR 게이트(X422)는 쉬프트 신호(Q2 과 Q3)를 논리조합하여 로직 신호(SO2)를 출력한다. XOR 게이트(X423)는 쉬프트 신호(Q3 과 Q4)를 논리조합하여 로직 신호(SO3)를 출력한다.
낸드 게이트(ND420)는 로직 신호(SO1 내지 SO3)를 논리 조합하여 선택 신호(SE)를 출력한다.
따라서, 인가되는 미세 지연 제어 신호(S1)가 정상 신호일 경우, XOR 게이트(X421 내지 X423)에서는 로직 신호(SO1 내지 SO3)가 모두 로직 로우가 되고 이 값들은 다시 낸드 게이트(ND420)에 의해 하이 레벨의 선택 신호(SE)로 출력된다.
반면, 인가되는 미세 지연 제어 신호(S1)에 지터 발생 시에 낸드 게이 트(ND420)에 의해 로우 레벨의 선택 신호(SE)로 출력한다.
신호 출력부(430)는 인버터(431)와 멀티플렉서(432)를 포함한다. 멀티플렉서(432)는 선택 신호(SE)에 따라 미세 지연 제어 신호(S1) 또는 인버터(431)에 의해 반전된 미세 지연 제어 신호(S1b)를 제어 신호(SD1)로 출력한다.
인가되는 미세 지연 제어 신호(S1)가 정상 신호일 경우, 하이 레벨의 선택 신호(SE)에 응답하여 멀티 플렉서(432)는 A 경로를 통하여 미세 지연 제어 신호(S1)를 그대로 출력하게 된다.
따라서, 인가되는 미세 지연 제어 신호(S1)가 정상 신호일 경우, XOR 게이트(X421 내지 X423)에서는 출력신호(SO1~SO3)가 모두 로직 로우가 되고 이 값들은 다시 낸드 게이트(624)에 의해 로직 하이인 신호(SE)를 출력한다. 로직 하이값을 인가받은 멀티 플렉서(632)는 A 경로를 통하여 미세 지연 제어 신호(S1)를 제어 신호(SD1)로 출력하게 된다.
반면, 인가되는 미세 지연 제어 신호(S1)에 지터 발생 시에 로직 로우 값을 인가받은 멀티 플렉서(632)는 B 경로를 통하여 반전된 미세 지연 제어 신호(S1b)를 제어 신호(SD1)로 출력하게 된다.
도 7은 도 3의 제1 및 제2 위상 혼합기(333 및 332)의 상세한 회로도이다.
도 7을 참조하면, 제1 위상 혼합기(333)는 다수의 제1 전류 제어부(333A)와 제2 전류 제어부(333B)를 포함한다.
다수의 제1 전류 제어부(333A)는 다수의 제1 전류기(P1 내지 Pn)를 포함하고, 제2 전류 제어부(333B)는 다수의 제2 전류 제어기(T1 내지 Tn)를 포함한다.
다수의 제1 전류 제어기(P1 내지 Pn)는 구성 및 동작 방법이 유사하므로 하나의 제1 전류 제어기(P1)를 예를 들어 설명하면 다음과 같다.
제1 전류 제어기(P1)는 인버터(I1 및 I2)를 포함한다. 인버터(I2)는 제1 코스 지연 클럭(FCLK)를 반전시켜 제1 믹싱 클럭(MIX_CLK1)로 노드(ND1)에 출력한다. 인버터(I1)는 미세 지연 제어 신호(S1)를 반전시켜 제어 신호(S1b)를 인버터(I2)의 공급 전압으로 인가한다. 따라서, 미세 지연 제어 신호(S1)가 하이 레벨일 경우 인버터(I2)는 인에이블되고, 미세 지연 제어 신호(S1)가 로우 레벨일 경우 인버터(I2)는 디스에이블된다.
다수의 제2 전류 제어기(T1 내지 Tn)는 구성 및 동작 방법이 유사하므로 하나의 제2 전류 제어기(T1)를 예를 들어 설명하면 다음과 같다.
제2 전류 제어기(T1)는 인버터(I3 및 I4)를 포함한다. 인버터(I4)는 제2 코스 지연 클럭(SCLK)를 반전시켜 제1 믹싱 클럭(MIX_CLK1)로 노드(ND1)에 출력한다. 인버터(I3)는 미세 지연 제어 신호(S1)를 인버터(I4)의 공급 전압으로 인가한다. 따라서, 미세 지연 제어 신호(S1)가 로우 레벨일 경우 인버터(I4)는 인에이블되고, 미세 지연 제어 신호(S1)가 하이 레벨일 경우 인버터(I4)는 디스에이블된다.
제2 위상 혼합기(332)는 다수의 제1 전류 제어부(332A)와 제2 전류 제어부(332B) 및 인버터(I9)를 포함한다.
다수의 제1 전류 제어부(332A)는 다수의 제1 전류기(H1 내지 Hn)를 포함하고, 제2 전류 제어부(332B)는 다수의 제2 전류 제어기(K1 내지 Kn)를 포함한다.
다수의 제1 전류 제어기(H1 내지 Hn)는 구성 및 동작 방법이 유사하므로 하 나의 제1 전류 제어기(H1)를 예를 들어 설명하면 다음과 같다.
제1 전류 제어기(H1)는 인버터(I5 및 I6)를 포함한다. 인버터(I6)는 제1 코스 지연 클럭(FCLK)을 반전시켜 반전 믹싱 클럭(MIX_CLKb)으로 노드(ND2)에 출력한다. 인버터(I5)는 제어 신호(SD1)를 반전시켜 제어 신호(SD1b)를 인버터(I6)의 공급 전압으로 인가한다. 따라서, 제어 신호(SD1)가 하이 레벨일 경우 인버터(I6)는 인에이블되고, 제어 신호(SD1)가 로우 레벨일 경우 인버터(I6)는 디스에이블된다.
다수의 제2 전류 제어기(K1 내지 Kn)는 구성 및 동작 방법이 유사하므로 하나의 제2 전류 제어기(K1)를 예를 들어 설명하면 다음과 같다.
제2 전류 제어기(K1)는 인버터(I7 및 I8)를 포함한다. 인버터(I8)는 제2 코스 지연 클럭(SCLK)를 반전시켜 반전 믹싱 클럭(MIX_CLKb)로 노드(ND2)에 출력한다. 인버터(I7)는 제어 신호(SD1)를 인버터(I8)의 공급 전압으로 인가한다. 따라서, 제어 신호(SD1)가 로우 레벨일 경우 인버터(I8)는 인에이블되고, 제어 신호(SD1)가 하이 레벨일 경우 인버터(I8)는 디스에이블된다.
인버터(I9)는 노드(ND2)에 인가되는 제1 믹싱 클럭(MIX_CLK1) 또는 반전 믹싱 클럭(MIX_CLKb)를 반전시켜 제2 믹싱 클럭(MIX_CLK2)로 출력한다.
인가되는 미세 지연 제어 신호(S1)가 정상 신호일 경우, 설명한 바와 같이 제 1 위상 혼합기(333)의 제1 신호 지연부(333A)와 제 2 위상 혼합기(332)의 제2 신호 지연부(332B)가 인에이블 되어 제1 믹싱 클럭(MIX_CLK1)과 반전 믹싱 클럭(MIX_CLKb)을 혼합한 제2 믹싱 클럭(MIX_CLK2)가 출력된다.
반면, 인가되는 미세 지연 제어 신호(S1)에 지터 발생 시에는, 제2 위상 혼 합기(332)의 제1 신호 지연부(332A)와 제1 위상 혼합기(333)의 제2 신호 지연부(333B)가 인에이블 되어 제1 믹싱 클럭(MIX_CLK1)와 반전 믹싱 클럭(MIX_CLKb)을 혼합한 제2 믹싱 클럭(MIX_CLK2)가 출력된다.
따라서, 인가되는 미세 지연 제어 신호(S1)에 지터가 발생하여도 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)의 믹싱 동작에 영향을 받지 않아 정상적인 믹싱 클럭(MIX_CLK)를 출력함으로써, 회로의 오동작을 방지할 수 있어 동작의 신뢰성을 높일 수 있다.
도 8은 본 발명에 일실시 예에 따른 제1 코스 지연 클럭(FCLK)와 제2 코스 지연 클럭(SCLK)의 출력 파형이다.
도 8을 참조하면, 상기 설명한 바와 같이 지터 검출회로(331)와 제1 및 제2 위상 혼합기(333 및 332)에 의해 지터 현상을 제거하여 신뢰성있는 출력 클럭(MIX_OUT)을 출력하게 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 위상차이에 의한 신호 떨림 현상을 방지하기 위하여 지터 검출 회로를 통해 지터 현상을 검출하고, 위상 혼합기를 이용하여 신호 반전을 통한 신호 혼합으로 인하여 정상적인 신호를 출력함으로써, 회로의 오동작을 방지할 수 있어 동작의 신뢰성을 높일 수 있다.

Claims (21)

  1. 외부 클럭과 외부 반전 클럭에 응답하여 상기 외부 클럭의 폴링 엣지 또는 라이징 엣지에 동기시켜 입력 클럭을 생성하는 클럭 버퍼;
    코스 지연 제어 신호에 응답하여 서로 다른 위상들을 각각 가지는 제1 및 제2 코스 지연 클럭를 출력하는 코스 지연부;
    다수의 미세 지연 제어 신호에 응답하여 상기 제1 및 제2 코스 지연 클럭들을 믹싱한 제1 믹싱 클럭을 출력하거나, 상기 외부 클럭이 지터 성분을 포함할 경우 반전된 상기 제1 및 제2 코스 지연 클럭를 믹싱한 반전 믹싱 클럭과 상기 제1 믹싱 클럭를 믹싱한 제2 믹싱 클럭를 출력하는 미세 투닝부;
    상기 제2 믹싱 클럭를 입력받아 실제 클럭 경로의 지연 조건을 반영하여 피드백 클럭을 생성하는 리플리카 지연부;
    상기 피드백 클럭의 라이징 엣지와 상기 입력 클럭의 라이징 엣지의 위상을 비교하여 검출 신호를 생성하는 위상 검출기;
    상기 검출 신호에 응답하여 상기 코스 지연 제어 신호 및 상기 다수의 미세 지연 제어 신호를 출력하는 지연 제어부; 및
    상기 제2 믹싱 클럭를 출력 클럭으로 출력하는 출력 드라이버를 포함하는 지연 동기 루프 회로.
  2. 제 1 항에 있어서, 상기 코스 지연부는
    상기 코스 지연 제어 신호에 따라 상기 입력 클럭의 지연 시간을 제어하여 상기 제1 및 제2 코스 지연 클럭들을 출력하는 지연 동기 루프 회로.
  3. 제 1 항에 있어서, 상기 지연 제어부는,
    상기 검출신호에 응답하여 상기 코스 지연 제어 신호를 발생하고, 락킹여부를 판단한 후 코스 락킹 신호를 발생하는 코스 지연 제어부; 및
    상기 코스 락킹 신호가 인에이블되면 상기 검출신호에 응답하여 상기 다수의 미세 지연 제어 신호를 발생하는 웨이트 신호 발생기를 포함하는 지연 동기 루프 회로.
  4. 제 1 항에 있어서, 상기 미세 투닝부는,
    상기 다수의 미세 지연 제어 신호에 기초하여, 상기 미세 지연 클럭 신호가 지터 성분을 포함하는지의 여부를 판단하고, 그 판단 결과에 따라 다수의 제어 신호를 출력하는 지터 검출회로;
    상기 다수의 미세 지연 제어 신호 및 상기 다수의 미세 지연 제어 신호를 반전시킨 다수의 반전 미세 지연 제어 신호에 응답하여, 상기 제1 및 제2 코스 지연 클럭들을 믹싱하여 상기 제1 믹싱 클럭를 출력하는 제2 위상 혼합기; 및
    상기 다수의 제어 신호 및 상기 다수의 제어 신호를 반전시킨 다수의 반전 제어 신호에 응답하여 상기 제1 및 제2 코스 지연 클럭들을 믹싱하여 상기 반전 믹싱 클럭를 생성하고, 상기 제1 믹싱 클럭와 상기 반전 믹싱 클럭를 믹싱하여 상기 제2 믹싱 클럭를 출력하는 제1 위상 혼합기를 포함하는 지연 동기 루프 회로.
  5. 제 4 항에 있어서, 상기 지터 검출회로는
    상기 미세 지연 클럭 신호가 지터 성분을 포함하지 않을 때, 상기 다수의 미세 지연 제어 신호와 동일한 로직 값을 가지는 상기 다수의 제어 신호를 출력하고, 상기 다수의 미세 지연 제어 신호가 지터 성분을 포함할 때, 상기 다수의 미세 지연 제어 신호의 로직 값과 상반되는 로직 값을 가지는 상기 다수의 제어 신호를 출력하는 지연 동기 루프 회로.
  6. 제 5 항에 있어서, 상기 지터 검출회로는
    상기 다수의 미세 지연 제어 신호에 각각 응답하여 상기 지터를 검출하여 상기 다수의 제어 신호를 각각 출력하는 다수의 지터 검출기를 포함하는 지연 동기 루프 회로.
  7. 제 6 항에 있어서, 상기 다수의 지터 검출기 각각은,
    상기 다수의 미세 지연 제어 신호 중 하나와 상기 외부 클럭에 응답하여 복수의 쉬프트 신호들을 발생하는 쉬프트 회로;
    상기 복수의 쉬프트 신호들에 응답하여 지터 성분의 유무에 따라 선택신호의 로직 값을 발생하는 선택 신호 발생기; 및
    상기 선택 신호에 응답하여 상기 다수의 미세 지연 제어 신호 중 하나 또는 상기 다수의 미세 지연 제어 신호 중 하나를 반전시킨 신호를 상기 제어 신호로 출력하는 신호 출력부를 포함하는 지연 동기 루프 회로.
  8. 제 7 항에 있어서, 상기 쉬프트 회로는
    상기 미세 지연 제어 신호와 상기 외부 클럭 신호에 응답하여, 상기 쉬프트 신호 중 하나를 출력하는 제1 플립플롭; 및
    상기 쉬프트 신호 중 하나와 상기 외부 클럭에 응답하여 상기 쉬프트 신호 중 다른 하나를 출력하는 제2 플립 플랍을 포함하는 지연 동기 루프 회로.
  9. 제 7 항에 있어서, 상기 선택 신호 발생기는,
    상기 다수의 쉬프트 신호들에 응답하여 복수의 로직 신호들을 출력하는 로직 제어부; 및
    상기 로직 신호들을 논리조합하여 상기 선택 신호를 출력하는 낸드 게이트를 포함하는 지연 동기 루프 회로.
  10. 제 9 항에 있어서, 상기 로직 제어부는,
    상기 다수의 쉬프트 신호를 수신하여 다수의 로직 신호로 출력하는 다수의 XOR 게이트들을 포함하는 지연 동기 루프 회로.
  11. 제 7 항에 있어서, 상기 신호 출력부는,
    상기 다수의 미세 지연 제어 신호 중 하나를 반전시켜 출력하는 인버터; 및
    상기 선택 신호에 응답하여 상기 다수의 미세 지연 제어 신호 중 하나 또는 상기 다수의 미세 지연 제어 신호 중 하나를 반전시킨 신호를 상기 제어 신호로 출력하는 멀티 플렉서를 포함하는 지연 동기 루프 회로.
  12. 제 4 항에 있어서, 상기 제 2 위상 혼합기는
    상기 다수의 미세 지연 제어 신호에 응답하여 상기 제1 코스 지연 클럭를 반전 지연시켜 상기 제1 믹싱 클럭로 출력하는 제1 신호 지연부; 및
    상기 다수의 미세 지연 제어 신호에 응답하여 상기 제2 코스 지연 클럭를 반 전 지연시켜 상기 제1 믹싱 클럭로 출력하는 제2 신호 지연부를 포함하는 지연 동기 루프 회로.
  13. 제 12 항에 있어서, 상기 제 1 신호 지연부는
    상기 다수의 미세 지연 제어 신호들에 각각 응답하여 상기 제1 코스 지연 클럭를 반전 지연시켜 출력하는 다수의 전류 제어기를 포함하는 지연 동기 루프 회로.
  14. 제 13 항에 있어서, 상기 다수의 전류 제어기 각각은
    상기 다수의 미세 지연 제어 신호들 중 하나를 입력 받아 반전시켜 구동 신호를 출력하는 제1 인버터; 및
    상기 구동 신호에 응답하여 인에이블되고, 상기 제1 코스 지연 클럭를 반전시켜 출력하는 제2 인버터를 포함하는 지연 동기 루프 회로.
  15. 제 12 항에 있어서, 상기 제 2 신호 지연부는
    상기 다수의 미세 지연 제어 신호들에 각각 응답하여 상기 제2 코스 지연 클럭를 반전 지연시켜 출력하는 다수의 전류 제어기를 포함하는 지연 동기 루프 회 로.
  16. 제 15 항에 있어서, 상기 다수의 전류 제어기 각각은
    반전된 상기 다수의 미세 지연 제어 신호들 중 하나를 입력받아 반전시켜 구동 신호를 출력하는 제1 인버터; 및
    상기 구동 신호에 응답하여 인에이블되고, 상기 제1 코스 지연 클럭를 반전시켜 출력하는 제2 인버터를 포함하는 지연 동기 루프 회로.
  17. 제 4 항에 있어서, 상기 제 1 위상 혼합기는
    상기 다수의 제어 신호에 응답하여 상기 제1 코스 지연 클럭를 반전 지연시켜 상기 반전 믹싱 클럭로 출력하는 제1 신호 지연부;
    상기 다수의 제어 신호에 응답하여 상기 제2 코스 지연 클럭를 반전 지연시켜 상기 반전 믹싱 클럭로 출력하는 제2 신호 지연부; 및
    상기 제1 믹싱 클럭와 상기 반전 믹싱 클럭를 믹싱하여 출력하는 인버터를 포함하는 지연 동기 루프 회로.
  18. 제 17 항에 있어서, 상기 제 1 신호 지연부는
    상기 다수의 제어 신호들에 각각 응답하여 상기 제1 코스 지연 클럭를 반전 지연시켜 출력하는 다수의 전류 제어기를 포함하는 지연 동기 루프 회로.
  19. 제 18 항에 있어서, 상기 다수의 전류 제어기 각각은
    상기 다수의 제어 신호들 중 하나를 입력 받아 반전시켜 구동 신호를 출력하는 제1 인버터; 및
    상기 구동 신호에 응답하여 인에이블되고, 상기 제1 코스 지연 클럭를 반전시켜 출력하는 제2 인버터를 포함하는 지연 동기 루프 회로.
  20. 제 17 항에 있어서, 상기 제 2 신호 지연부는
    상기 다수의 제어 신호들에 각각 응답하여 상기 제2 코스 지연 클럭를 반전 지연시켜 출력하는 다수의 전류 제어기를 포함하는 지연 동기 루프 회로.
  21. 제 20 항에 있어서, 상기 다수의 전류 제어기 각각은
    반전된 상기 다수의 제어 신호들 중 하나를 입력 받아 반전시켜 구동 신호를 출력하는 제1 인버터; 및
    상기 구동 신호에 응답하여 인에이블되고, 상기 제1 코스 지연 클럭를 반전 시켜 출력하는 제2 인버터를 포함하는 지연 동기 루프 회로.
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