JP2009118458A - 遅延固定ループ - Google Patents
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Abstract
【課題】ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供すること。
【解決手段】遅延固定をなすために、ソースクロックの第１のクロックエッジ及び第２のクロックエッジに対応する第１の遅延クロック及び第２の遅延クロックを生成する遅延固定部と、前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部とを備えることを特徴とする。
【選択図】図４
【解決手段】遅延固定をなすために、ソースクロックの第１のクロックエッジ及び第２のクロックエッジに対応する第１の遅延クロック及び第２の遅延クロックを生成する遅延固定部と、前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部とを備えることを特徴とする。
【選択図】図４
Description
本発明は、半導体設計技術に関し、特に、遅延固定ループの動作に関し、より詳細には、ノイズの干渉、ＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動、頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループに関する。
一般的に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のような同期式半導体メモリ素子では、基準となるクロックと入出力されるデータとが常に時間的に同期していなければならない。
ここで、基準となるクロックは、主にメモリコントローラのような外部装置から入力される外部クロックＣＬＫ、ＣＬＫＢを意味し、同期式半導体メモリ素子が、基準となるクロックと時間的に同期したデータを伝送しなければならないという意味は、同期式半導体メモリ素子から伝送されるデータの出力時点と外部クロックＣＬＫ、ＣＬＫＢのエッジ又は中心が正確に一致すべきであるということである。
しかし、非同期式半導体メモリ素子の例からも分かるように、一般的な半導体メモリ素子にデータを出力させるコマンド及び外部クロックＣＬＫ、ＣＬＫＢを印加したとしても、自動に外部クロックＣＬＫ、ＣＬＫＢに時間的に同期したデータが出力されるのではない。
このように、半導体メモリ素子において、データが、外部クロックＣＬＫ、ＣＬＫＢと同期できない理由は、次のとおりである。
まず、半導体メモリ素子の外部から入力バッファ回路を介して半導体メモリ素子の内部にバッファリングされた外部クロックＣＬＫ、ＣＬＫＢを内部クロックであるとするならば、内部クロックが、半導体メモリ素子の内部構成要素（制御回路、周辺回路、及びセルアレイなどの半導体メモリ素子に備えられる全ての回路を意味する）を経ながら、その位相が変化するため、内部クロックが出力バッファリング回路に到達して外部に出力されるときには、内部クロック及び外部クロックＣＬＫ、ＣＬＫＢが時間的に同期していない。
このとき、半導体メモリ素子から出力されるデータは、内部クロックに同期して出力されるため、内部クロックと外部クロックＣＬＫ、ＣＬＫＢとの間に位相差が発生した分だけ、データと外部クロックＣＬＫ、ＣＬＫＢとの間には位相差が生じるようになる。すなわち、半導体メモリ素子から出力されるデータは、外部クロックＣＬＫ、ＣＬＫＢと非同期した状態となる。
したがって、半導体メモリ素子において基準となる外部クロックＣＬＫ、ＣＬＫＢの位相と入出力されるデータとを時間的に同期させて出力するためには、半導体メモリ素子に入力される外部クロックＣＬＫ、ＣＬＫＢから、半導体メモリ素子の動作により出力パッドに印加される内部クロックの位相が遅延される時間を内部クロックに逆補償して、内部クロックの位相が外部クロックＣＬＫ、ＣＬＫＢの位相と同期するようにしなければならない。
前述したように、内部クロックの位相が遅延される時間を内部クロックに逆補償して、内部クロックの位相が外部クロックＣＬＫ、ＣＬＫＢの位相と同期するようにする役割を果たすための回路として代表的なものには、位相固定ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及び遅延固定ループ（ＤＬＬ：Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路がある。
まず、位相固定ループＰＬＬは、主に外部から入力される、基準となる外部クロックの周波数と、半導体メモリ素子の内部で用いられる内部クロックの周波数とが互いに異なる場合に、周波数逓倍機能を用いて周波数及び位相を同時に同期させるために用いられる装置である。
また、遅延固定ループＤＬＬは、外部から入力される、基準となる外部クロックの周波数と、半導体メモリ素子の内部で用いられる内部クロックの周波数とが同じ場合、位相のみを同期させるために用いられる装置である。このために、遅延固定ループＤＬＬは、遅延動作によって各クロックの位相を同期させ、位相が同期した状態を遅延固定（ｄｅｌａｙ ｌｏｃｋｉｎｇ）状態という。
このように、位相固定ループＰＬＬ及び遅延固定ループＤＬＬの特性のみを比較してみると、位相固定ループＰＬＬが遅延固定ループＤＬＬに比べて周波数逓倍機能という更なる機能を有するため、遅延固定ループＤＬＬに比べて位相固定ループＰＬＬがより多く用いられると思われるが、半導体メモリ素子の場合は、位相固定ループＰＬＬより遅延固定ループＤＬＬを更に多く用いる。
それには様々な理由があるが、代表的な理由としては、遅延固定ループＤＬＬが、位相固定ループＰＬＬに比べてノイズに対してより強く、より小さな面積をもって実現できるという長所があるためである。
図１は、従来の技術に係る遅延固定ループＤＬＬの構成要素を示したブロック図である。
同図に示すように、従来の技術に係る遅延固定ループＤＬＬは、遅延固定（ｄｅｌａｙ ｌｏｃｋｉｎｇ）をなすために、ソースクロックＲＥＦ＿ＣＬＫの第１のクロックエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に対応する第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと、第２のクロックエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に対応する第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとを生成する遅延固定部１００と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出して、加重値選択信号ＷＲ＿ＳＥＬを出力する位相検出部１２０と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとが遅延固定された時点で加重値選択信号ＷＲ＿ＳＥＬに対応する加重値（ｗｅｉｇｈｔ）を反映し、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相を混合（ｍｉｘ）して、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹとして出力する位相混合部１４０とを備える。また、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹの位相をスプリット（ｓｐｌｉｔ）して第１の位相スプリットクロックＲＣＬＫＤＬＬ及び第２の位相スプリットクロックＦＣＬＫＤＬＬを生成する位相スプリット部１６０と、当該位相スプリット部１６０と同じ構成を有するが、実際には動作しないダミー位相スプリット部１７０とを更に備える。
ここで、位相混合部１４０は、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの遅延固定可否（遅延固定されたか否か）に対応する第１の遅延固定信号ＬＯＣＫ＿ＳＴＡＴＥ＿Ｒ、及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの遅延固定可否に対応する第２の遅延固定信号ＬＯＣＫ＿ＳＴＡＴＥ＿Ｆに応答して論理レベルが決定される遅延固定イネーブル信号ＤＣＣ＿ＥＮを生成する遅延固定イネーブル信号生成部１４６と、遅延固定イネーブル信号ＤＣＣ＿ＥＮがアクティブになったとき、加重値選択信号ＷＲ＿ＳＥＬに応答して第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの混合比率を制御するための混合制御信号ＣＴＲＬを生成する混合制御部１４２と、混合制御信号ＣＴＲＬに対応する混合比率で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相を混合して、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥとして出力するＤＣＣ位相混合部１４４と、当該ＤＣＣ位相混合部１４４と同じ構成を有するが、実際には動作しないダミーＤＣＣ位相混合部１４５とを備える。
そして、遅延固定部１００は、遅延固定をなすために、ソースクロックＲＥＦ＿ＣＬＫと第１のフィードバッククロックＦＥＢ＿ＣＬＫ１との位相を比較し、決まった時間の分、ソースクロックＲＥＦ＿ＣＬＫの第１のクロックエッジＲＩＳＩＮＧ＿ＣＬＫに対応した第１のクロックＣＬＫ＿ＩＮ＿Ｒを遅延させて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力する第１の位相遅延部１０２と、ソースクロックＲＥＦ＿ＣＬＫと第２のフィードバッククロックＦＥＢ＿ＣＬＫ２との位相を比較し、決まった時間の分、ソースクロックＲＥＦ＿ＣＬＫの第２のクロックエッジＦＡＬＬＩＮＧ＿ＣＬＫに対応した第２のクロックＣＬＫ＿ＩＮ＿Ｆを遅延させて第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとして出力する第２の位相遅延部１０４と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫに第１のクロックＣＬＫ_ＩＮ＿Ｒの実際の遅延条件を反映させて、第１のフィードバッククロックＦＥＢ＿ＣＬＫ１として出力する第１の遅延複製モデル部１０３と、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫに第２のクロックＣＬＫ＿ＩＮ＿Ｆの実際の遅延条件を反映させて、第２のフィードバッククロックＦＥＢ＿ＣＬＫ２として出力する第２の遅延複製モデル部１０５とを備える。また、外部から入力される外部クロックＣＬＫ、ＣＬＫＢをバッファリングしてソースクロックＲＥＦ＿ＣＬＫと、第１のクロックＣＬＫ＿ＩＮ＿Ｒ及び第２のクロックＣＬＫ＿ＩＮ＿Ｆとを出力するクロックバッファ部１０６とを更に備える。
ここで、遅延固定部１００の構成要素のうち、第１の位相遅延部１０２は、ソースクロックＲＥＦ＿ＣＬＫと第１のフィードバッククロックＦＥＢ＿ＣＬＫ１との位相を比較して、第１の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ１を生成する第１の位相比較部１０２２と、第１の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ１に対応して決まった時間の分、第１のクロックＣＬＫ＿ＩＮ＿Ｒを遅延させて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力する第１の遅延ライン１０２４とを備える。
そして、遅延固定部１００の構成要素のうち、第２の位相遅延部１０４は、ソースクロックＲＥＦ＿ＣＬＫと第２のフィードバッククロックＦＥＢ＿ＣＬＫ２との位相を比較して、第２の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ２を生成する第２の位相比較部１０４２と、第２の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ２に対応して決まった時間の分、第２のクロックＣＬＫ＿ＩＮ＿Ｆを遅延させて第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとして出力する第２の遅延ライン１０４４とを備える。
前述した従来の技術に係る遅延固定ループの構成に基づいてその動作を説明すると、次のとおりである。
図２は、図１に示された従来の技術に係る遅延固定ループの動作過程において、遅延固定動作の波形を示したタイミング図である。
同図に示すように、遅延固定ループの動作過程のうち、＜遅延固定以前＞を参照すると、最初に、遅延固定ループが動作し始めるとき、クロックバッファ部１０６で外部クロックＣＬＫ、ＣＬＫＢをバッファリングして生成したソースクロックＲＥＦ＿ＣＬＫと、第１のクロックＣＬＫ＿ＩＮ＿Ｒとが第１の遅延ライン１０２４によって初期遅延時間の分遅延された第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと、第２のクロックＣＬＫ＿ＩＮ＿Ｆが第２の遅延ライン１０４４によって初期遅延時間の分遅延された第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫと、遅延固定ループの出力端から生成される遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹとがいかなる状態であるかが分かる。
具体的に説明すると、ソースクロックＲＥＦ＿ＣＬＫは、外部クロックＣＬＫ、ＣＬＫＢをバッファリングしたクロックであるため、実際には、外部クロックＣＬＫ、ＣＬＫＢとほぼ同じクロックである。このとき、図示してはいないが、第１のクロックＣＬＫ＿ＩＮ＿Ｒ及び第２のクロックＣＬＫ＿ＩＮ＿Ｆも、ソースクロックＲＥＦ＿ＣＬＫと同じクロックである。
このとき、第１の遅延ライン１０２４及び第２の遅延ライン１０４４は、受信したクロックを遅延させる初期遅延時間（１、３）が互いに同じであり、同じクロックがそれぞれ入力されると、互いに相反するクロックを出力するように構成されているため、同じクロックである第１のクロックＣＬＫ＿ＩＮ＿Ｒと第２のクロックＣＬＫ＿ＩＮ＿Ｆとが第１の遅延ライン１０２４及び第２の遅延ライン１０４４にそれぞれ入力されると、図示のように、互いに相反した位相を有する第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫを出力するようになる。
このように生成された第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫをソースクロックＲＥＦ＿ＣＬＫと対比して説明すると、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫは、ソースクロックＲＥＦ＿ＣＬＫの第１のエッジ（ここでは、立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ））に対応する時点から初期設定による時間（１）の分が過ぎた後、立ち上がりエッジが発生しており、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫは、ソースクロックＲＥＦ＿ＣＬＫの第２のエッジ（ここでは、立下りエッジ（ｆａｌｌｉｎｇ ｅｇｄｅ））に対応する時点から初期設定による時間（３）の分が過ぎた後、立ち上がりエッジが発生することが分かる。
そして、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹが第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫと同じであることがわかるが、これは、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとがまだ遅延固定された状態ではないため、位相混合部１４０が動作しないために発生した結果である。
すなわち、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとが遅延固定された状態でなければ、位相混合部１４０は動作せず、位相混合部１４０に入力されるクロックは、バイパスされて出力されることが分かる。
前述したように、遅延固定ループの動作過程のうち、＜遅延固定以前＞に示したそれぞれのクロックを変化させるための遅延固定ループの動作は、次のとおりである。
まず、第１の遅延ライン１０２４を適切に制御し、初期設定による時間（１）の分、遅延されていた第１のクロックＣＬＫ_ＩＮ＿Ｒを一定時間（２）の分、更に遅延させて、第１の遅延ライン１０２４から出力される第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの立ち上がりエッジが基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと同期して遅延固定される。
同時に、第２の遅延ライン１０４４を適切に制御し、初期設定による時間（３）の分、遅延されていた第２のクロックＣＬＫ_ＩＮ＿Ｒを一定時間（４）の分、更に遅延させて、第２の遅延ライン１０４４から出力される第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジが基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと同期して遅延固定される。
そして、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとが遅延固定された後は、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出して、デューティ比が補正された遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹを生成する。
参考に、位相混合部１４０におけるダミーＤＣＣ位相混合部１４５は、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとが遅延固定される前は、ＤＣＣ位相混合部１４４と同様に、受信したクロックをバイパスさせる動作を行い、遅延固定された後は、動作を完全に中止する。すなわち、遅延固定される前に出力していた遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹを出力しない。
同様に、ダミー位相スプリット部１７０の場合も、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとが遅延固定される前は、ダミーＤＣＣ位相混合部１４５の出力端に接続されて、ダミーＤＣＣ位相混合部１４５から受信したクロックをバイパスさせるとき、負荷として作用し、遅延固定された後は、バイパスされるクロックがないため、何らの役割もしない。
図２に示された遅延固定ループの動作過程のうち、＜遅延固定以後＞には、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出し、それにより、デューティ比が補正された遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹが生成される過程が示されている。
外部から入力される一般的な外部クロックＣＬＫ、ＣＬＫＢの場合、５０対５０の正確なデューティ比を有することはほとんど不可能である。したがって、外部クロックＣＬＫ、ＣＬＫＢをバッファリングした内部クロックも５０対５０の正確なデューティ比を有することはほとんど不可能である。
このように、内部クロックの立ち上がりエッジから１つのデータ、内部クロックの立下りエッジから１つのデータを出力する半導体メモリ装置（ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭなどの同期式半導体メモリ素子を全て含む）の場合、５０対５０の正確なデューティ比を有することができない内部クロックに対応してデータを出力すると、これを受信するメモリコントローラにおいて、誤ったデータを認識する問題が発生するおそれがある。
そのため、出力される内部クロックのデューティ比を５０対５０に正確に補正しなければならないが、その方法は、前述したように、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出し、検出結果に応じて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとのうち、いずれか１つのクロックに加重値を更に与えて位相を混合する方法を用いる。このとき、加重値とは、混合信号に対するそれぞれのクロックの駆動力などに差を持たせることをいい、これは、周知の技術であるため、詳しい説明を省略する。
具体的に、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出するときは、第１の遅延クロック及び第２の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ、ＦＡＬＬＩＮＧ＿ＣＬＫが遅延固定された状態であるため、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとにおいて、立ち上がりエッジが発生する時点（５と６）が同じであると仮定し、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（７）と、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（８）とを比較する方法を用いて、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとのうち、いずれの遅延クロックが最も長いアクティブ期間を有するかを検出する方法を用いる。
また、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとのうち、いずれか１つのクロックに加重値を更に与えるときは、加重値選択信号ＷＲ＿ＳＥＬを用いて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫに加重値を更に与えるか、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫに加重値を更に与えるかを選択する方法を用い、このとき、同時に加重値選択信号ＷＲ＿ＳＥＬが表す情報を適切に調整することによって、どのくらいの加重値を与えるかを選択することもできる。
そして、図２に示された＜遅延固定以後＞では、デューティ比を補正する方法が２つの状況に分けられていることが分かる。
まず、１つ目の状況は、基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと第１の遅延クロック及び第２の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ、ＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジとが遅延固定された状態で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広い状態である。
また、２つ目の状況は、基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと第１の遅延クロック及び第２の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ、ＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジとが遅延固定された状態で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭い状態である。
このように、２つの状況に分けて示した理由は、加重値選択信号ＷＲ＿ＳＥＬの使用方法を例示するためである。
すなわち、１つ目の状況では、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広い状態であるため、加重値選択信号ＷＲ＿ＳＥＬの論理レベルがロジック「ハイ」になるようにして第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫにより多くの加重値を与えることにより、最終的に出力される遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥのデューティ比が正確に５０対５０になり得るようにしていることが分かる。
同様に、２つ目の状況では、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭い状態であるため、加重値選択信号ＷＲ＿ＳＥＬの論理レベルがロジック「ロー」になるようにして第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫにより多くの加重値を与えることにより、最終的に出力される遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥのデューティ比が正確に５０対５０になり得るようにしていることが分かる。
図３は、図１に示された従来の技術に係る遅延固定ループの動作過程において、問題が発生する場合の入出力波形を示したタイミング図である。
同図に示すように、従来の技術に係る遅延固定ループの動作過程において問題が発生する場合、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪な動作において加重値選択信号ＷＲ＿ＳＥＬが変動して発生していることが分かる。
具体的には、図３に示された遅延固定ループの動作過程のうち、＜不良の発生前＞に示された遅延固定ループの動作波形は、図２に示された＜遅延固定以後＞における２つ目の状況である基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジとが遅延固定された状態で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭い状態と同じであることがわかる。
すなわち、加重値選択信号ＷＲ＿ＳＥＬを用いて第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫにより高い比重をおくことによって、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹのデューティ比が５０対５０に合わせられた状態である。
このとき、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の動作が発生すると、遅延固定されていた第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジが互いにずれてしまうことがある。
もちろん、遅延固定部１００では、これを認識し、位相がずれた第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジを更に遅延固定させるために動作する。
しかし、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の動作が累積するにしたがって最悪の状態になると、図３に示された遅延固定ループの動作過程のうち、＜不良の発生後＞に示されているように、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの立ち上がりエッジ時点が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立下りエッジ時点より遅延した状態になり得る。
このように、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの立ち上がりエッジ時点（１）が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立下りエッジ時点（２）より遅延すると、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとにおいて、立ち上がりエッジが発生する時点（１と３）が同じであると仮定し、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（４）と第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（２）とを比較する方法を用いていた位相検出部１２０が誤動作し、予定より一周期早く、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（５）と第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（２）とを比較するようになる。
すなわち、本来、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間より広いと判断し、それにより、加重値選択信号ＷＲ＿ＳＥＬを用いて第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫにより高い比重をおいていた位相混合部１４０がノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の動作のため、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間より広いと判断し、それにより、加重値選択信号ＷＲ＿ＳＥＬを用いて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫに最も高い比重をおくという問題が発生する。
このため、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹのデューティ比がずれてしまう問題が発生し、デューティ比がずれた遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹに対応してデータを出力しようとしても、これをメモリコントローラで認識できないため、正常的なデータの入出力が不可能であり、システムの誤動作の原因となる。
また、前述したような問題は、外部から入力されるクロックＣＬＫ、ＣＬＫＢの周期が短いときに発生する可能性が相対的に大きいが、外部から入力されるクロックＣＬＫ、ＣＬＫＢの周期が短いということは、これを受信して用いる半導体メモリ素子の動作速度が速いことを意味するのであり、今後開発される半導体メモリ素子の動作速度は、より速くなることが予想されることから、今後開発される半導体メモリ素子において、前述のような問題が発生する可能性は、相対的に更に大きい。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供することにある。
そこで、上記の目的を達成するための本発明による遅延固定ループは、遅延固定をなすために、ソースクロックの第１のクロックエッジに対応する第１の遅延クロック及びソースクロックの第２のクロックエッジに対応する第２の遅延クロックを生成する遅延固定部と、前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第１の遅延クロック及び第２の遅延クロックの遅延固定時点から予定された期間の間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロック及び第２の遅延クロックの位相を混合して遅延固定ループクロックとして出力する位相混合部とを備える。
また、本発明による遅延固定ループは、遅延固定をなすために、ソースクロックと第１のフィードバッククロックとの位相を比較し、決まった時間の分、前記ソースクロックの第１のクロックエッジに対応した第１のクロックを遅延させて第１の遅延クロックとして出力する第１の位相遅延部と、前記第１の遅延クロックに前記第１のクロックの実際の遅延条件を反映させて、前記第１のフィードバッククロックとして出力する第１の遅延複製モデル部と、遅延固定をなすために、前記ソースクロックと第２のフィードバッククロックとの位相を比較し、決まった時間の分、前記ソースクロックの第２のクロックエッジに対応した第２のクロックを遅延させて第２の遅延クロックとして出力する第２の位相遅延部と、前記第２の遅延クロックに前記第２のクロックの実際の遅延条件を反映させて、前記第２のフィードバッククロックとして出力する第２の遅延複製モデル部と、前記第１の遅延クロックと前記第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部とを備える。
なお、本発明の遅延ループの動作方法は、遅延固定をなすために、ソースクロックの第１のクロックエッジ及び第２のクロックエッジに対応する第１の遅延クロック及び第２の遅延クロックを生成するステップと、前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力するステップと、前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納するステップと、前記格納するステップで格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロック及び第２の遅延クロックの位相を混合して遅延固定ループクロックとして出力するステップとを含む。
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、それぞれ異なる様々な形態で構成されることができ、ただし、本実施形態は、本発明の開示が完全になるようにし、通常の知識を有した者に、本発明の範疇を明確に知らせるために提供するものである。
図４は、本発明の実施形態に係る遅延固定ループＤＬＬの構成要素を示したブロック図である。
同図に示すように、本発明の実施形態に係る遅延固定ループＤＬＬは、遅延固定をなすために、ソースクロックＲＥＦ＿ＣＬＫの第１のクロックエッジに対応する第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと、ソースクロックＲＥＦ＿ＣＬＫの第２のクロックエッジに対応する第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとを生成する遅延固定部４００と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相差を検出して加重値選択信号ＷＲ＿ＳＥＬを出力する位相検出部４２０と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの遅延固定時点から予定された期間に獲得した加重値選択信号ＷＲ＿ＳＥＬを格納する加重値格納部４３０と、当該加重値格納部４３０に格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬに対応する加重値を反映し、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの位相を混合して遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹとして出力する位相混合部４４０とを備える。また、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹの位相をスプリットして、第１の位相スプリットクロックＲＣＬＫＤＬＬ及び第２の位相スプリットクロックＦＣＬＫＤＬＬを生成する位相スプリット部４６０と、当該位相スプリット部４６０と同じ構成を有するが、実際には動作しないダミー位相スプリット部４７０とを更に備える。
ここで、位相混合部４４０は、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬに応答して、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫと第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとの混合比率を制御するための混合制御信号ＣＴＲＬを生成する混合制御部４４２と、混合制御信号ＣＴＲＬに対応する混合比率で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの位相と第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの位相とを混合して、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥとして出力するＤＣＣ位相混合部４４４と、当該ＤＣＣ位相混合部４４４と同じ構成を有するが、実際には動作しないダミーＤＣＣ位相混合部４４５とを備える。
そして、加重値格納部４３０は、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの遅延固定可否に対応する第１の遅延固定信号ＬＯＣＫ＿ＳＴＡＴＥ＿Ｒ、及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの遅延固定可否に対応する第２の遅延固定信号ＬＯＣＫ＿ＳＴＡＴＥ＿Ｆに応答して、論理レベルが決定される遅延固定イネーブル信号ＤＣＣ＿ＥＮを生成する遅延固定イネーブル信号生成部４３２と、遅延固定イネーブル信号ＤＣＣ＿ＥＮに応答して、予定された期間に対応するアクティブ期間を有する加重値選択パルスＷＲ＿ＰＵＬを生成する加重値選択パルス生成部４３４と、加重値選択パルスＷＲ＿ＰＵＬのアクティブ期間で入力される加重値選択信号ＷＲ＿ＳＥＬを格納し、加重値選択パルスＷＲ＿ＰＵＬの非アクティブ期間で入力される加重値選択信号ＷＲ＿ＳＥＬを格納しない加重値選択信号格納部４３６とを備える。
また、遅延固定部４００は、遅延固定をなすために、ソースクロックＲＥＦ＿ＣＬＫと第１のフィードバッククロックＦＥＢ＿ＣＬＫ１との位相を比較し、決まった時間の分、ソースクロックＲＥＦ＿ＣＬＫの第１のクロックエッジＲＩＳＩＮＧ＿ＣＬＫに対応した第１のクロックＣＬＫ_ＩＮ＿Ｒを遅延させて第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力する第１の位相遅延部４０２と、ソースクロックＲＥＦ＿ＣＬＫと第２のフィードバッククロックＦＥＢ＿ＣＬＫ２との位相を比較し、決まった時間の分、ソースクロックＲＥＦ＿ＣＬＫの第２のクロックエッジＦＡＬＬＩＮＧ＿ＣＬＫに対応した第２のクロックＣＬＫ＿ＩＮ＿Ｆを遅延させて第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとして出力する第２の位相遅延部４０４と、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫに第１のクロックＣＬＫ_ＩＮ＿Ｒの実際の遅延条件を反映させて、第１のフィードバッククロックＦＥＢ＿ＣＬＫ１として出力する第１の遅延複製モデル部４０３と、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫに第２のクロックＣＬＫ＿ＩＮ＿Ｆの実際の遅延条件を反映させて、第２のフィードバッククロックＦＥＢ＿ＣＬＫ２として出力する第２の遅延複製モデル部４０５とを備える。また、外部から入力される外部クロックＣＬＫ、ＣＬＫＢをバッファリングして、ソースクロックＲＥＦ＿ＣＬＫと、第１のクロック及び第２のクロックＣＬＫ_ＩＮ＿Ｒ、ＣＬＫ＿ＩＮ＿Ｆとを出力するクロックバッファ部４０６とを更に備える。
ここで、遅延固定部４００の構成要素のうち、第１の位相遅延部４０２は、ソースクロックＲＥＦ＿ＣＬＫの位相と第１のフィードバッククロックＦＥＢ＿ＣＬＫ１の位相とを比較して、第１の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ１を生成する第１の位相比較部４０２２と、第１の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ１に対応して決まった時間の分、第１のクロックＣＬＫ＿ＩＮ＿Ｒを遅延させて、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫとして出力する第１の遅延ライン４０２４とを備える。
そして、遅延固定部４００の構成要素のうち、第２の位相遅延部４０４は、ソースクロックＲＥＦ＿ＣＬＫの位相と第２のフィードバッククロックＦＥＢ＿ＣＬＫ２の位相とを比較して、第２の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ２を生成する第２の位相比較部４０４２と、第２の遅延制御信号ＤＥＬＡＹ＿ＣＯＮ２に対応して決まった時間の分、第２のクロックＣＬＫ＿ＩＮ＿Ｆを遅延させて、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫとして出力する第２の遅延ライン４０４４とを備える。
図５は、図４に示された本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、加重値選択パルス生成部を詳細に示した回路図である。
同図に示すように、本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、加重値選択パルス生成部４３４は、遅延固定イネーブル信号ＤＣＣ＿ＥＮを受信して、予定された時間の分遅延させて出力し、その位相を反転させて出力する遅延反転部４３４２と、遅延固定イネーブル信号ＤＣＣ＿ＥＮと遅延反転部４３４２の出力信号ＤＣＣ＿ＥＮＢとを受信して、予定された期間に対応するアクティブ期間を有する前記加重値選択パルスを出力する加重値選択パルス出力部４３４４とを備える。
ここで、遅延反転部４３４２は、チェーンの形状に構成された複数のインバータＩＮＴ１、ＩＮＴ２、ＩＮＴ３、ＩＮＴ４、ＩＮＴ５、ＩＮＴ６、ＩＮＴ７を備える。
また、加重値選択パルス出力部４３４４は、遅延固定イネーブル信号ＤＣＣ＿ＥＮと遅延反転部４３４２の出力信号ＤＣＣ＿ＥＮＢとを受信して出力するＮＡＮＤゲートと、当該ＮＡＮＤゲートの出力信号を受信して加重値選択パルスＷＲ＿ＰＵＬとして出力するインバータＩＮＴ８とを備える。
図６は、図４に示された本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、加重値選択信号格納部を詳細に示した回路図である。
同図に示すように、本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、加重値選択信号格納部４３６は、正の制御端に印加される加重値選択パルスＷＲ＿ＰＵＬと、負の制御端に印加される加重値選択パルスを反転させたパルスＷＲ＿ＰＵＬＢとに応答して、入力端ＩＮに印加される加重値選択信号ＷＲ＿ＳＥＬの出力端ＯＵＴへの印加を制御する伝達ゲートＴＧと、当該伝達ゲートＴＧの出力信号をラッチすることにより、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬを出力するラッチを備える。
図７は、図４に示された本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、ＤＣＣ位相混合部を詳細に示した回路図である。
同図に示すように、本発明の実施形態に係る遅延固定ループＤＬＬの構成要素のうち、ＤＣＣ位相混合部４４４は、第１の入力端ＩＮ１に印加された第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫを、混合制御部４４２から出力された混合制御信号の第１の信号〜第３の信号ＣＴＲＬ＿１、ＣＴＲＬ＿１Ｂ、ＣＴＲＬ＿２、ＣＴＲＬ＿２Ｂ、ＣＴＲＬ＿３、ＣＴＲＬ＿３Ｂに対応して変化する駆動力によって出力端ＯＵＴに印加する第１のドライバ〜第３のドライバＤＲ１、ＤＲ２、ＤＲ３と、第２の入力端ＩＮ２に印加された第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫを、混合制御部４４２から出力された混合制御信号の第４の信号〜第６の信号ＣＴＲＬ＿４、ＣＴＲＬ＿４Ｂ、ＣＴＲＬ＿５、ＣＴＲＬ＿５Ｂ、ＣＴＲＬ＿６、ＣＴＲＬ＿６Ｂに対応して変化する駆動力によって出力端ＯＵＴに印加する第４のドライバ〜第６のドライバＤＲ４、ＤＲ５、ＤＲ６と、予定された論理決定レベルを基準に第１のドライバ〜第６のドライバＤＲ１、ＤＲ２、ＤＲ３、ＤＲ４、ＤＲ５、ＤＲ６の出力端ＯＵＴに印加された電圧を遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥとして出力する論理決定ドライバＬＯＧＩＣ＿ＤＲとを備える。
ここで、予定された論理決定レベルは、ロジック「ハイ」及びロジック「ロー」を区分するとき、その基準となるレベルを意味する。すなわち、出力端ＯＵＴに印加された電圧のレベルが、論理決定レベルより高い場合、論理決定ドライバＬＯＧＩＣ＿ＤＲからは、ロジック「ハイ」の論理レベルを有する遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥが出力され、出力端ＯＵＴに印加された電圧のレベルが論理決定レベルより低い場合、論理決定ドライバＬＯＧＩＣ＿ＤＲからは、ロジック「ロー」の論理レベルを有する遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥが出力される。
前述した本発明の実施形態に係る遅延固定ループの構成に基づいて、その動作を説明すれば、次のとおりである。
まず、遅延固定ループの動作過程のうち、遅延固定過程を介してソースクロックＲＥＦ＿ＣＬＫの第１のクロックエッジ及び第２のクロックエッジに対応する第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫを生成することは、従来の技術において詳細に説明したため、ここでは説明しない。
図８は、本発明の実施形態に係る遅延固定ループの動作過程において問題が発生した場合の入出力波形を示したタイミング図である。
同図に示すように、本発明の実施形態に係る遅延固定ループの動作過程において問題が発生する場合は、従来の技術において説明したとおり、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の動作で加重値選択信号ＷＲ＿ＳＥＬが所望とは反対に変動して発生していることが分かる。
しかし、本発明の実施形態に係る遅延固定ループでは、加重値選択信号ＷＲ＿ＳＥＬが所望とは反対に変動する場合も、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬの値が変動しないようにすることによって、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥのデューティ比がずれないようにしていることが分かる。
具体的には、図８に示された遅延固定ループの動作過程のうち、＜不良の発生前＞に示された遅延固定ループの動作波形は、従来の技術において説明している、図２に示された＜遅延固定以後＞において２番目の状況である基準クロックＲＥＦ＿ＣＬＫの立ち上がりエッジと、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジとが遅延固定された状態で、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が相対的に広く、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間が相対的に狭い状態と同じであることがわかる。
このとき、遅延固定イネーブル信号ＤＣＣ＿ＥＮがアクティブになった時点から予定された期間（６）でのみ加重値選択パルスＷＲ＿ＰＵＬがアクティブになって、加重値選択信号ＷＲ＿ＳＥＬを格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬとして格納することができる。
すなわち、ロジック「ロー」であって、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫにより高く比重をおくための加重値選択信号ＷＲ＿ＳＥＬを、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬとして格納して、実際に遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥに反映させる。これにより、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹのデューティ比を正確に５０対５０に合わせることができる。
このような状態で、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の動作が発生すると、遅延固定されていた第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジが互いにずれ得る。
もちろん、遅延固定部４００では、これを認識し、位相がずれた第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立ち上がりエッジを更に遅延固定させるために動作する。
しかし、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の動作の累積によって最悪の状態になると、図８に示された遅延固定ループの動作過程のうち、＜不良の発生後＞に示すように、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの立ち上がりエッジ時点が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立下りエッジ時点より更に遅延した状態になり得る。
このように、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫの立ち上がりエッジ時点（１）が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの立下りエッジ時点（２）より更に遅延されると、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立ち上がりエッジが発生する時点（１と３）が同じと仮定し、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（４）と第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（２）とを比較する方法を用いていた位相検出部１２０が誤動作して、予定より一周期速く、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（５）と第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫで立下りエッジが発生する時点（２）とを比較するようになる。
すなわち、本来、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間より広いと判断し、それにより、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫにより高く比重をおくように設定されていた加重値選択信号ＷＲ＿ＳＥＬの論理レベルがロジック「ロー」からロジック「ハイ」に変化し、かつ、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫのアクティブ期間が、第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫのアクティブ期間より狭いと判断し、第１の遅延クロックＲＡＳＩＮＧ＿ＣＬＫにより高く比重をおくように設定される。
しかし、加重値選択信号ＷＲ＿ＳＥＬの論理レベルが変動する瞬間は、既に加重値選択パルスＷＲ＿ＰＵＬが非アクティブになった状態であるため、加重値選択信号ＷＲ＿ＳＥＬを、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬとして格納することができない。したがって、加重値選択信号ＷＲ＿ＳＥＬは、ロジック「ハイ」の状態を維持するが、格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬは、ロジック「ロー」の状態を維持しているため、正確に５０対５０に合わせられていた遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ、ＤＬＬ＿ＣＬＫ＿ＤＵＭＭＹのデューティ比がそのまま維持され得る。
以上で説明したように、本発明の実施形態を適用すると、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも、第１の遅延クロックＲＩＳＩＮＧ＿ＣＬＫ及び第２の遅延クロックＦＡＬＬＩＮＧ＿ＣＬＫの混合加重値を選択する格納された加重値選択信号ＮＥＷ＿ＷＲ＿ＳＥＬが変動しないように制御することにより、半導体メモリ素子の最悪の状況によって、遅延固定ループクロックＤＬＬ＿ＣＬＫ＿ＵＳＥ）のデューティ比がずれることを防止することができる。これにより、半導体メモリ素子で入出力されるデータが正確なデューティ比が維持できるようにし、システムが誤作動することを防止することができる。
前述した本発明は、遅延固定ループの動作のうち、遅延固定動作が発生した時点から予定された期間に決まった加重値選択信号に対応して遅延固定ループクロックを生成し、その後の遅延固定ループの動作では、加重値選択信号が変動しても遅延固定ループクロックには影響を及ぼさないようにすることにより、ノイズの干渉、ＰＶＴの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも遅延固定ループが安定的に動作できるようにするという効果がある。
これにより、半導体メモリ素子から出力されるデータのデューティ比が常に所望の割合を維持できるようにして、データの入出力のエラーを防止できるという効果がある。すなわち、システムの誤動作を防止できるという効果がある。
以上で説明した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を外れない範囲内で様々な置換、変形、及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有した者において明白であろう。
例えば、前述した実施形態において、第１のエッジを立ち上がりエッジとして用い、第２のエッジを立下りエッジとして用いたが、本発明は、第１のエッジが立下りエッジであり、第２のエッジが立ち上がりエッジである場合も含む。
また、前述した実施形態において、位相を混合する回路として例示された駆動ドライバの個数及び混合制御信号の個数は、説明の便宜のために限定して示したものであり、本発明は、駆動ドライバの個数及び混合制御信号の個数が例示したものよりも多いか、又はより少ない場合も含む。
そして、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類が異なるよう実現されるべきであろう。
１００、４００ 遅延固定部
１２０、４２０ 位相検出部
１４０、４４０ 位相混合部
４３０ 加重値格納部
１４２、４４２ 混合制御部
１４４、４４４ 位相混合部
１４５、４４５ ダミーＤＣＣ位相混合部
１４６、４３２ 遅延固定イネーブル信号生成部
４３４ 加重値選択パルス生成部
４３６ 加重値選択信号格納部
１２０、４２０ 位相検出部
１４０、４４０ 位相混合部
４３０ 加重値格納部
１４２、４４２ 混合制御部
１４４、４４４ 位相混合部
１４５、４４５ ダミーＤＣＣ位相混合部
１４６、４３２ 遅延固定イネーブル信号生成部
４３４ 加重値選択パルス生成部
４３６ 加重値選択信号格納部
Claims (18)
- 遅延固定をなすために、ソースクロックの第１のクロックエッジに対応する第１の遅延クロック及び前記ソースクロックの第２のクロックエッジに対応する第２の遅延クロックを生成する遅延固定部と、
前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、
前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、
該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部と
を備えることを特徴とする遅延固定ループ。 - 前記位相混合部は、
前記格納された加重値選択信号に応答して、前記第１の遅延クロック及び第２の遅延クロックの混合比率を制御するための混合制御信号を生成する混合制御部と、
前記混合制御信号に対応する混合比率で、前記第１の遅延クロックの位相と前記第２の遅延クロックの位相とを混合して、前記遅延固定ループクロックとして出力するＤＣＣ位相混合部と、
該ＤＣＣ位相混合部と同じ構成を有するが、実際には動作しないダミーＤＣＣ位相混合部と
を備えることを特徴とする請求項１に記載の遅延固定ループ。 - 前記遅延固定ループクロックの位相をスプリットして、第１の位相スプリットクロック及び第２の位相スプリットクロックを生成する位相スプリット部と、
該位相スプリット部と同じ構成を有するが、実際には動作しないダミー位相スプリット部と
を更に備えることを特徴とする請求項１に記載の遅延固定ループ。 - 前記加重値格納部は、
前記第１の遅延クロックの遅延固定可否に対応する第１の遅延固定信号、及び前記第２の遅延クロックの遅延固定可否に対応する第２の遅延固定信号に応答して、遅延固定イネーブル信号の論理レベルを決定する遅延固定イネーブル信号生成部と、
前記遅延固定イネーブル信号に応答して、前記予定された期間に対応するアクティブ期間を有する加重値選択パルスを生成する加重値選択パルス生成部と、
前記加重値選択パルスのアクティブ期間で入力される前記加重値選択信号を格納し、前記加重値選択パルスの非アクティブ期間で入力される前記加重値選択信号を格納しない加重値選択信号格納部と
を備えることを特徴とする請求項１に記載の遅延固定ループ。 - 前記加重値選択パルス生成部は、
前記遅延固定イネーブル信号を受信して、予定された時間の分遅延させて出力し、その位相を反転させて出力する遅延反転部と、
前記遅延固定イネーブル信号と前記遅延反転部の出力信号とを受信して、前記予定された期間に対応するアクティブ期間を有する前記加重値選択パルスを出力する加重値選択パルス出力部と
を備えることを特徴とする請求項４に記載の遅延固定ループ。 - 前記加重値選択信号格納部は、
正の制御端に印加される前記加重値選択パルスと、負の制御端に印加される前記加重値選択パルスを反転させたパルスとに応答して、入力端に印加される前記加重値選択信号が出力端に印加されることを制御する伝達ゲートと、
該伝達ゲートの出力信号をラッチすることにより、前記格納された加重値選択信号を出力するラッチと
を備えることを特徴とする請求項４に記載の遅延固定ループ。 - 前記ＤＣＣ位相混合部は、
第１の入力端に印加された前記第１の遅延クロックを、前記混合制御信号の第１の信号〜第３の信号に対応して変化する駆動力によって出力端に印加する第１のドライバ〜第３のドライバと、
第２の入力端に印加された前記第２の遅延クロックを、前記混合制御信号の第４の信号〜第６の信号に対応して変化する駆動力によって出力端に印加する第４のドライバ〜第６のドライバと、
予定された論理決定レベルを基準に、前記第１のドライバ〜第６のドライバの出力端に印加された電圧を前記遅延固定ループクロックとして出力する論理決定ドライバと
を備えることを特徴とする請求項２に記載の遅延固定ループ。 - 遅延固定をなすために、ソースクロックと第１のフィードバッククロックとの位相を比較し、決まった時間の分、前記ソースクロックの第１のクロックエッジに対応した第１のクロックを遅延させて第１の遅延クロックとして出力する第１の位相遅延部と、
前記第１の遅延クロックに前記第１のクロックの実際の遅延条件を反映させて、前記第１のフィードバッククロックとして出力する第１の遅延複製モデル部と、
遅延固定をなすために、前記ソースクロックと第２のフィードバッククロックとの位相を比較し、決まった時間の分、前記ソースクロックの第２のクロックエッジに対応した第２のクロックを遅延させて第２の遅延クロックとして出力する第２の位相遅延部と、
前記第２の遅延クロックに前記第２のクロックの実際の遅延条件を反映させて、前記第２のフィードバッククロックとして出力する第２の遅延複製モデル部と、
前記第１の遅延クロックと前記第２の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、
前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、
該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部と
を備えることを特徴とする遅延固定ループ。 - 前記位相混合部は、
前記格納された加重値選択信号に応答して、前記第１の遅延クロックと第２の遅延クロックとの混合比率を制御するための混合制御信号を生成する混合制御部と、
前記混合制御信号に対応する混合比率で、前記第１の遅延クロックの位相と前記第２の遅延クロックの位相とを混合して、前記遅延固定ループクロックとして出力するＤＣＣ位相混合部と、
該ＤＣＣ位相混合部と同じ構成を有するが、実際には動作しないダミーＤＣＣ位相混合部と
を備えることを特徴とする請求項８に記載の遅延固定ループ。 - 前記遅延固定ループクロックの位相をスプリットして、第１の位相スプリットクロック及び第２の位相スプリットクロックを生成する位相スプリット部と、
該位相スプリット部と同じ構成を有するが、実際には動作しないダミー位相スプリット部と
を更に備えることを特徴とする請求項８に記載の遅延固定ループ。 - 前記加重値格納部は、
前記第１の遅延クロックの遅延固定可否に対応する第１の遅延固定信号、及び前記第２の遅延クロックの遅延固定可否に対応する第２の遅延固定信号に応答して、遅延固定イネーブル信号の論理レベルを決定する遅延固定イネーブル信号生成部と、
前記遅延固定イネーブル信号に応答して、前記予定された期間に対応するアクティブ期間を有する加重値選択パルスを生成する加重値選択パルス生成部と、
前記加重値選択パルスのアクティブ期間で入力される前記加重値選択信号を格納し、前記加重値選択パルスの非アクティブ期間で入力される前記加重値選択信号を格納しない加重値選択信号格納部と
を備えることを特徴とする請求項８に記載の遅延固定ループ。 - 前記加重値選択パルス生成部は、
前記遅延固定イネーブル信号を受信して、予定された時間の分遅延させて出力し、その位相を反転させて出力する遅延反転部と、
前記遅延固定イネーブル信号と前記遅延反転部の出力信号とを受信して、前記予定された期間に対応するアクティブ期間を有する前記加重値選択パルスを出力する加重値選択パルス出力部と
を備えることを特徴とする請求項１１に記載の遅延固定ループ。 - 前記加重値選択信号格納部は、
正の制御端に印加される前記加重値選択パルスと、負の制御端に印加される前記加重値選択パルスを反転させたパルスとに応答して、入力端に印加される前記加重値選択信号が出力端に印加されることを制御する伝達ゲートと、
該伝達ゲートの出力信号をラッチすることにより、前記格納された加重値選択信号を出力するラッチと
を備えることを特徴とする請求項１１に記載の遅延固定ループ。 - 前記ＤＣＣ位相混合部は、
第１の入力端に印加された前記第１の遅延クロックを、前記混合制御信号の第１の信号〜第３の信号に対応して変化する駆動力によって出力端に印加する第１のドライバ〜第３のドライバと、
第２の入力端に印加された前記第２の遅延クロックを、前記混合制御信号の第４の信号〜第６の信号に対応して変化する駆動力によって出力端に印加する第４のドライバ〜第６のドライバと、
予定された論理決定レベルを基準に、前記第１のドライバ〜第６のドライバの出力端に印加された電圧を前記遅延固定ループクロックとして出力する論理決定ドライバと
を備えることを特徴とする請求項９に記載の遅延固定ループ。 - 遅延固定をなすために、ソースクロックの第１のクロックエッジに対応する第１の遅延クロック及び前記ソースクロックの第２のクロックエッジに対応する第２の遅延クロックを生成するステップと、
前記第１の遅延クロックと第２の遅延クロックとの位相差を検出して加重値選択信号を出力するステップと、
前記第１の遅延クロックと第２の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納するステップと、
前記格納するステップで格納された加重値選択信号に対応する加重値を反映し、前記第１の遅延クロック及び第２の遅延クロックの位相を混合して遅延固定ループクロックとして出力するステップと
を含むことを特徴とする遅延固定ループの動作方法。 - 前記位相を混合して遅延固定ループクロックとして出力するステップは、
前記格納された加重値選択信号に応答して、第１の遅延クロックと第２の遅延クロックとの混合比率を制御する混合制御信号を生成するステップと、
該混合制御信号に対応する混合比率で、第１の遅延クロックの位相と第２の遅延クロックの位相とを混合して、前記遅延固定ループクロックとして出力するステップと
を含むことを特徴とする請求項１５に記載の遅延固定ループの動作方法。 - 前記遅延固定ループクロックの位相をスプリットして第１の位相スプリットクロック及び第２の位相スプリットクロックを生成するステップを更に含むことを特徴とする請求項１５に記載の遅延固定ループの動作方法。
- 前記加重値選択信号を格納するステップは、
前記第１の遅延クロックの遅延固定可否に対応する第１の遅延固定信号、及び前記第２の遅延クロックの遅延固定可否に対応する第２の遅延固定信号に応答して、遅延固定イネーブル信号の論理レベルを決定するステップと、
前記遅延固定イネーブル信号に応答して、前記予定された期間に対応するアクティブ期間を有する加重値選択パルスを生成するステップと、
前記加重値選択パルスのアクティブ期間で入力される前記加重値選択信号を格納するステップと、
前記加重値選択パルスの非アクティブ期間で入力される前記加重値選択信号を格納しないステップと
を含むことを特徴とする請求項１５に記載の遅延固定ループの動作方法。
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