KR101095009B1

KR101095009B1 - 동기 회로

Info

Publication number: KR101095009B1
Application number: KR1020100095650A
Authority: KR
Inventors: 신동석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-09-30
Filing date: 2010-09-30
Publication date: 2011-12-20
Also published as: US20120081161A1; US8278985B2

Abstract

동기 회로는 제 1 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 1 입력 신호의 지연 시간을 가변시켜 제 1 지연 신호를 생성하도록 구성된 제 1 루프 회로; 제 2 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 2 입력 신호의 지연 시간을 가변시켜 제 2 지연 신호를 생성하도록 구성된 제 2 루프 회로; 상기 제 2 지연 신호를 이용하여 상기 제 1 지연 신호의 듀티 싸이클을 보상하도록 구성된 듀티 싸이클 보상부; 및 상기 제 1 루프 회로의 내부 지연 신호와 상기 제 1 입력 신호에 응답하여 상기 제 1 초기 지연 정보 및 상기 제 2 초기 지연 정보를 생성하도록 구성된 초기 지연 모니터링 회로를 포함한다.

Description

동기 회로{SYNCHRONIZATION CIRCUIT}

본 발명은 반도체 회로에 관한 것으로서, 특히 동기 회로에 관한 것이다.

반도체 회로는 DLL(Delay Locked Loop: 지연 고정 루프) 또는 DCC(Duty Cycle Corrector: 듀티 싸이클 보정기)와 같이, 지연 고정 또는 듀티 싸이클 보정을 위한 동기 회로가 포함될 수 있다.

지연 고정 루프는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다.

듀티 싸이클 보정기는 클럭 신호의 듀티 싸이클이 어긋난 경우, 이를 보정하기 위해 사용된다.

반도체 집적 회로는 점점 더 고속화 구현되어 가는 추세에 있으며, 이에 따라 지연 고정 동작과 듀티 싸이클 보정 동작 또한 가능한 빠르고 정확하게 이루어지는 것이 바람직하다.

본 발명의 실시예는 지연 고정 동작 및 듀티 싸이클 보상 동작이 동시에 신속하게 이루어질 수 있도록 한 동기 회로를 제공하고자 한다.

본 발명의 실시예는 제 1 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 1 입력 신호의 지연 시간을 가변시켜 제 1 지연 신호를 생성하도록 구성된 제 1 루프 회로; 제 2 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 2 입력 신호의 지연 시간을 가변시켜 제 2 지연 신호를 생성하도록 구성된 제 2 루프 회로; 상기 제 2 지연 신호를 이용하여 상기 제 1 지연 신호의 듀티 싸이클을 보상하도록 구성된 듀티 싸이클 보상부; 및 상기 제 1 루프 회로의 내부 지연 신호와 상기 제 1 입력 신호에 응답하여 상기 제 1 초기 지연 정보 및 상기 제 2 초기 지연 정보를 생성하도록 구성된 초기 지연 모니터링 회로를 포함함을 특징으로 한다.

본 발명의 실시예는 초기 지연 모니터링 회로를 이용하여 초기 지연 정보를 생성할 수 있으므로 지연 고정은 물론이고 듀티 싸이클 보정 또한 신속하게 수행할 수 있다.

또한 본 발명의 실시예는 초기 지연 모니터링 회로와 지연 고정 루프가 지연 라인을 공유하므로 초기 지연 정보의 정확도를 높일 수 있다.

또한 본 발명의 실시예는 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차에 맞도록 클럭 신호(ICLK)와 부 클럭 신호(ICLKB)를 선택적으로 제 1 루프 회로(200)와 제 2 루프 회로(300)에 입력시키므로 반주기(Half tCK) 동작이 가능하다.

도 1은 본 발명의 실시예에 따른 동기 회로(100)의 블록도,
도 2a는 도 1의 초기 동작 설정부(700)의 회로도,
도 2b는 도 2의 초기 동작 설정부(700)의 동작 타이밍도,
도 3은 도 1의 지연 라인(210)의 회로도,
도 4는 도 1의 초기 지연 모니터링 회로(600)의 내부 구성을 나타낸 블록도,
도 5는 도 1의 시프트 레지스터(250)의 내부 구성을 나타낸 블록도,
도 6은 도 1의 지연 라인(310)의 회로도,
도 7은 도 1의 시프트 레지스터(350)의 내부 구성을 나타낸 블록도,
도 8a 및 도 8b는 본 발명의 실시예에 따른 동기 회로(100)의 동작 타이밍도이다.

이하에서는 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 동기 회로(100)는 제 1 루프 회로(200), 제 2 루프 회로(300), 스위칭부(400), 듀티 싸이클 보상부(500), 초기 지연 모니터링 회로(600) 및 초기 동작 설정부(700)를 포함한다.

지연 고정 루프 회로 즉, 제 1 루프 회로(200)는 제 1 초기 지연 정보(S1)를 이용하여 초기 지연 시간을 설정한 후, 제 1 입력 신호(IN1)의 지연 시간을 가변시켜 제 1 지연 신호(OUT1)를 생성하도록 구성된다.

제 1 루프 회로(200)는 지연 라인(210), 레플리카 딜레이(230), 위상 검출기(240) 및 시프트 레지스터(250)를 포함한다.

지연 라인(210)은 초기 동작 신호(int, intb) 및 지연 제어 신호(dlycnt<1:n>)에 응답하여 제 1 입력 신호(IN1) 또는 피드백 신호(FEDCLK)를 지연시켜 복수의 단위 지연 신호(udly<1:n-1>) 및 제 1 지연 신호(OUT1)를 생성하도록 구성된다.

레플리카 딜레이(230)는 기 설정된 지연 시간 즉, 제 1 지연 신호(OUT1)가 데이터 출력 버퍼까지 진행하는 경로에 존재하는 지연 소자들에 의한 지연 시간을 모델링한 지연 시간을 갖도록 구성된다.

위상 검출기(240)는 제 1 입력 신호(IN1)와 피드백 신호(FEDCLK)의 위상을 비교하여 위상 비교 신호(phcmp)를 생성하도록 구성된다.

시프트 레지스터(250)는 초기 동작 신호(int), 위상 비교 신호(phcmp) 및 제 1 초기 지연 정보(S1)에 응답하여 지연 제어 신호(dlycnt<1:n>)를 생성하도록 구성된다.

듀티 싸이클 보상 루프 회로 즉, 제 2 루프 회로(300)는 제 2 초기 지연 정보(S2)를 이용하여 초기 지연 시간을 설정한 후, 제 2 입력 신호(IN2)의 지연 시간을 가변시켜 제 1 지연 신호(OUT1)의 듀티 싸이클 보상을 위한 제 2 지연 신호(OUT2)를 생성하도록 구성된다.

제 2 루프 회로(300)는 지연 라인(310), 위상 검출기(340) 및 시프트 레지스터(350)를 포함한다.

지연 라인(310)은 지연 제어 신호(dlycnt2<1:n>)에 응답하여 제 2 입력 신호(IN2)를 지연시켜 제 2 지연 신호(OUT2)를 생성하도록 구성된다.

위상 검출기(340)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)의 위상을 비교하여 위상 비교 신호(phcmp2)를 생성하도록 구성된다.

시프트 레지스터(350)는 초기 동작 신호(int), 위상 비교 신호(phcmp2) 및 제 2 초기 지연 정보(S2)에 응답하여 지연 제어 신호(dlycnt2<1:n>)를 생성하도록 구성된다.

스위칭부(400)는 스위칭 제어 신호(SW)에 응답하여 클럭 신호(ICLK) 또는 부 클럭 신호(ICLKB)를 제 1 입력 신호(IN1) 또는 제 2 입력 신호(IN2)로서 출력하도록 구성된다.

듀티 싸이클 보상부(500)는 제 2 지연 신호(OUT2)를 이용하여 제 1 지연 신호(OUT1)의 듀티 싸이클을 보상하여 지연 고정 및 듀티 싸이클 보정이 이루어진 출력 신호(DOUT)를 생성하도록 구성된다.

듀티 싸이클 보상부(500)는 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)를 1:1의 혼합비로 혼합하는 믹서(Mixer)로 구성할 수 있다.

초기 지연 모니터링 회로(600)는 제 1 루프 회로(200)의 내부 지연 신호 즉, 복수의 단위 지연 신호(udly<1:n-1>)와 클럭 신호(ICLK)에 응답하여 스위칭 제어 신호(SW), 제 1 초기 지연 정보(S1) 및 제 2 초기 지연 정보(S2)를 생성하도록 구성된다.

초기 지연 모니터링 회로(600)는 클럭 신호(ICLK)와 복수의 단위 지연 신호(udly<1:n-1>)의 위상 차를 검출하여 제 1 초기 지연 정보(S1)를 생성하고, 클럭 신호(ICLK)와 복수의 단위 지연 신호(udly<1:n-1>)의 위상 차 및 클럭 신호(ICLK)의 로우 펄스 폭을 검출하여 제 2 초기 지연 정보(S2)를 생성하도록 구성된다.

이때 제 1 초기 지연 정보(S1)는 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차에 해당하는 지연 시간(TDLL)이 지연 라인(210)에 설정되도록 하는 정보이다.

제 2 초기 지연 정보(S2)는 TDLL과 클럭 신호(ICLK)의 로우 펄스 폭(TLOW)을 합산한 값에 해당하는 지연 시간(TDLL + TLOW)이 지연 라인(310)에 설정되도록 하는 정보이다.

초기 동작 설정부(700)는 클럭 신호(ICLK)와 동작 시작 신호 즉, 파워 업 신호(PWRUP)에 응답하여 초기 동작 신호(int, intb)를 생성하도록 구성된다.

초기 동작 설정부(700)는 파워 업 신호(PWRUP)가 활성화 되면, 클럭 신호(ICLK)의 기설정 주기 동안 초기 동작 신호(int)를 활성화 시킨다. 초기 동작 신호(int)가 활성화 되는 구간은 레플리카 딜레이(230)가 초기 동작시 피드백 신호(FEDCLK)를 생성하는 시간과 초기 지연 모니터링 회로(600)가 제 1 초기 지연 정보(S1)를 생성하는 시간을 포함하도록 정의되어야 한다. 한편, 일반적으로 반도체 집적 회로는 파워 업 신호(PWRUP)가 활성화 되면 동작을 개시하므로, 여기에서는 동기 회로(100)의 동작의 시작을 지시하는 동작 시작 신호로서 파워 업 신호(PWRUP)가 활용되는 예를 나타내었다.

지연 라인(210)은 초기 동작 신호(int)가 활성화 되면, 피드백 신호(FEDCLK)를 입력 받아 지연시킨다. 시프트 레지스터(250)로부터 출력되는 지연 제어 신호(dlycnt<1:n>)는 초기에 지연 라인(210)이 피드백 신호(FEDCLK)로부터 n-1 비트의 단위 지연 신호(udly<1:n-1>)를 생성하고, 클럭 신호(ICLK)로부터 n 번째의 단위 지연 신호 즉, 제 1 지연 신호(OUT1)를 생성하도록 하는 논리값으로 설정된다. 반면에 나머지의 단위 지연 신호(udly<1:n-1>)들은 초기 지연 모니터링 회로(600)에 전달되며, 초기 지연 모니터링 회로(600)는 n-1 개의 단위 지연 신호(udly<1:n-1>)와 클럭 신호(ICLK)의 위상을 각각 비교하여, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 정보에 따라 제 1 초기 지연 정보(S1)를 생성한다.

시프트 레지스터(250)는 초기 동작 신호(int)가 활성화 되어 있는 상태에서, 제 1 초기 지연 정보(S1)가 입력되면 이를 지연 제어 신호(dlycnt<1:n>)로서 출력한다. 즉, 지연 제어 신호(dlycnt<1:n>)의 초기값을 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 초기 위상 정보에 따라 클럭들의 위상차를 최소화시키기 위한 논리값으로 설정함으로써, 초기에 클럭들의 위상차가 최소화된 상태에서 DLL 회로의 동작이 시작되도록 하며, 이에 따라 DLL 회로의 고정 완료까지의 시간을 단축시키고자 하는 것이다.

이후, 초기 동작 신호(int)가 비활성화 되면, 시프트 레지스터(250)는 더 이상 제 1 초기 지연 정보(S1)를 입력 받지 않고, 위상 비교 신호(phcmp)에 응답하여 기 설정된 지연 제어 신호(dlycnt<1:n>)의 논리값을 변경시키면서 지연 라인(210)의 동작을 제어한다. 또한 지연 라인(210)은 더 이상 피드백 신호(FEDCLK)를 입력 받지 않고, 지연 제어 신호(dlycnt<1:n>)의 제어에 따라 클럭 신호(ICLK)를 지연시키는 동작을 수행한다.

한편, 레플리카 딜레이(230)는 제 1 지연 신호(OUT1)가 데이터 출력 버퍼까지 진행하는 경로에 존재하는 지연 소자들에 의한 지연량을 모델링한 지연값을 제 1 지연 신호(OUT1)에 부여함으로써 피드백 신호(FEDCLK)를 생성한다. 그리고 위상 검출기(240)는 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상을 비교하는 동작을 수행하여 위상 비교 신호(phcmp)를 생성한다. 위상 검출기(240)는 에지 트리거 타입(Edge Trigger Type)의 플립플롭 회로를 이용하여 구현할 수 있다.

이처럼, 본 발명의 일 실시예에 따른 동기 회로(100)는 초기 동작 구간 동안 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 정보를 추출하고, 이에 따라 지연 라인(210)이 양 클럭의 위상차를 최소화시키기 위한 지연값을 부여하도록 함으로써, 지연 고정 동작에 드는 시간을 감소시킬 수 있다.

도 2a에 도시된 바와 같이, 초기 동작 설정부(700)는 제 1 내지 제 5 플립플롭(FF1 ~ FF5), 낸드 게이트(ND1) 및 인버터(IV)를 포함한다.

제 1 내지 제 5 플립플롭(FF1 ~ FF5)은 직렬로 연결되어, 각각 파워 업 신호(PWRUP)에 의해 초기화되어 하이 레벨(High Level)의 신호를 출력하며, 클럭 신호(ICLK)에 응답하여 앞 단의 플립플롭의 출력 신호를 입력 받아 래치한다. 가장 앞 단에 구비되는 제 1 플립플롭(FF1)은 그라운드 전원(VSS)을 입력 받는다. 낸드 게이트(ND1)는 제 5 플립플롭(FF5)의 출력 신호와 파워 업 신호(PWRUP)를 입력 받는다. 인버터(IV)는 낸드 게이트(ND1)의 출력 신호를 입력 받아 초기 동작 신호(int, intb)를 출력한다.

파워 업 신호(PWRUP)가 활성화 된 후, 클럭 신호(ICLK)가 토글(Toggle)하면 제 5 플립플롭(FF5)은 하이 레벨의 신호를 출력하므로, 초기 동작 신호(int)는 하이 레벨로 활성화 된다. 그라운드 전원(VSS)이 클럭 신호(ICLK)가 5번 토글한 후에 제 1 낸드 게이트(ND1)에 전달되므로, 초기 동작 신호(int)는 클럭 신호(ICLK)의 5주기 동안 활성화 구간을 유지하게 된다.

이와 같은 파워 업 신호(PWRUP), 클럭 신호(ICLK) 및 초기 동작 신호(int)의 파형은 도 2b를 통해 확인할 수 있다.

여기에서는, 초기 동작 신호(int)가 클럭 신호(ICLK)의 5주기 동안 활성화 되는 것을 예로 들어 나타내었지만, 구비 환경 및 조건에 따라 플립플롭의 수를 가감함으로써 초기 동작 신호(int)의 활성화 구간은 용이하게 변경 가능하다.

도 3에 도시된 바와 같이, 지연 라인(210)은 직렬 연결된 n 개의 단위 지연부(211<1:n>)를 포함한다.

각각의 단위 지연부(211<1:n>)는 각각 복수개의 낸드 게이트(ND2<1:n> ~ ND4<1:n>)를 포함한다. 가장 앞 단에 구비되는 단위 지연부(310<1>)의 낸드 게이트(ND2<1>)는 초기 동작 신호(int)와 피드백 신호(FEDCLK)를 입력 받는다. 그리고 2번째부터 n-1번째까지의 단위 지연부(211<2:n-1>) 각각의 낸드 게이트(ND2<2:n-1>)는 각각 앞 단의 단위 지연부(211<1:n-2>)의 출력 신호와 외부 공급전원(VDD)을 입력 받는다. 가장 뒷 단의 단위 지연부(211<n>)의 낸드 게이트(ND2<n>)는 초기 동작 신호(intb)와 앞 단위 단위 지연부(211<n-1>)의 출력 신호를 입력 받는다.

각각의 단위 지연부(211<1:n>)에 구비되는 n 개의 낸드 게이트(ND3<1:n>)는 지연 제어 신호(dlycnt<1:n>) 한 비트씩과 클럭 신호(ICLK)를 각각 입력 받는다. 그리고 n 개의 낸드 게이트(ND4<1:n>)는 각각 낸드 게이트(ND2<1:n>)의 출력 신호와 낸드 게이트(ND3<1:n>)의 출력 신호를 입력 받아, 복수개의 단위 지연 클럭(udly<1:n-1>)과 제 1 지연 신호(OUT1)를 출력한다.

이와 같이 구성된 지연 라인(210)에서 초기 동작 신호(int)의 활성화 시점에서의 지연 제어 신호(dlycnt<1:n>)는 이미 (0, 0, ㆍㆍㆍ, 1)로 설정되어 있다. 피드백 신호(FEDCLK)는 첫 번째 단위 지연부(211<1>)의 낸드 게이트(ND2<1>)에 입력되고, 이후 n-1 개의 단위 지연부(211<1:n>)를 거치면서 지연되어, n-1 개의 단위 지연 신호(udly<1:n-1>)로서 출력된다. 이 때, n 번째의 단위 지연부(211<n>)의 낸드 게이트(ND2<n>)의 출력 신호가 하이 레벨이므로 클럭 신호(ICLK)가 n 번째의 단위 지연부(211<n>)의 낸드 게이트(ND3<n>) 및 낸드 게이트(ND3<n>)의 지연시간 만큼 지연되어 제 1 지연 신호(OUT1)로서 출력된다.

이처럼, 초기 동작시 지연 라인(210)이 클럭 신호(ICLK)에 최소의 지연 시간을 부여하여 제 1 지연 신호(OUT1) 및 피드백 신호(FEDCLK)를 생성하므로, 피드백 신호(FEDCLK)는 레플리카 딜레이(230)의 고유 지연량 정보를 그 위상에 담게 된다. 이 때의 피드백 신호(FEDCLK)를 이용하여 n-1 개의 단위 지연 신호(udly<1:n-1>)를 생성하면, 초기 지연 모니터링 회로(600)는 초기 동작시 레플리카 딜레이(230)에 의한 피드백 신호(FEDCLK)의 위상 정보를 추출하여 클럭 신호(ICLK)와 비교할 수 있다. 그리고 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상이 근접해지기 위해서는 지연 라인(210)이 클럭 신호(ICLK)를 어느 정도 지연시켜야 하는지를 파악할 수 있게 된다. 결과적으로, 지연 라인(210)이 출력하는 n-1 개의 단위 지연 신호(udly<1:n-1>)에 의해 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차를 최소화시키는 제 1 초기 지연 정보(S1)의 논리값이 추출 가능하게 된다.

이후, 초기 동작 신호(int)가 비활성화 되면, 지연 라인(210)은 제 1 초기 지연 정보(S1)와 같은 논리값을 갖는 지연 제어 신호(dlycnt<1:n>)의 제어에 따라 클럭 신호(ICLK)를 지연시키는 동작을 수행한다. 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상에 따라 지연 제어 신호(dlycnt<1:n>)는 변경될 수 있으나, 지연 라인(210)은 기존에 비해 현저히 감소된 시간 안에 지연 고정 동작을 완료할 수 있다.

도 4에 도시된 바와 같이, 초기 지연 모니터링 회로(600)는 클럭 신호(ICLK)와 n-1 비트의 단위 지연 신호(udly<1:n-1>)의 위상을 각각 비교하여 초기 위상 신호(iniph<1:n-1>)를 생성하도록 구성된 초기 위상 정보 추출부(610) 및 초기 위상 신호(iniph<1:n-1>)를 디코딩하여 제 1 초기 지연 정보(S1) 및 제 2 초기 지연 정보(S2)를 생성하도록 구성된 디코더(620)를 포함한다.

이때 초기 위상 신호(iniph<1:n-1>) 중에서 가장 앞선 타이밍을 갖는 초기 위상 신호(iniph<1>)를 스위칭 제어 신호(SW)로서 스위칭부(400)에 제공할 수 있다.

초기 위상 정보 추출부(610)는 직렬 연결된 n-1 개의 플립플롭(FF6<1:n-1>)을 포함하며, 각각의 플립플롭(FF6<1:n-1>)은 클럭 신호(ICLK)에 응답하여 n-1 개의 단위 지연 신호(udly<1:n-1>)의 각 비트를 래치하여 초기 위상 신호(iniph<1:n-1>)로서 출력하는 기능을 수행한다.

이와 같은 구성에 의해, 피드백 신호(FEDCLK)와 클럭 신호(ICLK)의 초기 위상 정보가 초기 위상 신호(iniph<1:n-1>)의 논리값에 반영된다.

디코더(620)는 초기 위상 신호(iniph<1:n-1>)를 입력 받아 제 1 초기 지연 정보(S1) 및 제 2 초기 지연 정보(S2)를 생성한다.

이때 제 1 초기 지연 정보(S1) 및 제 2 초기 지연 정보(S2)는 논리값이 '1'인 신호를 서로 다른 위치에 한 개만 포함하는 형태로 구현될 수 있다.

도 5에 도시된 바와 같이, 시프트 레지스터(250)는 위상 비교 신호(phcmp)에 응답하여 카운팅 동작을 수행하여 m 비트의 카운트 신호(count<1:m>)를 출력하는 카운터(251), m 비트의 카운트 신호(count<1:m>)를 디코딩하여 디코딩 신호(phdec<1:n>)를 출력하는 디코더(252), 초기 동작 신호(int)에 응답하여 디코딩 신호(phdec<1:n>) 또는 제 1 초기 지연 정보(S1)를 선택적으로 출력하는 다중화기(253), 및 다중화기(253)의 출력 신호를 래치하고 지연 제어 신호(dlycnt<1:n>)로서 출력하는 래치부(940)를 포함한다.

카운터(251)는 위상 비교 신호(phcmp)에 의해 전달되는 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 정보에 따라 m 비트의 카운트 신호(count<1:m>)의 논리값을 증가 또는 감소시킨다. 이후, 디코더(252)는 m 비트의 카운트 신호(count<1:m>)를 디코딩하여 디코딩 신호(phdec<1:n>)를 출력한다. 이 때, 디코딩 신호(phdec<1:n>)는 논리값이 '1'인 신호를 한 개만 포함하는 형태로 구현되며, m 비트의 카운트 신호(count<1:m>)의 논리값 변화에 따라 논리값 '1'이 한 자리씩 이동하는 형태로 구현된다.

초기 동작 신호(int)가 활성화 되면, 다중화기(253)는 디코딩 신호(phdec<1:n>)를 차단하고, 제 1 초기 지연 정보(S1)를 통과시킨다. 이 때, 래치(254)에는 지연 제어 신호(dlycnt<1:n>)의 논리값이 (0, 0, ㆍㆍㆍ, 1)로 설정되어 있다. 래치(254)는 이후 제 1 초기 지연 정보(S1)가 입력되면 이를 래치하여 지연 제어 신호(dlycnt<1:n>)로서 출력한다. 즉, 초기 동작 신호(int)가 정의하는 초기 동작 구간 동안에는, 제 1 초기 지연 정보(S1)가 지연 제어 신호(dlycnt<1:n>)로서 출력되는 것이다. 지연 라인(210)은 제 1 초기 지연 정보(S1)에 응답하여 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차를 최소화시키기 위한 지연 시간을 클럭 신호(ICLK)에 부여한다.

이후, 초기 동작 신호(int)가 비활성화 되면, 다중화기(253)는 제 1 초기 지연 정보(S1)를 차단하고, 디코딩 신호(phdec<1:n>)를 통과시킨다. 이후, 래치(254)는 디코딩 신호(phdec<1:n>)를 래치하여 지연 제어 신호(dlycnt<1:n>)로서 출력한다. 이 때의 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차는 이미 그리 크지 않은 상태이므로, 디코딩 신호(phdec<1:n>)의 논리값은 제 1 초기 지연 정보(S1)의 논리값에 근사한 상태일 것이다. 따라서 위상 비교 신호(phcmp)에 응답하여 디코딩 신호(phdec<1:n>) 및 지연 제어 신호(dlycnt<1:n>)의 논리값이 변화하더라도, 이후 지연 제어 신호(dlycnt<1:n>)의 논리값이 고정되기까지는 종래에 비해 현저히 짧은 시간이 소요된다.

제 2 루프 회로(300)의 지연 라인(310)은 도 6과 같이 구성될 수 있으며, 도 3의 지연 라인(210)의 구성에서 낸드 게이트(ND2<1>)를 제거하고, 낸드 게이트(ND4<1>)에 외부 공급전원(VDD)을 입력 시키며, 낸드 게이트(ND2<n>)에 초기 동작 신호(intb) 대신에 외부 공급전원(VDD)을 입력시키는 형태가 될 수 있다.

도 7에 도시된 바와 같이, 제 2 루프 회로(300)의 시프트 레지스터(350)는 다중화기(253)에 제 2 초기 지연 정보(S2)가 입력되는 것을 제외하고는 도 5의 시프트 레지스터(250)와 동일하게 구성할 수 있다.

이와 같이 구성된 본 발명의 실시예에 따른 동기 회로(100)의 동작을 도 8a 및 도 8b를 참조하여 설명하면 다음과 같다.

본 발명의 실시예는 반주기(Half tCK) 동작이 가능하도록 하기 위해 스위칭부(400)를 구성하였다.

즉, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차에 해당하는 지연 시간(TDLL)이 클럭 신호(ICLK)의 반주기를 넘는 경우, 부 클럭 신호(ICLKB)를 제 1 입력 신호(IN1)로서 제 1 루프 회로(200)에 입력시키고 클럭 신호(ICLK)를 제 2 입력 신호(IN2)로서 제 2 루프 회로(300)에 입력시킨다.

따라서 제 1 루프 회로(200)가 클럭 신호(ICLK)의 반주기를 넘지 않는 위상차를 갖는 두 신호 즉, 부 클럭 신호(ICLKB)와 피드백 신호(FEDCLK)를 이용하여 동작할 수 있도록 하였다.

물론, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차에 해당하는 지연 시간(TDLL)이 클럭 신호(ICLK)의 반주기를 넘지 않는 경우에는, 클럭 신호(ICLK)를 제 1 입력 신호(IN1)로서 제 1 루프 회로(200)에 입력시키고, 부 클럭 신호(ICLKB)를 제 2 입력 신호(IN2)로서 제 2 루프 회로(300)에 입력시킨다.

그리고 지연 시간(TDLL)이 클럭 신호(ICLK)의 반주기를 넘는지를 판단하여 스위칭부(400)를 제어하기 위한 신호로서, 스위칭 제어 신호(SW) 즉, 초기 위상 신호(iniph<1>)를 사용할 수 있다.

클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차가 클럭 신호(ICLK)의 반주기를 넘지 않는 경우, 초기 위상 신호(iniph<1>)가 하이 레벨로 출력된다. 즉, 스위칭 제어 신호(SW)가 하이 레벨('1')이다.

한편, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차가 클럭 신호(ICLK)의 반주기를 넘는 경우, 초기 위상 신호(iniph<1>)가 로우 레벨로 출력된다. 즉, 스위칭 제어 신호(SW)가 로우 레벨('0')이다.

도 4의 초기 지연 모니터링 회로(600)는 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상차에 해당하는 지연 시간(TDLL)이 클럭 신호(ICLK)의 반주기를 넘는지의 여부를 정의하는 스위칭 제어 신호(SW)에 따라 제 1 초기 지연 정보(S1) 및 제 2 초기 지연 정보(S2)를 생성한다.

즉, 도 8a에 도시된 바와 같이, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차가 클럭 신호(ICLK)의 반주기를 넘지 않는 경우, 초기 위상 신호(iniph<1:n-1>)는 '1, 1, ..., 0, 0, ..., 1,1, ...'의 형태가 되고, 초기 위상 신호(iniph<1>)가 하이 레벨이므로 스위칭 제어 신호(SW)가 하이 레벨('1')로 출력된다.

초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'1'의 값을 갖는 비트들의 수가 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차만큼의 지연 시간(TDLL)을 정의한다. 따라서 도 4의 디코더(620)는 초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'1'의 값을 갖는 비트들을 이용하여 지연 라인(210)의 지연 시간을 지연 시간(TDLL)만큼 설정하기 위한 논리값을 갖는 제 1 초기 지연 정보(S1)를 생성한다.

초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'0'의 값을 갖는 비트들의 수가 클럭 신호(ICLK)의 로우 펄스 폭(TLOW)을 정의한다. 이때 듀티 싸이클 보정은 클럭 신호(ICLK)의 로우 펄스 폭만큼 지연시킨 부 클럭 신호(ICLKB)와 클럭 신호(ICLK)를 혼합하여 이루어진다. 따라서 도 4의 디코더(620)는 초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'0'의 값을 갖는 비트들을 이용하여 지연 라인(310)의 지연 시간을 지연 시간(TDLL + TLOW)만큼 설정하기 위한 논리값을 갖는 제 2 초기 지연 정보(S2)를 생성한다.

따라서 클럭 신호(ICLK)가 제 1 입력 신호(IN1)로서 제 1 루프 회로(200)에 입력되고, 부 클럭 신호(ICLKB)가 제 2 입력 신호(IN2)로서 제 2 루프 회로(300)에 입력된다.

제 1 초기 지연 정보(S1)에 따라 제 1 루프 회로(200)의 지연 라인(210)의 초기 지연 시간이 설정된다.

이후, 제 1 루프 회로(200)는 제 1 입력 신호(IN1)와 제 2 입력 신호(IN2)의 위상 비교 및 지연 시간 조정을 통해 지연 고정 동작을 수행하고, 제 1 지연 신호(OUT1)를 생성한다.

제 2 초기 지연 정보(S2)에 따라 제 2 루프 회로(300)의 지연 라인(310)의 초기 지연 시간이 설정된다.

이후, 제 2 루프 회로(300)는 제 1 입력 신호(IN1)와 제 2 입력 신호(IN2)의 위상 비교 및 지연 시간 조정을 통해 지연 고정 동작을 수행하고, 제 2 지연 신호(OUT2)를 생성한다.

이때 제 1 지연 신호(OUT1)는 클럭 신호(ICLK)를 실질적으로 TDLL 만큼 지연시킨 신호이고, 제 2 지연 신호(OUT2)는 클럭 신호(ICLK)를 실질적으로 TDLL + TLOW만큼 지연시킨 신호이다.

이미 언급한 바와 같이, 듀티 싸이클 보정은 클럭 신호(ICLK)의 로우 펄스 폭만큼 지연시킨 부 클럭 신호(ICLKB)와 클럭 신호(ICLK)를 혼합하여 이루어진다.

따라서 듀티 싸이클 보상부(500)가 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)를 1:1의 혼합비로 혼합함으로써 지연 고정 및 듀티 싸이클 보상이 이루어진 출력 신호(DOUT)가 생성된다.

한편, 도 8b에 도시된 바와 같이, 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차가 클럭 신호(ICLK)의 반주기를 넘는 경우, 초기 위상 신호(iniph<1:n-1>)는 '0, 0, ..., 1, 1, ..., 0,0, ...'의 형태가 되고, 초기 위상 신호(iniph<1>)가 로우 레벨이므로 스위칭 제어 신호(SW)가 로우 레벨('0')로 출력된다.

스위칭 제어 신호(SW)가 로우 레벨('0')이므로 초기 지연 정보(S1, S2) 설정 이후, 부 클럭 신호(ICLKB)가 제 1 입력 신호(IN1)로서 제 1 루프 회로(200)에 입력되고, 클럭 신호(ICLK)가 제 2 입력 신호(IN2)로서 제 2 루프 회로(300)에 입력될 것이다.

즉, 초기 지연 정보(S1)에 따라 부 클럭 신호(ICLKB)가 제어될 것이다.

따라서 도 8b와 같이, 제 1 및 제 2 초기 지연 정보(S1, S2)를 생성하기 위해 사용된 피드백 신호(FEDCLK) 즉, 스위칭 제어 신호(SW)가 하이 레벨('1')인 경우에 해당하는 피드백 신호(FEDCLK)의 THIGH가 실제 구해야 할 TLOW에 해당하며, TDLL' THIGH가 실제 구해야 할 TDLL에 해당한다.

초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'0'의 값을 갖는 비트들의 수가 클럭 신호(ICLK)와 피드백 신호(FEDCLK)의 위상 차만큼의 지연 시간(TDLL)을 정의한다. 따라서 도 4의 디코더(620)는 초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'0'의 값을 갖는 비트들을 이용하여 지연 라인(210)의 지연 시간을 지연 시간(TDLL)만큼 설정하기 위한 논리값을 갖는 제 1 초기 지연 정보(S1)를 생성한다.

초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'1'의 값을 갖는 비트들의 수가 클럭 신호(ICLK)의 로우 펄스 폭(TLOW)을 정의한다. 이때 듀티 싸이클 보정은 클럭 신호(ICLK)의 로우 펄스 폭만큼 지연시킨 부 클럭 신호(ICLKB)와 클럭 신호(ICLK)를 혼합하여 이루어진다. 따라서 도 4의 디코더(620)는 초기 위상 신호(iniph<1:n-1>) 중에서 연속적으로'1'의 값을 갖는 비트들을 이용하여 지연 라인(310)의 지연 시간을 지연 시간(TDLL + TLOW)만큼 설정하기 위한 논리값을 갖는 제 2 초기 지연 정보(S2)를 생성한다.

이와 같이 제 1 및 제 2 초기 지연 정보(S1, S2)가 생성된 후, 로우 레벨의 스위칭 제어 신호(SW)에 따라 부 클럭 신호(ICLKB)가 제 1 입력 신호(IN1)로서 제 1 루프 회로(200)에 입력되고, 클럭 신호(ICLK)가 제 2 입력 신호(IN2)로서 제 2 루프 회로(300)에 입력된다.

이후, 제 1 루프 회로(200)와 제 2 루프 회로(300)의 동작에 의해 제 1 지연 신호(OUT1)와 제 2 지연 신호(OUT2)가 생성되고, 듀티 싸이클 보상부(500)에 의해 지연 고정 및 듀티 싸이클 보상이 이루어진 출력 신호(DOUT)가 생성된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

제 1 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 1 입력 신호의 지연 시간을 가변시켜 제 1 지연 신호를 생성하도록 구성된 제 1 루프 회로;
제 2 초기 지연 정보를 이용하여 초기 지연 시간을 설정한 후, 제 2 입력 신호의 지연 시간을 가변시켜 제 2 지연 신호를 생성하도록 구성된 제 2 루프 회로;
상기 제 2 지연 신호를 이용하여 상기 제 1 지연 신호의 듀티 싸이클을 보상하도록 구성된 듀티 싸이클 보상부; 및
상기 제 1 루프 회로의 내부 지연 신호와 상기 제 1 입력 신호에 응답하여 상기 제 1 초기 지연 정보 및 상기 제 2 초기 지연 정보를 생성하도록 구성된 초기 지연 모니터링 회로를 포함하는 동기 회로.
제 1 항에 있어서,
상기 제 1 입력 신호와 동작 시작 신호에 응답하여 초기 동작 신호를 생성하도록 구성된 초기 동작 설정부를 더 포함하는 동기 회로.
제 2 항에 있어서,
상기 초기 동작 설정부는
상기 동작 시작 신호가 활성화되면 상기 제 1 입력 신호의 기설정 주기 동안 상기 초기 동작 신호를 활성화시키도록 구성되는 동기 회로.
제 2 항에 있어서,
상기 제 1 루프 회로는
상기 초기 동작 신호 및 지연 제어 신호에 응답하여 제 1 입력 신호 또는 피드백 신호를 지연시켜 상기 내부 지연 신호 및 상기 제 1 지연 신호를 생성하도록 구성된 지연 라인,
상기 제 1 지연 신호를 기 설정된 시간 동안 지연시켜 상기 피드백 신호를 생성하도록 구성된 레플리카 딜레이,
상기 제 1 입력 신호와 상기 피드백 신호의 위상을 비교하여 위상 비교 신호를 생성하도록 구성된 위상 검출기, 및
상기 초기 동작 신호, 상기 위상 비교 신호 및 상기 제 1 초기 지연 정보에 응답하여 상기 지연 제어 신호를 생성하도록 구성된 시프트 레지스터를 포함하는 동기 회로.
제 4 항에 있어서,
상기 지연 라인은
상기 초기 동작 신호가 활성화되면 상기 피드백 신호를 지연시켜 상기 내부지연 신호를 생성하도록 구성되는 동기 회로.
제 4 항에 있어서,
상기 시프트 레지스터는
상기 초기 동작 신호가 활성화되면 상기 제 1 초기 지연 정보를 이용하여 상기 지연 제어 신호를 생성하도록 구성되는 동기 회로.
제 4 항에 있어서,
상기 시프트 레지스터는
상기 위상 비교 신호에 응답하여 카운팅 동작을 수행하여 카운트 신호를 생성하도록 구성된 카운터,
상기 카운트 신호를 디코딩하여 디코딩 신호를 생성하도록 구성된 디코더,
상기 초기 동작 신호에 응답하여 상기 디코딩 신호 또는 상기 제 1 초기 지연 정보를 선택적으로 출력하도록 구성된 다중화기, 및
상기 다중화기의 출력 신호를 래치하여 상기 지연 제어 신호로서 출력하도록 구성된 래치를 포함하는 동기 회로.
제 1 항에 있어서,
상기 듀티 싸이클 보상부는
상기 제 1 지연 신호와 상기 제 2 지연 신호를 혼합하도록 구성된 믹서(Mixer)를 포함하는 동기 회로.
제 1 항에 있어서,
상기 초기 지연 모니터링 회로는
상기 제 1 입력 신호와 상기 내부 지연 신호의 위상 차를 검출하여 상기 제 1 초기 지연 정보를 생성하고, 상기 제 1 입력 신호와 상기 내부 지연 신호의 위상차 및 상기 제 1 입력 신호의 로우 펄스 폭을 검출하여 상기 제 2 초기 지연 정보를 생성하도록 구성되는 동기 회로.
제 1 항에 있어서,
상기 초기 지연 모니터링 회로는
상기 제 1 입력 신호와 상기 내부 지연 신호의 위상을 비교하여 초기 위상 신호를 생성하도록 구성된 초기 위상 정보 추출부, 및
상기 초기 위상 신호를 디코딩하여 상기 제 1 초기 지연 정보 및 상기 제 2 초기 지연 정보를 생성하도록 구성된 디코더를 포함하는 동기 회로.
제 2 항에 있어서,
상기 제 2 루프 회로는
지연 제어 신호에 응답하여 상기 제 2 입력 신호를 지연시켜 상기 제 2 지연 신호를 생성하도록 구성된 지연 라인,
상기 제 1 지연 신호와 상기 제 2 지연 신호의 위상을 비교하여 위상 비교 신호를 생성하도록 구성된 위상 검출기, 및
상기 초기 동작 신호, 상기 위상 비교 신호 및 상기 제 2 초기 지연 정보에 응답하여 상기 지연 제어 신호를 생성하도록 구성된 시프트 레지스터를 포함하는 동기 회로.
제 1 항에 있어서,
스위칭 제어 신호에 응답하여 클럭 신호 또는 부 클럭 신호를 제 1 입력 신호 또는 제 2 입력 신호로서 출력하도록 구성된 스위칭부를 더 포함하는 동기 회로.
제 12 항에 있어서,
상기 초기 지연 모니터링 회로는
상기 클럭 신호와 상기 내부 지연 신호의 위상을 비교하여 초기 위상 신호를 생성하고, 상기 초기 위상 신호 중에서 하나의 비트(Bit)를 상기 스위칭 제어 신호로서 출력하도록 구성된 초기 위상 정보 추출부, 및
상기 초기 위상 신호를 디코딩하여 상기 제 1 초기 지연 정보 및 상기 제 2 초기 지연 정보를 생성하도록 구성된 디코더를 포함하는 동기 회로.