KR20140072423A - 지연고정루프 - Google Patents

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Abstract

지연고정루프(DLL)의 초기 지연량을 설정하는 회로에 관한 발명으로서, 초기 동작 구간에서 피드백 클록에 응답하여 활성화되고, 소스 클록에 응답하여 비활성화되는 초기화 제어펄스를 생성하기 위한 초기화 제어펄스 생성부와, 상기 초기 동작 구간에서 상기 초기화 제어펄스의 활성화구간 길이에 따라 지연제어코드의 값을 변동하기 위한 초기화 설정부와, 락킹 동작 구간에서 상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 비교결과에 따라 상기 지연제어코드의 값을 변동하기 위한 위상비교부와, 상기 지연제어코드에 응답하여 그 지연량이 조절되며, 상기 소스 클록을 지연시켜 지연고정클록으로서 출력하는 가변지연부, 및 상기 지연고정클록을 상기 소스 클록의 지연경로에 대응하는 지연량만큼 지연시켜 상기 피드백 클록으로서 출력하는 지연복제모델부를 구비하는 지연고정루프를 제공한다.

Description

지연고정루프{DELAY LOCKED LOOP}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 지연고정루프(Delay Locked Loop : DLL)에 관한 발명이며, 더 자세히는, 지연고정루프(DLL)의 초기 지연량을 설정하는 회로에 관한 발명이다.
일반적으로 지연고정루프(DLL)는 외부 클록을 변환하여 얻은 기준 클록에 대하여 일정 시간 위상이 앞서는 내부 클록을 제공하는 데 사용된다.
즉, 반도체 장치 내부에서 사용되는 내부 클록은 외부 클록이 버퍼링된 클록이므로 반도체 장치에 입력된 직후에는 외부 클록과 내부 클록이 동일한 위상을 갖는다. 하지만, 반도체 장치의 내부 회로들 - 클록 버퍼 및 전송 라인 등을 의미함 - 을 동작시키면서 내부 클록이 지연되어 외부 클록과의 위상차이가 발생한다. 이렇게, 내부 클록과 외부 클록 사이에 발생한 위상 차이를 그대로 유지할 경우 반도체 장치와 반도체 장치 외부의 임의의 장치들 간에 정상적인 동기화 동작이 이루어질 수 없다.
따라서, 지연고정루프(DLL)는 반도체 장치의 내부회로들로 인해 발생할 것으로 예상되는 내부클록과 외부클록의 위상 차이를 반도체 장치 내부에서 미리 보상하여 반도체 장치 외부로 출력되는 내부 클록이 외부 클록이 동기화 상태를 유지할 수 있도록 하기 위하여 사용된다.
전술한 바와 같이 지연고정루프(DLL)는 외부 클록과 내부 클록의 위상 차이를 미리 보상하기 위해 내부 클록의 위상을 외부 클록에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
도 1은 종래기술에 따른 지연고정루프(DLL)의 구성을 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 지연고정루프(DLL)는, 클록 버퍼(10)와, 가변지연라인(20)와, 위상비교부(30), 및 지연복제모델부(50)를 구비한다.
클록 버퍼(10)는, 외부 클록(EXT_CLK)을 버퍼링하여 내부 클록(IN_CLK)을 생성한다.
가변지연라인(20)은, 지연제어코드(DELAY CODE<0:N>)에 대응하여 조절되는 지연량만큼 내부 클록(IN_CLK)을 지연시켜 지연고정클록(DLL_CLK)으로서 출력한다.
위상비교부(30)는, 내부클록(IN_CLK)와 피드백 클록(FB_CLK)의 위상을 비교하고, 비교결과에 따라 지연제어코드(DELAY CODE<0:N>)의 값을 변동시킨다.
지연복제모델부(50)는, 지연고정클록(DLL_CLK)을 내부클록(IN_CLK)의 지연경로에 대응하는 지연량만큼 지연시켜 피드백 클록(FB_CLK)으로서 출력한다.
여기서, 지연복제모델부(50)에 의해 설정되는 내부 클록(IN_CLK)의 지연경로에 대응하는 지연량은 반도체 장치의 종류에 따라 설계자에 의해 미리 결정될 수 있는 크기를 갖는다. 즉, 반도체 장치의 종류에 따라 내부 클록(IN_CLK)이 전달되어 지연되는 경로가 달라질 수 있는데, 이는, 설계자에 의해 측정될 수 있으므로 지연복제모델부(50)를 통해 내부 클록(IN_CLK)이 지연되어야 할 지연량의 크기를 미리 설정하게 된다.
그리고, 내부 클록(IN_CLK)과 피드백 클록(FB_CLK) 간의 위상 차이에 대응하는 지연량은 위상비교부(30)에 의해 검출되어 가변지연라인(20)을 통해 보상된다. 따라서, 지연고정루프(DLL)의 락킹 동작이 완료되었을 때, 지연고정클록(DLL_CLK)은 외부 클록(EXT_CLK)으로부터 내부 클록(IN_CLK)의 지연경로에 대응하는 지연량만큼 앞선 위상을 갖는 상태가 된다.
한편, 지연고정루프(DLL)의 락킹 동작은, 내부 클록(IN_CLK)와 피드백 클록(FB_CLK)의 위상 차이를 반복적으로 비교한 뒤, 비교결과를 바탕으로 지연제어코드(DELAY CODE<0:N>)의 값을 단계적으로 변동시키는 방식을 통해 가변지연라인(20)의 지연량을 조절한다.
이때, 지연제어코드(DELAY CODE<0:N>)는 내부 클록(IN_CLK)와 피드백 클록(FB_CLK)의 위상 차이를 비교한 결과가 반영될 때마다 한비트씩 그 논리값이 변화하는 형태로 구현된다. 따라서, 지연고정루프(DLL)의 동작 초기에 내부 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상차가 큰 경우에는, 가변지연라인(20)의 지연량이 더 이상 조절될 필요가 없을 때까지 걸리는 시간, 즉 고정 완료 시간(Locking Time)이 길어지게 된다.
반도체 장치는 점점 더 고속화 구현되어 가는 추세에 있으며, 이에 따라 지연고정루프(DLL) 또한 보다 빠른 고정 완료 시간을 갖는 것이 요구되고 있다. 그런데, 종래기술에 따른 지연고정루프(DLL)의 동작방식으로는 고정 완료 시간을 단축시키기에 기술적으로 한계가 존재한다. 반도체 장치의 고속화 구현을 지원하기 위해, 보다 획기적으로 고정 완료 시간을 감소시킬 수 있는 지연고정루프(DLL)가 요구되고 있는 상황이다.
초기 동작 구간에서 미리 지연고정량을 설정함으로써, 보다 빠른 고정 완료 시간을 갖는 지연고정루프(DLL)를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 초기 동작 구간에서 피드백 클록에 응답하여 활성화되고, 소스 클록에 응답하여 비활성화되는 초기화 제어펄스를 생성하기 위한 초기화 제어펄스 생성부; 상기 초기 동작 구간에서 상기 초기화 제어펄스의 활성화구간 길이에 따라 지연제어코드의 값을 변동하기 위한 초기화 설정부; 락킹 동작 구간에서 상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 비교결과에 따라 상기 지연제어코드의 값을 변동하기 위한 위상비교부; 상기 지연제어코드에 응답하여 그 지연량이 조절되며, 상기 소스 클록을 지연시켜 지연고정클록으로서 출력하는 가변지연부; 및 상기 지연고정클록을 상기 소스 클록의 지연경로에 대응하는 지연량만큼 지연시켜 상기 피드백 클록으로서 출력하는 지연복제모델부를 구비하는 지연고정루프를 제공한다.
지연고정루프(DLL)의 초기 동작 구간에서 피드백 클록과 내부 클록 간의 위상 차이를 초기화 제어펄스의 활성화 구간 길이를 통해 측정하고, 측정된 초기화 제어펄스의 활성화 구간 길이에 따라 지연제어코드가 빠르게 변동되도록 제어함으로써, 초기 동작 구간에 이어서 진입하는 락킹 동작 구간의 길이를 크게 감소시키는 효과가 있다.
도 1은 종래기술에 따른 지연고정루프(DLL)의 구성을 도시한 블록을 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성을 도시한 블록을 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성요소 중 초기화 제어펄스 생성부를 상세히 도시한 회로도이다.
도 4는 도 3에 도시된 초기화 제어펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성요소 중 초기화 설정부를 상세히 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성을 도시한 블록을 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)는, 클록 버퍼(210)와, 가변지연라인(220)와, 위상비교부(230)와, 지연복제모델부(250)와, 초기화 제어펄스 생성부(260)와, 초기화 설정부(270)를 구비한다.
먼저, 지연고정루프(DLL)에 포함되는 각 구성요소들의 동작을 간단히 설명하면 다음과 같다.
클록 버퍼(210)는, 외부 클록(EXT_CLK)을 버퍼링하여 내부 클록(IN_CLK)을 생성한다. 여기서, 내부 클록(IN_CLK)은 지연고정루프(DLL)에 소스로서 공급되는 클록이라고 볼 수 있기 때문에 '소스 클록'이라고 볼 수 있다. 따라서, 이하 설명에서는 '소스 클록'이라는 용어로 통일하여 설명하도록 하겠다.
초기화 제어펄스 생성부(260)는, 초기 동작 구간에서 피드백 클록(FB_CLK)에 응답하여 활성화되고, 소스 클록(IN_CLK)에 응답하여 비활성화되는 초기화 제어펄스(INTIAL_PUL)를 생성한다.
초기화 설정부(270)는, 초기 동작 구간에서 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값을 변동한다.
위상비교부(230)는, 락킹 동작 구간에서 소스 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상을 비교하고, 비교결과에 따라 지연제어코드(DELAY CODE<0:N>)의 값을 변동한다.
가변지연부(240)는, 지연제어코드(DELAY CODE<0:N>)에 응답하여 그 지연량이 조절되며, 소스 클록(IN_CLK)을 지연시켜 지연고정클록(DLL_CLK)으로서 출력한다.
지연복제모델부(250)는, 지연고정클록(DLL_CLK)을 소스 클록(IN_CLK)의 지연경로에 대응하는 지연량만큼 지연시켜 피드백 클록(FB_CLK)으로서 출력한다.
구체적으로, 위상비교부(230)는, 락킹 동작 구간에서 소스 클록(IN_CLK)의 제1 에지가 피드백 클록(FB_CLK)의 제1 에지보다 앞선 위상을 갖는지 뒤선 위상을 갖는지를 검출하고, 검출결과에 따라 그 논리레벨이 결정되는 위상검출신호(LOCK_DET)를 출력하는 위상 검출부(232), 및 락킹 동작 구간에서 위상검출신호(LOCK_DET)의 논리레벨에 따라 지연제어코드(DELAY CODE<0:N>)의 값을 증가시키거나 감소시키기 위한 지연제어코드 조절부(234)를 구비한다.
그리고, 위상비교부(230)의 구성요소 중 위상 검출부(232)는, 소스 클록(IN_CLK)의 제1 에지가 피드백 클록(FB_CLK)의 제1 에지보다 앞선 위상을 가질 때 위상검출신호(LOCK_DET)를 활성화시키고, 뒤선 위상을 가질 때 위상검출신호(LOCK_DET)를 비활성화시킨다. 여기서, 제1 에지는 상승 에지(rising edge)일 수도 있고 하강 에지(falling edge)일 수도 있으며, 설계자에 의해 선택 가능하다.
또한, 위상비교부(230)의 구성요소 중 지연제어코드 조절부(234)는, 위상검출신호(LOCK_DET)가 활성화되는 것에 응답하여 지연제어코드(DELAY CODE<0:N>)를 설정된 단위만큼 증가시키고, 위상검출신호(LOCK_DET)가 비활성화되는 것에 응답하여 지연제어코드(DELAY CODE<0:N>)를 설정된 단위만큼 감소시킨다.
그리고, 가변지연부(220)는, 지연제어코드(DELAY CODE<0:N>)의 값이 클수록 그 지연량이 증가하고, 지연제어코드(DELAY CODE<0:N>)의 값이 작을수록 그 지연량이 감소한다.
참고로, 위상비교부(230)와 가변지연부(220) 및 위상비교부(230)의 내부에 포함된 위상 검출부(242)와 지연제어코드 조절부(234)는, 도 1에서 설명되었던 종래기술에 따른 지연고정루프(DLL)와 동일한 구성인 것을 알 수 있다. 다만, 종래기술에서는 위상비교부(230)에서 가변지연부(220)로 단독으로 인가되었던 지연제어코드(DELAY CODE<0:N>)가 위상비교부(230) 및 초기화 설정부(270)에서 가변지연부(220)로 병렬로 인가되는 구성인 것을 알 수 있다.
즉, 위상비교부(230)와 가변지연부(220) 및 위상비교부(230)의 내부에 포함된 위상 검출부(242)와 지연제어코드 조절부(234)의 기본적인 회로구성이나 그 동작은 일반적인 지연고정루프(DLL)에 개시된 구성이나 동작과 완전히 동일하다. 하지만, 하기에 설명될 초기화 제어펄스 생성부(260)와 초기화 설정부(270)의 동작에 의해 본 발명의 실시예에 따른 지연고정루프(DLL)는 종래에서와는 전혀 다른 초기화 동작을 수행한 이후 이어서 지연고정을 위한 락킹 동작을 수행하게 된다.
한편, 전술한 지연고정루프(DLL)의 구성요소들 중 초기화 제어펄스 생성부(260)와 초기화 설정부(270)는 초기 동작 구간에 진입한 상태에서 그 동작이 이루어지고, 위상비교부(230)는 락킹 동작 구간에 진입한 상태에서 그 동작이 이루어지며, 클록 버퍼(210)와 위상비교부(230)와 가변지연부(220) 및 지연복제모델부(250)는 초기 동작 구간에 진입한 상태 및 락킹 동작 구간에 진입한 상태에서 그 동작이 이루어지는 것을 알 수 있다.
이때, 초기 동작 구간과 락킹 동작 구간은 다음과 같은 방법에 의해 구분될 수 있다.
먼저, '파워 업 신호'등과 같이 지연고정루프(DLL)의 동작을 시작시키기 위해 인가될 수 있는 동작시작신호 - 도면에 직접적으로 도시되지 않음 - 에 응답하여 초기 동작 구간에 진입한다.
이렇게, 초기 동작 구간에 진입한 이후 초기화 제어펄스 생성부(260) 및 초기화 설정부(270)의 동작에 의해 그 값이 변동되는 지연제어코드(DELAY CODE<0:N>)의 값이 가변지연부(220) 및 지연복제모델부(250)의 동작에 적용되어 피드백 클록(FB_CLK)의 위상이 변동되는 시점에서 초기 동작 구간에서 탈출하고 그와 동시에 락킹 동작 구간에 진입한다. 이때, 위상비교부(230)는 아무런 동작도 수행하지 않는다.
이렇게, 락킹 동작 구간에 진입한 이후에는 위상비교부(230)의 동작에 의해 그 값이 변동되는 지연제어코드(DELAY CODE<0:N>)의 값이 가변지연부(220) 및 지연복제모델부(250)의 동작에 적용되어 피드백 클록(FB_CLK)의 위상이 변동되는 동작이 반복적으로 이루어지게 되고, 반복되는 동작의 결과에 의해 소스 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상이 동기화 될 때 락킹 동작 구간에서 탈출한다. 이때, 초기화 제어펄스 생성부(260)와 초기화 설정부(270)는 아무런 동작도 수행하지 않는다.
정리해보면, 초기 동작 구간은 초기화 제어펄스 생성부(260)와 초기화 설정부(270)의 동작시간에 의해 그 길이가 정해지는데, 초기화 제어펄스 생성부(260)와 초기화 설정부(270)는 소스 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상 차이를 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이를 통해 한번 측정 후 이를 그대로 반영하여 지연제어코드(DELAY CODE<0:N>)의 값을 빠르게 변동시키고, 값이 변동된 지연제어코드(DELAY CODE<0:N>)로 인해 소스 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상 차이가 조절되는 시점에서는 초기 동작 구간이 종료되기 때문에 초기 동작 구간의 길이는 지연고정루프(DLL)의 피드백 루프가 한 번 완성되는 시점에서 종료될 수 있다.
반면, 락킹 동작 구간은 위상비교부(230)와 가변지연부(220) 및 지연복제모델부(250)의 동작이 반복되는 과정을 통해 소스 클록(IN_CLK)과 피드백 클록(FB_CLK)의 위상을 동기화시키기 때문에 락킹 동작 구간의 길이는 지연고정루프(DLL)의 피드백 루프가 여러번 반복된 후에야 종료될 수 있다.
참고로, 지연고정루프(DLL)의 '피드백 루프'는, 보통 내부 클록(IN_CLK)이 가변지연라인(220)과 지연복제모델부(250)를 거쳐서 피드백 클록(FB_CLK)으로 출력되기 까지 일련의 과정을 의미하며, 이는 이미 공지된 표현이라고 볼 수 있으므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
도 3a와 도 3b는 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성요소 중 초기화 제어펄스 생성부를 상세히 도시한 회로도이다.
도 3a와 도 3b를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성요소 중 초기화 제어펄스 생성부(260)는 실시예에 따라 두 가지 구성을 가질 수 있는 것을 알 수 있다.
먼저, 도 3a를 참고하여 초기화 제어펄스 생성부(260)의 첫 번째 구성을 살펴보면, 초기 동작 구간에서 피드백 클록(FB_CLK)의 제1 에지를 검출하기 위한 피드백 클록 검출부(262a)와, 초기 동작 구간에서 소스 클록(IN_CLK)의 제1 에지를 검출하기 위한 소스 클록 검출부(264a), 및 피드백 클록 검출부(262a)의 출력신호에 응답하여 초기화 제어펄스(INTIAL_PUL)를 활성화시키고 소스 클록 검출부(264a)의 출력신호에 응답하여 초기화 제어펄스(INTIAL_PUL)를 비활성화시키기 위한 활성화제어부(266a)를 구비한다.
여기서, 제1 에지는 상승 에지(rising edge)일 수도 있고 하강 에지(falling edge)일 수도 있으며, 설계자에 의해 선택 가능하다.
피드백 클록 검출부(262a)는, 신호 입력단(D1)으로 로직'하이'(High) 레벨을 갖는 전원전압(VDD) 또는 로직'로우'(Low)을 갖는 접지전압(VSS)을 입력받고, 클록 입력단(C1#)으로 피드백 클록(FB_CLK)을 입력받아 플립플롭 동작을 수행하는 D플립플롭(DFF1)을 포함한다.
소스 클록 검출부(264a)는 피드백 클록 검출부(262a)의 신호 입력단(D1)으로 인가되는 신호와 동일한 신호를 신호 입력단(D2)로 입력받고, 클록 입력단(C2#)으로 소스 클록(IN_CLK)을 입력받아 플립플롭 동작을 수행하는 D플립플롭(DFF2)을 포함한다.
활성화제어부(266a)는 피드백 클록 검출부(262a)의 신호 출력단(Q1)을 통해 출력되는 신호와 소스 클록 검출부(264a)의 신호 출력단(Q2)을 통해 출력되는 신호를 입력받아 배타적 오아 연산을 수행하기 위한 익스크루시브-노아게이트(XNOR)와 인버터(INV)를 구비한다.
그리고, 도 3b를 참고하여 초기화 제어펄스 생성부(260)의 두 번째 구성을 살펴보면, 외부에서 인가되는 제어신호(CTRL)에 응답하여 그 지연량이 조절되는 추가지연부(261)와, 초기 동작 구간에서 피드백 클록(FB_CLK)을 추가지연부(261)를 통해 지연시킨 클록(DFB_CLK)의 제1 에지를 검출하기 위한 피드백 클록 검출부(262b)와, 초기 동작 구간에서 소스 클록(IN_CLK)의 제1 에지를 검출하기 위한 소스 클록 검출부(264b), 및 피드백 클록 검출부(262b)의 출력신호에 응답하여 초기화 제어펄스(INTIAL_PUL)를 활성화시키고 소스 클록 검출부(264b)의 출력신호에 응답하여 초기화 제어펄스(INTIAL_PUL)를 비활성화시키기 위한 활성화제어부(266b)를 구비한다.
여기서, 제1 에지는 상승 에지(rising edge)일 수도 있고 하강 에지(falling edge)일 수도 있으며, 설계자에 의해 선택 가능하다.
추가지연부(261)는, 외부에서 인가되는 제어신호(CTRL)에 응답하여 그 지연량이 조절된다. 이때, 제어신호(CTRL)는 도면에 도시된 것과 같이 여러 비트(SEL[0], SEL[1], SEL[2])로 이루어진 신호가 될 수 있으며, 제어신호(CTRL)의 각 비트들 값을 조절하는 방식을 통해 그 지연량의 크기가 결정되는 방식이다.
예컨대, 제어신호(CTRL)의 제0 비트(SEL[0])가 로직'하이'(High)이고, 나머지 비트(SEL[1], SEL[2])가 로직'로우'(Low)이면 상대적으로 작은 지연량을 선택하게 되고, 제어신호(CTRL)의 제2 비트(SEL[2])가 로직'하이'(High)이고, 나머지 비트(SEL[0], SEL[1])가 로직'로우'(Low)이면 상대적으로 큰 지연량을 선택하게 되는 방식이다. 이때, 제어신호(CTRL)는 외부에서 인가되는 신호이므로 추가지연부(261)의 지연량은 설계자에 의해 미리 설정된다.
참고로, 도면에 도시된 다수의 낸드게이트를 포함하는 추가지연부(261)의 상세한 회로의 구체적인 연결구성이나 동작방법은 이미 공지된 일반적인 가변 지연 회로이므로 여기에서는 더 자세히 설명하지 않도록 하겠다. 또한, 제어신호(CTRL)가 외부에서 인가된다는 것은 지연고정루프(DLL) 외부에서 지연고정루프(DLL) 내부로 인가되는 것을 의미하며, 지연고정루프(DLL)가 포함된 반도체 장치 내부의 임의의 제어회로를 통해 그 값이 설정될 수 있다.
피드백 클록 검출부(262b)는, 신호 입력단(D1)으로 로직'하이'(High) 레벨을 갖는 전원전압(VDD) 또는 로직'로우'(Low)을 갖는 접지전압(VSS)을 입력받고, 클록 입력단(C1#)으로 추가지연부(261)에서 출력되는 지연된 피드백 클록(DFB_CLK)을 입력받아 플립플롭 동작을 수행하는 D플립플롭(DFF1)을 포함한다.
소스 클록 검출부(264b)는 피드백 클록 검출부(262b)의 신호 입력단(D1)으로 인가되는 신호와 동일한 신호를 신호 입력단(D2)로 입력받고, 클록 입력단(C2#)으로 소스 클록(IN_CLK)을 입력받아 플립플롭 동작을 수행하는 D플립플롭(DFF2)을 포함한다.
활성화제어부(266b)는 피드백 클록 검출부(262b)의 신호 출력단(Q1)을 통해 출력되는 신호와 소스 클록 검출부(264b)의 신호 출력단(Q2)을 통해 출력되는 신호를 입력받아 배타적 오아 연산을 수행하기 위한 익스크루시브-노아게이트(XNOR)와 인버터(INV)를 구비한다.
도 4는 도 3에 도시된 초기화 제어펄스 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)에서 초기화 제어펄스 생성부(260)의 동작이 이루어지는 과정까지의 그래프가 도시된 타이밍 다이어그램이라는 것을 알 수 있다.
먼저, 소스 클록(IN_CLK)이 토글링을 시작하는 시점(A), 즉, 지연고정루프(DLL)가 동작시작신호 - 도면에 도시되지 않음 - 에 응답하여 동작을 시작하는 시점에서 피드백 클록(FB_CLK)은 아직 토글링을 시작하지 않는다. 이는, 리셋이후 가변지연라인(220)의 시작 지연량이 '0'라고 가정한 상태에서도 소스 클록(IN_CLK)이 지연복제모델부(250)를 거치면서 지연되기 때문에 소스 클록(IN_CLK)이 토글링을 시작한 이후 일정한 시간(t)이 흐른 후에 피드백 클록(FB_CLK)이 토글링을 시작한다.
이렇게, 소스 클록(IN_CLK)에 이어서 피드백 클록(FB_CLK)이 토글링을 시작하는 시점에서 초기화 제어펄스 생성부(260)의 동작이 시작된다.
이때, 도 3a에서 개시된 첫 번째 구성을 갖는 초기화 제어펄스 생성부(260)는 피드백 클록(FB_CLK)이 로직'로우'(Low)에서 로직'하이'(High)로 토글링을 시작하는 것을 검출하여 초기화 제어펄스(INTIAL_PUL)를 로직'로우'(Low)에서 로직'하이'(High)로 활성화시킨다.
또한, 도 3b에서 개시된 두 번째 구성을 갖는 초기화 제어펄스 생성부(260)는 피드백 클록(FB_CLK)을 추가 지연량만큼 지연시킨 지연된 피드백 클록(DFB_CLK)이 로직'로우'(Low)에서 로직'하이'(High)로 토글링을 시작하는 것을 검출하여 초기화 제어펄스(INTIAL_PUL)를 로직'로우'(Low)에서 로직'하이'(High)로 활성화시킨다.
이후, 초기화 제어펄스 생성부(260)가 첫 번째 구성을 갖는 두 번째 구성을 갖는 상관없이 소스 클록(IN_CLK)이 로직'로우'(Low)에서 로직'하이'(High)로 토글링을 시작하는 것을 검출하여 초기화 제어펄스(INTIAL_PUL)를 로직'하이'(High)에서 로직'로우'(Low)로 비활성화시킨다.
이와 같은 과정을 통해 초기화 제어펄스(INTIAL_PUL)의 활성화구간이 정의되고, 이렇게 초기화 제어펄스(INTIAL_PUL)의 활성화구간이 정의되는 것에 응답하여 초기화 동작 구간 탈출 및 락킹 동작 구간 진입이 이루어진다.
도 5는 도 2에 도시된 본 발명의 실시예에 따른 지연고정루프(DLL)의 구성요소 중 초기화 설정부를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 초기화 설정부(270)는, 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값을 변동시키는 동작을 수행한다.
구체적으로 그 구성을 살펴보면, 초기화 설정부(270)는, 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])을 포함하고, 초기화 제어펄스(INTIAL_PUL)는 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])의 싱킹 전류 패스를 온/오프 제어하는 구성이다.
즉, 초기화 제어펄스(INTIAL_PUL)가 로직'하이'(High)로 활성화될 때, 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])은 순차적으로(SH[0] -> SH[1] -> SH[2] -> SH[3] -> … -> SH[N])으로 동작하여 출력되는 지연제어코드(DELAY CODE<0:N>)의 각 비트를 로직'하이'(High)로 설정한다.
이때, 초기화 제어펄스(INTIAL_PUL)가 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])의 싱킹 전류 패스를 온/오프 제어하는 구성이므로 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])이 초기 동작 구간 이전에 리셋 될 때 지연제어코드(DELAY CODE<0:N>)의 각 비트가 모두 로직'로우'(Low)로 설정되어 있어야 한다.
즉, 초기 동작 구간 이전에 지연제어코드(DELAY CODE<0:N>)가 모두 로직'로우'(Low)를 갖는 상태에서 초기 동작 구간에 진입한 이후 초기화 제어펄스(INTIAL_PUL)가 갖는 활성화 구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 일부 비트는 로직'하이'(High)로 천이하고 나머지 비트는 계속 로직'로우'(Low)를 유지하는 형태가 될 것이다.
도면에 도시된 것과 다르게, 초기화 제어펄스(INTIAL_PUL)가 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])의 소싱 전류 패스를 온/오프 제어하는 형태가 될 수 있다.
즉, 초기화 제어펄스(INTIAL_PUL)가 로직'하이'(High)로 활성화될 때, 이를 반전 적용 - 또는 초기화 제어펄스(INTIAL_PUL)가 로직'로우'(Low)로 활성화되어 적용될 수도 있음 - 하여 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])이 순차적으로(SH[0] -> SH[1] -> SH[2] -> SH[3] -> … -> SH[N])으로 동작하도록 함으로써 출력되는 지연제어코드(DELAY CODE<0:N>)의 각 비트를 로직'로우'(Low)로 설정하는 방식이 될 수 있다.
이렇게, 초기화 제어펄스(INTIAL_PUL)가 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])의 소싱 전류 패스를 온/오프 제어하는 구성에서는 다수의 쉬프트 레지스터 셀(SH[0], SH[1], SH[2], SH[3], …, SH[N])이 초기 동작 구간 이전에 리셋 될 때 지연제어코드(DELAY CODE<0:N>)의 각 비트가 모두 로직'하이'(High)로 설정되어 있어야 한다.
즉, 초기 동작 구간 이전에 지연제어코드(DELAY CODE<0:N>)가 모두 로직'하이'(High)를 갖는 상태에서 초기 동작 구간에 진입한 이후 초기화 제어펄스(INTIAL_PUL)가 갖는 활성화 구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 일부 비트는 로직'로우'(Low)로 천이하고 나머지 비트는 계속 로직'하이'(High)를 유지하는 형태가 될 것이다.
정리하면, 초기 동작 구간에 진입하기 이전에 설정될 수 있는 지연제어코드(DELAY CODE<0:N>)의 모든 비트가 로직'로우'(Low)가 되는 최소값으로 설정되는 경우라면, 초기 동작 구간에 진입한 이후 초기화 제어펄스(INTIAL_PUL)의 활성화 구간에서 지연제어코드(DELAY CODE<0:N>)의 각 비트가 설정된 순서대로 로직'로우'(Low)에서 로직'하이'(High)로 변동하게 되어 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이가 길면 길수록 지연제어코드(DELAY CODE<0:N>)의 값이 증가하게 된다.
반대로, 초기 동작 구간에 진입하기 이전에 설정될 수 있는 지연제어코드(DELAY CODE<0:N>)의 모든 비트가 로직'하이'(High)가 되는 최대값으로 설정되는 경우라면, 초기 동작 구간에 진입한 이후 초기화 제어펄스(INTIAL_PUL)의 활성화 구간에서 지연제어코드(DELAY CODE<0:N>)의 각 비트가 설정된 순서대로 로직'하이'(High)에서 로직'로우'(Low)로 변동하게 되어 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이가 길면 길수록 지연제어코드(DELAY CODE<0:N>)의 값이 감소하게 된다.
그리고, 전술한 초기화 설정부(270)의 두 가지 구성 - 도면에 도시된 구성과 도시되지 않은 구성을 의미함 - 에서 알 수 있듯이 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값이 어떠한 형태로 변동할 것인지는 설계자의 선택에 의해 얼마든지 조절 가능하다.
다만, 도면에 도시된 것과 같이 초기화 설정부(270)는 소스 클록(IN_CLK)이나 피드백 클록(FB_CLK)을 기준으로 동작하는 구성이 아니라 오직 내부의 논리회로 - 낸드게이트나 인버터 등을 의미함 - 의 동작 지연량과 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이에 따라서 지연제어코드(DELAY CODE<0:N>)의 값을 변동시키므로 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이가 매우 짧더라도 그 구간을 통해 지연제어코드(DELAY CODE<0:N>)의 값을 매우 빠르게 변동시킬 수 있다.
물론, 전술한 초기화 설정부(270)의 구성에서 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값이 변동하는 속도는 초기화 설정부(270) 내부의 논리회로가 어떠한 지연량을 갖는 지에 따라 달라질 수 있고, 이는, 설계자에 의해 얼마든지 조절 가능하다.
예컨대, 지연고정루프(DLL)가 상대적으로 고속의 동작 주파수를 갖는 구성이라면 초기화 설정부(270)의 구성에서 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값이 변동하는 속도를 상대적으로 증가시키고, 지연고정루프(DLL)가 상대적으로 저속의 동작 주파수를 갖는 구성이라면 초기화 설정부(270)의 구성에서 초기화 제어펄스(INTIAL_PUL)의 활성화구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)의 값이 변동하는 속도를 상대적으로 감소시키는 방법 등을 사용함으로써 주파수의 변동과 상관없이 안정적으로 지연고정루프(DLL)의 초기화 동작을 설정할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 본 발명의 실시예에 따른 지연고정루프(DLL)는, 동작 시작 시점으로부터 소스 클록(IN_CLK)의 한 주기(1tck)에서 두 주기(2tck) 정도에 해당하는 초기 동작 구간 내에서 피드백 클록(FB_CLK)과 소스 클록(IN_CLK)의 위상 차이를 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이를 통해 측정하고, 측정된 초기화 제어펄스(INTIAL_PUL)의 활성화 구간 길이에 따라 지연제어코드(DELAY CODE<0:N>)가 빠르게 변동되도록 제어함으로써, 초기 동작 구간에 이어서 진입하는 락킹 동작 구간의 길이를 크게 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10, 210 : 클록버퍼 20, 220 : 가변지연라인
30, 230 : 위상비교부 50, 250 : 지연복제모델부
260 : 초기화 제어펄스 생성부
270 : 초기화 설정부

Claims (9)

  1. 초기 동작 구간에서 피드백 클록에 응답하여 활성화되고, 소스 클록에 응답하여 비활성화되는 초기화 제어펄스를 생성하기 위한 초기화 제어펄스 생성부;
    상기 초기 동작 구간에서 상기 초기화 제어펄스의 활성화구간 길이에 따라 지연제어코드의 값을 변동하기 위한 초기화 설정부;
    락킹 동작 구간에서 상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 비교결과에 따라 상기 지연제어코드의 값을 변동하기 위한 위상비교부;
    상기 지연제어코드에 응답하여 그 지연량이 조절되며, 상기 소스 클록을 지연시켜 지연고정클록으로서 출력하는 가변지연부; 및
    상기 지연고정클록을 상기 소스 클록의 지연경로에 대응하는 지연량만큼 지연시켜 상기 피드백 클록으로서 출력하는 지연복제모델부
    를 구비하는 지연고정루프.
  2. 제1항에 있어서,
    외부에서 인가되는 동작 시작 신호에 응답하여 상기 초기 동작 구간의 진입 여부를 결정하며,
    상기 초기 동작 구간 진입 이후 상기 초기화 제어펄스 생성부 및 상기 초기화 설정부의 동작에 따라 그 값이 변동되는 상기 지연제어코드의 값이 상기 가변지연부 및 상기 지연복제모델부의 동작에 적용되어 상기 피드백 클록의 위상이 변동되는 시점에서 상기 초기 동작 구간에서 탈출하고 상기 락킹 동작 구간에 진입하는 지연고정루프.
  3. 제2항에 있어서,
    상기 초기화 제어펄스 생성부는,
    상기 초기 동작 구간에서 상기 피드백 클록의 제1 에지를 검출하기 위한 피드백 클록 검출부;
    상기 초기 동작 구간에서 상기 소스 클록의 제1 에지를 검출하기 위한 소스 클록 검출부; 및
    상기 피드백 클록 검출부의 출력신호에 응답하여 상기 초기화 제어펄스를 활성화시키고, 상기 소스 클록 검출부의 출력신호에 응답하여 상기 초기화 제어펄스를 비활성화시키기 위한 활성화제어부를 구비하는 지연고정루프.
  4. 제2항에 있어서,
    상기 초기화 제어펄스 생성부는,
    외부에서 인가되는 제어신호에 응답하여 그 지연량이 조절되는 추가지연부;
    상기 초기 동작 구간에서 상기 피드백 클록을 상기 추가지연부를 통해 지연시킨 클록의 제1 에지를 검출하기 위한 피드백 클록 검출부;
    상기 초기 동작 구간에서 상기 소스 클록의 제1 에지를 검출하기 위한 소스 클록 검출부; 및
    상기 피드백 클록 검출부의 출력신호에 응답하여 상기 초기화 제어펄스를 활성화시키고, 상기 소스 클록 검출부의 출력신호에 응답하여 상기 초기화 제어펄스를 비활성화시키기 위한 활성화제어부를 구비하는 지연고정루프.
  5. 제2항에 있어서,
    상기 초기화 설정부는,
    상기 초기 동작 구간 진입이전에 상기 지연제어코드의 값이 최대값으로 설정된 경우 상기 초기 동작 구간 진입이후 상기 초기화 제어펄스의 활성화구간동안 설정된 간격마다 상기 지연제어코드의 값을 감소시키고,
    상기 초기 동작 구간 진입이전에 상기 지연제어코드의 값이 최소값으로 설정된 경우 상기 초기 동작 구간 진입이후 상기 초기화 제어펄스의 활성화구간동안 상기 설정된 간격마다 상기 지연제어코드의 값을 증가시키는 지연고정루프.
  6. 제2항에 있어서,
    상기 위상비교부는,
    상기 락킹 동작 구간에서 상기 소스 클록의 제1 에지가 상기 피드백 클록의 제1 에지보다 앞선 위상을 갖는지 뒤선 위상을 갖는지를 검출하고, 검출결과에 따라 그 논리레벨이 결정되는 위상검출신호를 출력하는 위상 검출부; 및
    상기 락킹 동작 구간에서 상기 위상검출신호의 논리레벨에 따라 상기 지연제어코드의 값을 증가시키거나 감소시키기 위한 지연제어코드 조절부를 구비하는 지연고정루프.
  7. 제6항에 있어서,
    상기 위상 검출부는,
    상기 소스 클록의 제1 에지가 상기 피드백 클록의 제1 에지보다 앞선 위상을 가질 때 상기 위상검출신호를 활성화시키고, 뒤선 위상을 가질 때 상기 위상검출신호를 비활성화시키는 지연고정루프.
  8. 제7항에 있어서,
    상기 지연제어코드 조절부는,
    상기 위상검출신호가 활성화되는 것에 응답하여 상기 지연제어코드를 증가시키고,
    상기 위상검출신호가 비활성화되는 것에 응답하여 상기 지연제어코드를 감소시키는 지연고정루프.
  9. 제5항 또는 제8항에 있어서,
    상기 가변지연부는,
    상기 지연제어코드의 값이 클수록 그 지연량이 증가하고,
    상기 지연제어코드의 값이 작을수록 그 지연량이 감소하는 지연고정루프.
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