KR20110118750A - 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로 - Google Patents

가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로 Download PDF

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Abstract

반도체 장치의 클럭 생성회로는 동작시작신호에 응답하여 기준 클럭신호 및 출력 클럭신호의 초기 위상 차이를 비교한 결과에 대응하는 초기 위상차이 검출신호를 출력하는 제1 위상 검출부, 상기 기준 클럭신호 및 상기 출력 클럭신호의 위상을 비교한 결과에 대응하는 위상검출신호를 출력하는 제2 위상 검출부, 상기 초기 위상차이 검출신호에 응답하여 지연량 조절범위가 결정되며, 제어전압의 전압레벨에 대응하는 지연량으로 상기 기준 클럭신호를 지연시켜 상기 출력 클럭신호를 출력하는 가변 단위 지연부; 및 상기 위상검출신호에 대응하는 전압레벨을 갖는 상기 제어전압을 생성하는 지연 제어부를 포함한다.

Description

가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로{VARIABLE UNIT DELAY CIRCUIT AND CLOCK GENERATOR FOR SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 가변 단위지연회로 및 클럭 생성회로를 구성하는 기술에 관한 것이다.
반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
지연고정루프(Delay Locked Loop, DLL) 등과 같은 클럭 생성회로는 외부 클럭신호와 내부 클럭신호 사이의 타이밍 차이를 보상하기 위해서 구비되며, 출력 클럭신호를 생성하기 위해 내부적으로 다수의 단위 지연셀(Unit Delay Cell)을 포함하고 있다. 일반적으로 단위 지연셀이 많이 구비될수록 면적 및 전류 소모 측면에서 불리하므로 단위 지연셀을 최소화시키는 기술이 요구되고 있다.
본 발명은 지연량 조절범위가 넓은 가변 단위지연회로를 제공한다.
또한, 본 발명은 지연량 조절범위가 넓은 하나의 가변 단위지연회로를 포함한 반도체 장치의 클럭 생성회로 및 클럭 생성방법을 제공한다.
본 발명의 일 실시예에 따르면, 기준 클럭신호의 정클럭 구간내에서 상기 기준 클럭신호의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호 및 상기 기준 클럭신호의 부클럭 구간내에서 상기 기준 클럭신호의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호를 생성하는 지연펄스 생성부; 상기 제1 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호 및 상기 제2 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호를 생성하는 클럭 구동신호 생성부; 및 상기 클럭 라이징 구동신호 및 상기 클럭 폴링 구동신호에 응답하여 출력 클럭신호를 출력하는 클럭 출력부를 포함하는 가변 단위지연회로가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 기준 클럭신호를 분주하여 제1 분주 클럭신호 및 상기 제1 분주 클럭신호 보다 상기 기준 클럭신호의 반주기 만큼 더 지연된 제2 분주 클럭신호를 출력하는 클럭 분주부; 상기 제1 분주 클럭신호의 정클럭 구간내에서 상기 제1 분주 클럭신호의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호 및 상기 제1 분주 클럭신호의 부클럭 구간내에서 상기 제1 분주 클럭신호의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호를 생성하는 제1 지연펄스 생성부; 상기 제2 분주 클럭신호의 정클럭 구간내에서 상기 제2 분주 클럭신호의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제3 지연펄스신호 및 상기 제2 분주 클럭신호의 부클럭 구간내에서 상기 제2 분주 클럭신호의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제4 지연펄스신호를 생성하는 제2 지연펄스 생성부; 상기 제1 지연펄스신호 및 상기 제2 지연펄스신호의 펄싱 시점에 각각 활성화 되는 클럭 라이징 구동신호를 생성하는 클럭 라이징 구동신호 생성부; 상기 제3 지연펄스신호 및 상기 제4 지연펄스신호의 펄싱 시점에 각각 활성화 되는 클럭 폴링 구동신호를 생성하는 클럭 폴링 구동신호 생성부; 및 상기 클럭 라이징 구동신호 및 상기 클럭 폴링 구동신호에 응답하여 출력 클럭신호를 출력하는 클럭 출력부를 포함하는 가변 단위지연회로가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 기준 클럭신호의 정클럭 구간내에서 상기 기준 클럭신호의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호 및 상기 기준 클럭신호의 부클럭 구간내에서 상기 기준 클럭신호의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호를 생성하는 지연펄스 생성부; 초기 위상차이 검출신호가 비활성화 되면 상기 제1 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호를 생성하고, 상기 초기 위상차이 검출신호가 활성화 되면 상기 제2 지연펄스신호의 펄싱 시점에 활성화 되는 상기 클럭 라이징 구동신호를 생성하는 클럭 라이징 구동신호 생성부; 상기 초기 위상차이 검출신호가 비활성화 되면 상기 제2 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호를 생성하고, 상기 초기 위상차이 검출신호가 활성화 되면 상기 제1 지연펄스신호의 펄싱 시점에 활성화 되는 상기 클럭 폴링 구동신호를 생성하는 클럭 폴링 구동신호 생성부; 및 상기 클럭 라이징 구동신호 및 상기 클럭 폴링 구동신호에 응답하여 출력 클럭신호를 출력하는 클럭 출력부를 포함하는 가변 단위지연회로가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 동작시작신호에 응답하여 기준 클럭신호 및 출력 클럭신호의 초기 위상 차이를 비교한 결과에 대응하는 초기 위상차이 검출신호를 출력하는 제1 위상 검출부; 상기 기준 클럭신호 및 상기 출력 클럭신호의 위상을 비교한 결과에 대응하는 위상검출신호를 출력하는 제2 위상 검출부; 상기 초기 위상차이 검출신호에 응답하여 지연량 조절범위가 결정되며, 제어전압의 전압레벨에 대응하는 지연량으로 상기 기준 클럭신호를 지연시켜 상기 출력 클럭신호를 출력하는 가변 단위 지연부; 및 상기 위상검출신호에 대응하는 전압레벨을 갖는 상기 제어전압을 생성하는 지연 제어부를 포함하는 반도체 장치의 클럭 생성회로가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 기준 클럭신호를 지연시켜 출력 클럭신호를 출력하는 가변 단위지연회로를 통해서 클럭신호를 생성하는 방법에 있어서, 상기 기준 클럭신호와 상기 출력 클럭신호의 초기 위상차이를 검출하는 단계; 상기 초기 위상차이의 검출결과에 따라 상기 가변 단위지연회로의 지연량 조절범위를 결정하는 단계; 및 상기 지연량 조절범위 내에서 상기 가변 단위지연회로의 지연량을 조절하는 단계를 포함하는 반도체 장치의 클럭 생성방법이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 클럭 생성회로의 구성도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 지연고정루프의 구성도이다.
도 3은 제1 위상 검출부의 실시예에 따른 회로도이다.
도 4는 제1 위상 검출부의 내부동작을 나타낸 타이밍 다이어그램이다.
도 5는 가변 단위 지연부의 일 실시예에 따른 회로도이다.
도 6은 도 5의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
도 7은 가변 단위 지연부의 다른 실시예에 따른 회로도이다.
도 8은 도 7의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
도 9는 가변 단위 지연부의 또 다른 실시예에 따른 회로도이다.
도 10은 도 9의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 또한, 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 클럭 생성회로의 구성도이다.
본 실시예에 따른 반도체 장치의 클럭 생성회로(1)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면 반도체 장치의 클럭 생성회로(1)는 클럭 버퍼부(10)와, 위상 검출부(30)와, 가변 단위 지연부(20)와, 지연 제어부(40)를 구비한다.
상기와 같이 구성되는 반도체 장치의 클럭 생성회로(1)의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 버퍼부(10)는 입력 클럭신호(CK_IN)를 버퍼링 하여 기준 클럭신호(CK_REF)를 출력한다. 클럭 버퍼부(10)는 입력 클럭신호(CK_IN)를 반도체 장치의 내부동작전압에 적합하도록 버퍼링한다. 본 실시예에서 클럭 버퍼부(10)는 필수적으로 구비되어야 하는 것은 아니다.
위상 검출부(30)는 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 위상을 비교한 결과에 대응하는 위상검출신호(P_DET)를 출력하며, 동작시작신호(START_UP) 활성화시에 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 초기 위상 차이를 비교하여 초기 위상차이 검출신호(P_INIT)를 출력한다. 일반적으로 위상검출신호(P_DET)는 위상 차이에 대응하는 펄스폭을 가진 신호이며, 초기 위상차이 검출신호(P_INIT)는 초기 위상차이가 목표된 값 이상일 때 활성화 되는 신호이다. 또한, 동작시작신호(START_UP)는 전원이 안정되었음을 나타내는 신호인 파워 업 신호(Power up signal)를 이용하여 생성할 수 있다.
본 실시예에서 위상 검출부(30)는 동작시작신호(START_UP)에 응답하여 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 초기 위상 차이를 비교한 결과에 대응하는 초기 위상차이 검출신호(P_INIT)를 출력하는 제1 위상 검출부(30A)와, 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 위상을 비교한 결과에 대응하는 위상검출신호(P_DET)를 출력하는 제2 위상 검출부(30B)로 구성된다. 참고적으로 제1 위상 검출부(30A)는 파워업 동작시 초기 예정된 구간 동안의 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 초기 위상 차이를 비교하고 그 결과를 래칭하도록 설계되는 것이 바람직하다. 한편, 실시예에 따라 제1 위상 검출부(30A)가 계속해서 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)를 비교하도록 설계될 수도 있을 것이다.
가변 단위 지연부(20)는 초기 위상차이 검출신호(P_INIT)에 응답하여 지연량 조절범위가 결정되며, 제어전압(V_CTRL)의 전압레벨에 대응하는 지연량으로 기준 클럭신호(CK_REF)를 지연시켜 출력 클럭신호(CK_OUT)를 출력한다.
지연 제어부(40)는 위상검출신호(P_DET)에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 생성한다. 즉, 위상검출신호(P_DET)가 펄스폭이 조절되는 형태의 신호인 경우, 제어전압(V_CTRL)의 전압레벨은 위상검출신호(P_DET)의 펄스폭에 의해서 결정된다.
참고적으로, 가변 단위 지연부(20)의 지연량 조절범위는 기준 클럭신호(CK_REF)의 반주기 또는 한주기에 해당하는 지연량 범위로 결정될 수 있고, 초기 위상차이 검출신호(P_INIT)가 활성화 되었을 때 가변 단위 지연부(20)의 지연량 조절범위는 한주기로 결정된다고 가정하고 반도체 장치의 클럭 생성회로(1)의 동작을 설명한다.
동작시작신호(START_UP)가 활성화 되면 위상 검출부(30)는 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 초기 위상 차이를 비교하여, 위상 차이가 예정된 범위를 초과하면 초기 위상차이 검출신호(P_INIT)를 활성화 하여 출력한다. 초기 위상차이 검출신호(P_INIT)가 활성화 되면, 가변 단위 지연부(20)는 최대 한주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다. 가변 단위 지연부(20)의 지연량은 결정된 지연량 조절범위 내에서 제어전압(V_CTRL)의 전압레벨에 따라 조절되는데, 제어전압(V_CTRL)의 전압레벨은 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 위상비교결과에 의해서 결정된다. 결론적으로 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 위상이 동일하게 될 때까지 제어전압(V_CTRL)의 전압레벨이 조절되며, 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)가 동위상이 되면 제어전압(V_CTRL)은 고정된다. 즉, 가변 단위 지연부(20)의 지연량 조절범위는 기준 클럭신호(CK_REF) 및 출력 클럭신호(CK_OUT)의 초기 위상 차이에 따라서 반주기 또는 한주기에 해당하는 지연량으로 결정된다.
상술한 바와 같이 기준 클럭신호를 지연시켜 출력 클럭신호를 출력하는 가변 단위지연부를 통해서 클럭신호를 생성하는 방법은, 기준 클럭신호와 출력 클럭신호의 초기 위상차이를 검출하는 단계와, 초기 위상차이의 검출결과에 따라 가변 단위지연회로의 지연량 조절범위를 결정하는 단계와, 지연량 조절범위 내에서 가변 단위지연회로의 지연량을 조절하는 단계를 포함한다.
본 실시예의 반도체 장치의 클럭 생성회로(1)는 하나의 가변 단위 지연부(20)를 통해서 기준 클럭신호(CK_REF)를 반주기에 해당하는 지연량 범위 또는 한주기에 해당하는 지연량 범위내에서 기준 클럭신호(CK_REF)의 지연량을 조절할 수 있으므로, 공간적인 효용성 및 전력소모 측면에서 보다 유리하다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 지연고정루프(Delay Locked Loop, DLL)의 구성도이다.
본 실시예에 따른 반도체 장치의 지연고정루프(2)는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면 반도체 장치의 지연고정루프(2)는 클럭 버퍼부(10)와, 제1 위상 검출부(30A)와, 가변 단위 지연부(20)와, 제2 위상 검출부(30B)와, 지연 제어부(40)와, 지연 모델링부(50)를 구비한다.
상기와 같이 구성되는 반도체 장치의 지연고정루프(2)의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 버퍼부(10)는 입력 클럭신호(CK_IN)를 버퍼링 하여 기준 클럭신호(CK_REF)를 출력한다. 클럭 버퍼부(10)는 입력 클럭신호(CK_IN)를 반도체 장치의 내부동작전압에 적합하도록 버퍼링한다. 본 실시예에서 클럭 버퍼부(10)는 필수적으로 구비되어야 하는 것은 아니다.
제1 위상 검출부(30A)는 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)의 초기 위상 차이를 비교한 결과에 대응하는 초기 위상차이 검출신호(P_INIT)를 출력한다. 초기 위상차이 검출신호(P_INIT)는 초기 위상차이가 목표된 값 이상일 때 활성화 되는 신호이다. 본 실시예에서 제1 위상 검출부(30A)는 동작시작신호(START_UP)의 제어를 통해서 초기 위상차이 검출신호(P_INIT)를 생성하는데, 동작시작신호(START_UP)는 전원이 안정되었음을 나타내는 신호인 파워 업 신호(Power up signal)를 이용하여 생성할 수 있다.
가변 단위 지연부(20)는 초기 위상차이 검출신호(P_INIT)에 응답하여 지연량 조절범위가 결정되며, 제어전압(V_CTRL)의 전압레벨에 대응하는 지연량으로 기준 클럭신호(CK_REF)를 지연시켜 DLL 클럭신호(CK_DLL)를 출력한다.
제2 위상 검출부(30B)는 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)의 위상을 비교하여, 비교결과에 대응하는 위상검출신호(P_DET)를 출력한다. 일반적으로 위상검출신호(P_DET)는 위상 차이에 대응하는 펄스폭을 가진 신호로서 정의된다.
지연 제어부(40)는 제2 위상 검출부(30B)의 비교결과에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 생성한다. 즉, 위상검출신호(P_DET)가 펄스폭이 조절되는 형태의 신호인 경우, 제어전압(V_CTRL)의 전압레벨은 위상검출신호(P_DET)의 펄스폭에 의해서 결정된다.
지연 모델링부(50)는 DLL 클럭신호(CK_DLL)를 모델 지연량만큼 지연시켜 피드백 클럭신호(CK_FB)를 출력한다. 참고적으로 모델 지연량은 클럭 버퍼부(10)의 지연량 및 DLL 클럭신호(CK_DLL)의 전달경로의 지연량을 반영하여 결정된다.
참고적으로 가변 단위 지연부(20)의 지연량 조절범위가 기준 클럭신호(CK_REF)의 반주기 또는 한주기에 해당하는 지연량 범위로 결정될 수 있고, 초기 위상차이 검출신호(P_INIT)가 활성화 되었을 때 가변 단위 지연부(20)의 지연량 조절범위가 한주기로 결정된다고 가정하고 반도체 장치의 지연고정루프(2)의 동작을 설명한다.
동작시작신호(START_UP)가 활성화 되면 제1 위상 검출부(30A)는 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)의 초기 위상 차이를 비교하여, 위상 차이가 예정된 범위를 초과하면 초기 위상차이 검출신호(P_INIT)를 활성화 하여 출력한다. 초기 위상차이 검출신호(P_INIT)가 활성화 되면, 가변 단위 지연부(20)는 최대 한주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다.
가변 단위 지연부(20)의 지연량은 결정된 지연량 조절범위 내에서 제어전압(V_CTRL)의 전압레벨에 따라 조절되는데, 제어전압(V_CTRL)은 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)의 위상비교결과에 의해서 결정된다. 결론적으로 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)의 위상이 동일하게 될 때까지 제어전압(V_CTRL)의 전압레벨이 조절되며, 기준 클럭신호(CK_REF) 및 피드백 클럭신호(CK_FB)가 동위상이 되면 제어전압(V_CTRL)은 고정된다. 즉 지연고정루프(Delay Locked Loop, DLL)는 내부적으로 락킹(Locking) 상태가 된다.
상술한 바와 같이 반도체 장치의 지연고정루프는 기준 클럭신호와 피드백 클럭신호의 초기 위상 차이를 비교하는 단계와, 초기 위상차이의 비교결과에 따라 가변 단위지연회로의 지연량 조절범위를 결정하는 단계와, 지연량 조절범위 내에서 가변 단위지연회로의 지연량을 조절하는 단계를 통해서 구동된다.
본 실시예의 반도체 장치의 지연고정루프(2)는 하나의 가변 단위 지연부(20)를 통해서 기준 클럭신호(CK_REF)를 반주기에 해당 하는 지연량 범위 또는 한주기에 해당 하는 지연량 범위내에서 기준 클럭신호(CK_REF)의 지연량을 선택적으로 조절할 수 있으므로, 공간적인 효용성 및 전력소모 측면에서 보다 유리하다.
도 3은 제1 위상 검출부(30A)의 실시예에 따른 회로도이다.
도 3을 참조하면, 제1 위상 검출부(30A)는 기준 클럭신호(CK_REF)를 입력신호로서 입력받고, 동작시작신호(START_UP)를 내부 리셋신호로서 입력받고, 출력 클럭신호(CK_OUT)를 내부 클럭신호로서 입력받는 D플립플롭(D Flip Flop)으로 구성된다.
도 4는 제1 위상 검출부(30A)의 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램 및 도 3을 참조하여, 상기와 같이 구성되는 제1 위상 검출부(30A)의 내부동작을 설명하면 다음과 같다.
기준 클럭신호(CK_REF)의 정클럭 구간에서 출력 클럭신호(CK_OUT)가 라이징(Rising) 하게 되면 D플립플롭(D Flip Flop)에서 하이레벨의 초기 위상차이 검출신호(P_INIT)가 출력되는 것을 확인할 수 있다. 이때, 기준 클럭신호(CK_REF)와 출력 클럭신호(CK_OUT)의 위상을 동일하게 하기 위해서는 기준 클럭신호(CK_REF)의 반주기 이상에 해당하는 지연량을 통해서 지연시켜야 하는 것을 확인할 수 있다.
도 5는 가변 단위 지연부의 일 실시예에 따른 회로도이다.
도 5를 참조하면 가변 단위 지연부(20)는 지연펄스 생성부(210)와, 클럭 라이징 구동신호 생성부(220)와, 클럭 폴링 구동신호 생성부(230)와, 클럭 출력부(240)로 구성된다.
지연펄스 생성부(210)는 기준 클럭신호(CK_REF)의 정클럭 구간내에서 기준 클럭신호(CK_REF)의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호(CKR) 및 기준 클럭신호(CK_REF)의 부클럭 구간내에서 기준 클럭신호(CK_REF)의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호(CKF)를 생성한다. 제1 및 제2 지연펄스신호(CKR, CKF)의 지연량은 제어전압(V_CTRL)의 전압레벨에 따라 조절된다. 제1 및 제2 지연펄스신호(CKR, CKF)의 지연량은 각각 동일하게 설정될 수도 있으며, 각각 다르게 설정될 수도 있을 것이다. 지연펄스 생성부(210)는 제어전압(V_CTRL)의 전압레벨에 따라 제1 출력단(N1)에 대한 풀업 구동력을 조절하는 제1 풀업 구동부(MP1)와, 기준 클럭신호(CK_REF)의 반전신호의 제어를 받아 제1 출력단(N1)을 풀다운 구동하는 제1 풀다운 구동부(MN1)와, 제어전압(V_CTRL)의 전압레벨에 따라 제2 출력단(N2)에 대한 풀업 구동력을 조절하는 제2 풀업 구동부(MP2)와, 기준 클럭신호(CK_REF)의 제어를 받아 제2 출력단(N2)을 풀다운 구동하는 제2 풀다운 구동부(MN2)로 구성된다.
클럭 라이징 구동신호 생성부(220)는 제1 지연펄스신호(CKR)의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호(CKR_UP)를 생성하는데, 초기 위상차이 검출신호(P_INIT)가 활성화 되면 클럭 라이징 구동신호 생성부(220)는 제2 지연펄스신호(CKF)의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호(CKR_UP)를 생성한다. 클럭 라이징 구동신호 생성부(220)는 초기 위상차이 검출신호(P_INIT)의 제어에 따라 제1 지연펄스신호(CKR) 또는 제2 지연펄스신호(CKF)에 대응하여 활성화 되는 클럭 라이징 구동신호(CKR_UP)를 출력하는 제1 선택부(MUX1)로 구성된다.
클럭 폴링 구동신호 생성부(230)는 제2 지연펄스신호(CKF)의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호(CKF_DN)를 생성하는데, 초기 위상차이 검출신호(P_INIT)가 활성화 되면 클럭 폴링 구동신호 생성부(230)는 제1 지연펄스신호(CKR)의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호(CKF_DN)를 생성한다. 클럭 폴링 구동신호 생성부(230)는 초기 위상차이 검출신호(P_INIT)의 제어에 따라 제1 지연펄스신호(CKR) 또는 제2 지연펄스신호(CKF)에 대응하여 활성화 되는 클럭 폴링 구동신호(CKF_DN)를 출력하는 제2 선택부(MUX2)로 구성된다.
클럭 출력부(240)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 출력 클럭신호(CK_OUT)를 출력한다. 클럭 출력부(240)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 클럭 출력단(N0)을 풀업/풀다운 구동하는 클럭 구동부(242)와, 클럭 출력단(N0)에서 출력되는 신호를 래칭하는 래치부(244)로 구성된다.
도 6은 도 5의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
도 6의 타이밍 다이어그램 및 도 5를 참조하여, 상기와 같이 구성되는 가변 단위 지연부(20)의 동작을 설명하면 다음과 같다.
제1 지연펄스신호(CKR)는 제어전압(V_CTRL)에 의해서 기준 클럭신호(CK_REF)의 라이징(Rising) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
또한, 제2 지연펄스신호(CKF)는 제어전압(V_CTRL)에 의해서 기준 클럭신호(CK_REF)의 폴링(Falling) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
이때, 초기 위상차이 검출신호(P_INIT)는 하이레벨로 활성화 되어 있으므로, 클럭 라이징 구동신호(CKR_UP)는 제2 지연펄스신호(CKF)의 펄싱구간에 대응하여 로우레벨로 활성화 된다. 또한, 클럭 폴링 구동신호(CKF_DN)는 제1 지연펄스신호(CKR)의 펄싱구간에 대응하여 하이레벨로 활성화 된다.
최종적으로 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)의 제어에 따라 출력 클럭신호(CK_OUT)가 생성된다.
본 타이밍 다이어그램은 가변 단위 지연부(20)의 초기 동작구간의 일부분을 나타낸 것이며, 최종적으로 기준 클럭신호(CK_REF)와 출력 클럭신호(CK_OUT)가 동위상이 될 때까지 상술한 동작을 반복하게 된다. 본 타이밍 다이어그램과 같이 초기 위상차이 검출신호(P_INIT)가 하이레벨로 활성화 되면, 가변 단위 지연부는 최대 한주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다. 참고적으로 초기 위상차이 검출신호(P_INIT)가 로우레벨이면, 가변 단위 지연부(20)는 최대 반주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다.
도 7은 가변 단위 지연부의 다른 실시예에 따른 회로도이다.
도 7을 참조하면 가변 단위 지연부는 지연펄스 생성부(710)와, 클럭 구동신호 생성부(720)와, 클럭 출력부(730)로 구성된다. 참고적으로 도 7의 가변 단위 지연부는 초기 위상차이 검출신호의 제어를 받지 않으며 지연량 조절범위가 고정되어 있다.
지연펄스 생성부(710)는 기준 클럭신호(CK_REF)의 정클럭 구간내에서 기준 클럭신호(CK_REF)의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호(CKR) 및 기준 클럭신호(CK_REF)의 부클럭 구간내에서 기준 클럭신호(CK_REF)의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호(CKF)를 생성한다. 제1 및 제2 지연펄스신호(CKR, CKF)의 지연량은 제어전압(V_CTRL)의 전압레벨에 따라 조절된다. 여기에서 지연펄스 생성부(710)는 제어전압(V_CTRL)의 전압레벨에 따라 제1 출력단(N1)에 대한 풀업 구동력을 조절하는 제1 풀업 구동부(MP1)와, 기준 클럭신호(CK_REF)의 반전신호의 제어를 받아 제1 출력단(N)을 풀다운 구동하는 제1 풀다운 구동부(MN1)와, 제어전압(V_CTRL)의 전압레벨에 따라 제2 출력단(N2)에 대한 풀업 구동력을 조절하는 제2 풀업 구동부(MP2)와, 기준 클럭신호(CK_REF)의 제어를 받아 제2 출력단(N2)을 풀다운 구동하는 제2 풀다운 구동부(MN2)로 구성된다.
클럭 구동신호 생성부(720)는 제1 지연펄스신호(CKR)의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호(CKR_UP) 및 제2 지연펄스신호(CKF)의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호(CKF_DN)를 생성한다. 여기에서 클럭 구동신호 생성부(720)는 기준 클럭신호(CK_REF) 및 제1 지연펄스신호(CKR)를 부정 논리곱 하여 클럭 라이징 구동신호(CKR_UP)를 생성하는 제1 로직부(NAND1)와, 기준 클럭신호(CK_REF)의 반전신호 및 제2 지연펄스신호(CKF)를 논리곱 하여 클럭 폴링 구동신호(CKF_DN)를 생성하는 제2 로직부(NAND2,INV8)로 구성된다.
클럭 출력부(730)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 출력 클럭신호(CK_OUT)를 출력한다. 여기에서 클럭 출력부(730)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 클럭 출력단(N0)을 풀업/풀다운 구동하는 클럭 구동부(732)와, 클럭 출력단(N0)에서 출력되는 신호를 래칭하는 래치부(734)로 구성된다.
도 8은 도 7의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
도 8의 타이밍 다이어그램 및 도 7을 참조하여, 상기와 같이 구성되는 가변 단위 지연부의 동작을 설명하면 다음과 같다.
제1 지연펄스신호(CKR)는 제어전압(V_CTRL)에 의해서 기준 클럭신호(CK_REF)의 라이징(Rising) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
또한, 제2 지연펄스신호(CKF)는 제어전압(V_CTRL)에 의해서 기준 클럭신호(CK_REF)의 폴링(Falling) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
이때, 클럭 라이징 구동신호(CKR_UP)는 제1 지연펄스신호(CKR)의 펄싱구간에 대응하여 로우레벨로 활성화 된다. 또한, 클럭 폴링 구동신호(CKF_DN)는 제2 지연펄스신호(CKF)의 펄싱구간에 대응하여 하이레벨로 활성화 된다.
최종적으로 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)의 제어에 따라 출력 클럭신호(CK_OUT)가 생성된다.
본 타이밍 다이어그램은 가변 단위 지연부의 초기 동작구간의 일부분을 나타낸 것이며, 최종적으로 기준 클럭신호(CK_REF)와 출력 클럭신호(CK_OUT)가 동위상이 될 때까지 상술한 동작을 반복하게 된다. 가변 단위 지연부는 최대 반주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다.
도 9는 가변 단위 지연부의 또 다른 실시예에 따른 회로도이다.
도 9를 참조하면, 가변 단위 지연부는 클럭 분주부(810)와, 제1 지연펄스 생성부(820)와, 제2 지연펄스 생성부(830)와, 클럭 라이징 구동신호 생성부(840)와, 클럭 폴링 구동신호 생성부(850)와, 클럭 출력부(860)로 구성된다. 참고적으로 도 9의 가변 단위 지연부는 초기 위상차이 검출신호의 제어를 받지 않으며 지연량 조절범위가 고정되어 있다.
클럭 분주부(810)는 기준 클럭신호(CK_REF)를 분주하여 제1 분주 클럭신호(CK_D1) 및 제1 분주 클럭신호(CK_D1) 보다 기준 클럭신호(CK_REF)의 반주기 만큼 더 지연된 제2 분주 클럭신호(CK_D2)를 출력한다. 본 실시예에서 클럭 분주부(810)는 기준 클럭신호(CK_REF)를 2분주 하게 된다. 클럭 분주부(810)는 기준 클럭신호(CK_REF)를 2분주 하여 제1 분주 클럭신호(CK_D1)를 출력하는 제1 클럭 분주부(812)와, 기준 클럭신호(CK_REF)의 반전신호를 2분주 하여 제2 분주 클럭신호(CK_D2)를 출력하는 제2 클럭 분주부(814)로 구성된다.
제1 지연펄스 생성부(820)는 제1 분주 클럭신호(CK_D1)의 정클럭 구간내에서 제1 분주 클럭신호(CK_D1)의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호(CKR1) 및 제1 분주 클럭신호(CK_D1)의 부클럭 구간내에서 제1 분주 클럭신호(CK_D1)의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호(CKF1)를 생성한다. 제1 지연펄스 생성부(820)는 제어전압(V_CTRL)의 전압레벨에 따라 제1 출력단(N1)에 대한 풀업 구동력을 조절하는 제1 풀업 구동부(MP1)와, 제1 분주 클럭신호(CK_D1)의 반전신호의 제어를 받아 제1 출력단(N1)을 풀다운 구동하는 제1 풀다운 구동부(MN1)와, 제어전압(V_CTRL)의 전압레벨에 따라 제2 출력단(N2)에 대한 풀업 구동력을 조절하는 제2 풀업 구동부(MP2)와, 제1 분주 클럭신호(CK_D1)의 제어를 받아 제2 출력단(N2)을 풀다운 구동하는 제2 풀다운 구동부(MN2)로 구성된다. 제1 지연펄스신호(CKR1) 및 제2 지연펄스신호(CKF1)의 지연량은 제어전압(V_CTRL)의 전압레벨에 따라 조절된다.
제2 지연펄스 생성부(830)는 제2 분주 클럭신호(CK_D2)의 정클럭 구간내에서 제2 분주 클럭신호(CK_D2)의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제3 지연펄스신호(CKR2) 및 제2 분주 클럭신호(CK_D2)의 부클럭 구간내에서 제2 분주 클럭신호(CK_D2)의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제4 지연펄스신호(CKF2)를 생성한다. 제2 지연펄스 생성부(830)는 제어전압(V_CTRL)의 전압레벨에 따라 제3 출력단(N3)에 대한 풀업 구동력을 조절하는 제3 풀업 구동부(MP3)와, 제2 분주 클럭신호(CK_D2)의 반전신호의 제어를 받아 제3 출력단(N3)을 풀다운 구동하는 제3 풀다운 구동부(MN3)와, 제어전압(V_CTRL)의 전압레벨에 따라 제4 출력단(N4)에 대한 풀업 구동력을 조절하는 제4 풀업 구동부(MP4)와, 제2 분주 클럭신호(CK_D2)의 제어를 받아 제4 출력단(N4)을 풀다운 구동하는 제4 풀다운 구동부(MN4)로 구성된다. 제3 지연펄스신호(CKR2) 및 제4 지연펄스신호(CKF2)의 지연량은 제어전압(V_CTRL)의 전압레벨에 따라 조절된다.
클럭 라이징 구동신호 생성부(840)는 제1 지연펄스신호(CKR1) 및 제2 지연펄스신호(CKF1)의 펄싱 시점에 각각 활성화 되는 클럭 라이징 구동신호(CKR_UP)를 생성한다. 클럭 라이징 구동신호 생성부(840)는 제1 지연펄스신호(CKR1) 및 제2 지연펄스신호(CKF1)를 논리조합 하여 클럭 라이징 구동신호(CKR_UP)를 생성하는 제1 로직부(NOR1,INV12,INV13)로 구성된다.
클럭 폴링 구동신호 생성부(850)는 제3 지연펄스신호(CKR2) 및 제4 지연펄스신호(CKF2)의 펄싱 시점에 각각 활성화 되는 클럭 폴링 구동신호(CKF_DN)를 생성한다. 클럭 폴링 구동신호 생성부(850)는 제3 지연펄스신호(CKR2) 및 제4 지연펄스신호(CKF2)를 논리조합 하여 클럭 폴링 구동신호(CKF_DN)를 생성하는 제2 로직부(NOR2,INV14)로 구성된다.
클럭 출력부(860)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 출력 클럭신호(CK_OUT)를 출력한다. 클럭 출력부(860)는 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)에 응답하여 클럭 출력단(N0)을 풀업/풀다운 구동하는 클럭 구동부(862)와, 클럭 출력단(N0)에서 출력되는 신호를 래칭하는 래치부(864)로 구성된다.
도 10은 도 9의 가변 단위 지연부의 동작을 나타낸 타이밍 다이어그램이다.
도 10의 타이밍 다이어그램 및 도 9를 참조하여, 상기와 같이 구성되는 가변 단위 지연부의 동작을 설명하면 다음과 같다.
기준 클럭신호(CK_REF)는 제1 클럭 분주부(812)에서 2분주되어 제1 분주 클럭신호(CK_D1)로 출력된다.
또한, 기준 클럭신호(CK_REF)는 제2 클럭 분주부(814)에서 2분주되어 제2 분주 클럭신호(CK_D2)로 출력된다. 이때, 제2 분주 클럭신호(CK_D2)는 제1 분주 클럭신호(CK_D1) 보다 기준 클럭신호(CK_REF)의 반주기 만큼 더 지연된 신호로써 정의된다.
제1 지연펄스신호(CKR1)는 제어전압(V_CTRL)에 의해서 제1 분주 클럭신호(CK_D1)의 라이징(Rising) 시점보다 지연된 시점에 하이레벨로 펄싱한다. 또한, 제2 지연펄스신호(CKF1)는 제어전압(V_CTRL)에 의해서 제1 분주 클럭신호(CK_D1)의 폴링(Falling) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
제3 지연펄스신호(CKR2)는 제어전압(V_CTRL)에 의해서 제2 분주 클럭신호(CK_D2)의 라이징(Rising) 시점보다 지연된 시점에 하이레벨로 펄싱한다. 또한, 제4 지연펄스신호(CKF2)는 제어전압(V_CTRL)에 의해서 제2 분주 클럭신호(CK_D2)의 폴링(Falling) 시점보다 지연된 시점에 하이레벨로 펄싱한다.
이때, 클럭 라이징 구동신호(CKR_UP)는 제1 지연펄스신호(CKR1) 및 제2 지연펄스신호(CKF1)의 펄싱구간에 대응하여 로우레벨로 활성화 된다. 또한, 클럭 폴링 구동신호(CKF_DN)는 제3 지연펄스신호(CKR2) 및 제4 지연펄스신호(CKF2)의 펄싱구간에 대응하여 하이레벨로 활성화 된다.
최종적으로 클럭 라이징 구동신호(CKR_UP) 및 클럭 폴링 구동신호(CKF_DN)의 제어에 따라 출력 클럭신호(CK_OUT)가 생성된다.
본 타이밍 다이어그램은 가변 단위 지연부의 초기 동작구간의 일부분을 나타낸 것이며, 최종적으로 기준 클럭신호(CK_REF)와 출력 클럭신호(CK_OUT)가 동위상이 될 때까지 상술한 동작을 반복하게 된다. 가변 단위 지연부는 기준 클럭신호(CK_REF)의 최대 한주기에 해당하는 지연량까지 기준 클럭신호(CK_REF)를 지연시킬 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210, 710 : 지연펄스 생성부
220, 840 : 클럭 라이징 구동신호 생성부
230, 850 : 클럭 폴링 구동신호 생성부
240, 730, 860 : 클럭 출력부
242, 732, 862 : 클럭 구동부
244, 734, 864 : 래치부
720 : 클럭 구동신호 생성부
820 : 제1 지연펄스 생성부
830 : 제2 지연펄스 생성부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (12)

  1. 동작시작신호에 응답하여 기준 클럭신호 및 출력 클럭신호의 초기 위상 차이를 비교한 결과에 대응하는 초기 위상차이 검출신호를 출력하는 제1 위상 검출부;
    상기 기준 클럭신호 및 상기 출력 클럭신호의 위상을 비교한 결과에 대응하는 위상검출신호를 출력하는 제2 위상 검출부;
    상기 초기 위상차이 검출신호에 응답하여 지연량 조절범위가 결정되며, 제어전압의 전압레벨에 대응하는 지연량으로 상기 기준 클럭신호를 지연시켜 상기 출력 클럭신호를 출력하는 가변 단위 지연부; 및
    상기 위상검출신호에 대응하는 전압레벨을 갖는 상기 제어전압을 생성하는 지연 제어부
    를 포함하는 반도체 장치의 클럭 생성회로.
  2. 제1항에 있어서,
    상기 제1 위상 검출부는,
    파워업 동작시 초기 예정된 구간 동안의 상기 기준 클럭신호 및 상기 출력 클럭신호의 초기 위상 차이를 비교하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  3. 제1항에 있어서,
    상기 가변 단위 지연부는,
    상기 기준 클럭신호의 정클럭 구간내에서 상기 기준 클럭신호의 라이징(Rising) 시점보다 지연된 펄싱 시점을 갖는 제1 지연펄스신호 및 상기 기준 클럭신호의 부클럭 구간내에서 상기 기준 클럭신호의 폴링(Falling) 시점보다 지연된 펄싱 시점을 갖는 제2 지연펄스신호를 생성하는 지연펄스 생성부;
    상기 초기 위상차이 검출신호가 비활성화 되면 상기 제1 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 라이징 구동신호를 생성하고, 상기 초기 위상차이 검출신호가 활성화 되면 상기 제2 지연펄스신호의 펄싱 시점에 활성화 되는 상기 클럭 라이징 구동신호를 생성하는 클럭 라이징 구동신호 생성부;
    상기 초기 위상차이 검출신호가 비활성화 되면 상기 제2 지연펄스신호의 펄싱 시점에 활성화 되는 클럭 폴링 구동신호를 생성하고, 상기 초기 위상차이 검출신호가 활성화 되면 상기 제1 지연펄스신호의 펄싱 시점에 활성화 되는 상기 클럭 폴링 구동신호를 생성하는 클럭 폴링 구동신호 생성부; 및
    상기 클럭 라이징 구동신호 및 상기 클럭 폴링 구동신호에 응답하여 출력 클럭신호를 출력하는 클럭 출력부를 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  4. 제3항에 있어서,
    상기 제1 및 제2 지연펄스신호의 지연량은 상기 제어전압의 전압레벨에 따라 조절되는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  5. 제3항에 있어서,
    상기 지연펄스 생성부는,
    상기 제어전압의 전압레벨에 따라 제1 출력단에 대한 풀업 구동력을 조절하는 제1 풀업 구동부;
    상기 기준 클럭신호의 반전신호의 제어를 받아 상기 제1 출력단을 풀다운 구동하는 제1 풀다운 구동부;
    상기 제어전압의 전압레벨에 따라 제2 출력단에 대한 풀업 구동력을 조절하는 제2 풀업 구동부; 및
    상기 기준 클럭신호의 제어를 받아 상기 제2 출력단을 풀다운 구동하는 제2 풀다운 구동부를 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  6. 제3항에 있어서,
    상기 클럭 라이징 구동신호 생성부는,
    상기 초기 위상차이 검출신호의 제어에 따라 상기 제1 지연펄스신호 또는 상기 제2 지연펄스신호에 대응하여 활성화 되는 상기 클럭 라이징 구동신호를 출력하는 제1 선택부를 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  7. 제6항에 있어서,
    상기 클럭 폴링 구동신호 생성부는,
    상기 초기 위상차이 검출신호의 제어에 따라 상기 제1 지연펄스신호 또는 상기 제2 지연펄스신호에 대응하여 활성화 되는 상기 클럭 폴링 구동신호를 출력하는 제2 선택부를 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  8. 제3항에 있어서,
    상기 클럭 출력부는,
    상기 클럭 라이징 구동신호 및 상기 클럭 폴링 구동신호에 응답하여 클럭 출력단을 풀업/풀다운 구동하는 클럭 구동부; 및
    상기 클럭 출력단에서 출력되는 신호를 래칭하는 래치부를 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  9. 제1항에 있어서,
    입력 클럭신호를 버퍼링 하여 상기 기준 클럭신호를 출력하는 클럭 버퍼부를 더 포함하는 것을 특징으로 하는 반도체 장치의 클럭 생성회로.
  10. 기준 클럭신호를 지연시켜 출력 클럭신호를 출력하는 가변 단위지연회로를 통해서 클럭신호를 생성하는 방법에 있어서,
    상기 기준 클럭신호와 상기 출력 클럭신호의 초기 위상차이를 검출하는 단계;
    상기 초기 위상차이의 검출결과에 따라 상기 가변 단위지연회로의 지연량 조절범위를 결정하는 단계; 및
    상기 지연량 조절범위 내에서 상기 가변 단위지연회로의 지연량을 조절하는 단계
    를 포함하는 반도체 장치의 클럭 생성방법.
  11. 제10항에 있어서,
    상기 가변 단위지연회로의 지연량 조절범위는 상기 초기 위상차이의 비교결과에 따라 상기 기준 클럭신호의 반주기 또는 한주기에 해당하는 지연량을 갖는 것을 특징으로 하는 반도체 장치의 클럭 생성방법.
  12. 제10항에 있어서,
    상기 기준 클럭신호와 상기 출력 클럭신호의 위상이 동일할 때까지 상기 가변 단위지연회로의 지연량을 조절하는 것을 특징으로 하는 반도체 장치의 클럭 생성방법.
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