KR20120126244A - 클럭지연회로 - Google Patents

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KR20120126244A
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clock signal
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구영준
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에스케이하이닉스 주식회사
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Abstract

클럭지연회로는, 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 클럭 지연부와, 출력 클럭신호를 내부 클럭지연경로의 지연값만큼 지연시켜 생성된 피드백 클럭신호 및 입력 클럭신호의 위상을 비교하여 복수의 위상검출신호를 출력함에 있어서, 피드백 클럭신호 및 입력 클럭신호의 위상 차이가 설정된 지연값 이내이면, 예정된 코드조합을 갖는 복수의 위상검출신호를 출력하는 위상 비교부와, 예정된 코드조합을 갖는 복수의 위상검출신호가 입력될 때 활성화 되는 지연모드신호를 생성함에 있어서, 제어펄스신호가 펄싱하는 구간에서만 지연모드신호를 래치하도록 구성되는 지연모드신호 생성부와, 복수의 위상검출신호의 제어에 따라 클럭 지연부의 지연량을 조절함에 있어서, 지연모드신호에 응답하여 지연량 조절단위를 변경하도록 구성되는 지연 제어부를 포함한다.

Description

클럭지연회로{CLOCK DELAY CIRCUIT}
본 발명은 반도체 설계기술에 관한 것으로서, 클럭지연회로를 구성하는 기술에 관한 것이다.
반도체 장치는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성된 내부 클럭을 이용하여 동작하게 된다.
한편, 반도체 장치로 입력되는 외부 클럭신호는 반도체 장치 내부에서 지연되므로 지연된 클럭신호를 이용하여 데이터를 출력할 경우, 출력되는 데이터가 외부 클럭신호와 동기되지 않는 문제점이 발생한다. 따라서 반도체 장치는 지연고정루프(Delay Locked Loop, DLL), 위상고정루프(Phase Locked Loop, PLL) 등을 이용하여 외부 클럭신호와 내부 클럭신호와의 스큐(SKEW)를 보상한다.
본 발명은 노이즈 유입시에도 예정된 동작을 정확히 수행할 수 있는 클럭지연회로를 제공한다.
본 발명의 일 실시예에 따르면, 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 클럭 지연부; 상기 출력 클럭신호를 내부 클럭지연경로의 지연값만큼 지연시켜 생성된 피드백 클럭신호 및 상기 입력 클럭신호의 위상을 비교하여 복수의 위상검출신호를 출력함에 있어서, 상기 피드백 클럭신호 및 상기 입력 클럭신호의 위상 차이가 설정된 지연값 이내이면, 예정된 코드조합을 갖는 상기 복수의 위상검출신호를 출력하는 위상 비교부; 예정된 코드조합을 갖는 상기 복수의 위상검출신호가 입력될 때 활성화 되는 지연모드신호를 생성함에 있어서, 제어펄스신호가 펄싱하는 구간에서만 상기 지연모드신호를 래치하도록 구성되는 지연모드신호 생성부; 및 상기 복수의 위상검출신호의 제어에 따라 상기 클럭 지연부의 지연량을 조절함에 있어서, 상기 지연모드신호에 응답하여 지연량 조절단위를 변경하도록 구성되는 지연 제어부;를 포함하는 클럭지연회로가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 클럭 지연부; 상기 출력 클럭신호를 내부 클럭지연경로의 지연값만큼 지연시켜 생성된 피드백 클럭신호와 상기 입력 클럭신호의 위상을 비교함에 있어서, 상기 피드백 클럭신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제1 위상검출신호로서 출력하고, 상기 피드백 클럭신호를 제1 단위 지연값만큼 지연시킨 신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제2 위상검출신호로서 출력하며, 상기 입력 클럭신호를 제2 단위 지연값만큼 지연시킨 신호와 상기 피드백 클럭신호의 위상을 비교하여 그 비교결과를 제3 위상검출신호로서 출력하는 위상 비교부; 상기 제1 내지 제3 위상검출신호가 예정된 코드조합으로 입력될 때 활성화 되는 모드신호를 생성함에 있어서, 제1 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호를 래치하도록 구성되는 모드신호 생성부; 제2 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호에 대응하는 레벨을 갖는 상기 지연모드신호를 래칭하도록 구성되는 지연모드신호 출력부; 및 상기 제1 내지 제3 위상검출신호의 제어에 따라 상기 클럭 지연부의 지연량을 조절함에 있어서, 상기 지연모드신호에 응답하여 지연량 조절단위를 변경하도록 구성되는 지연 제어부;를 포함하는 클럭지연회로가 제공된다.
도 1은 본 발명의 일 실시예에 따른 클럭지연회로의 구성도이다.
도 2는 도 1의 위상 비교부의 실시예에 따른 회로도이다.
도 3은 도 1의 지연모드신호 생성부의 실시예에 따른 회로도이다.
도 4는 도 1의 클럭지연회로의 주요 내부동작을 나타낸 타이밍 다이어그램이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 클럭지연회로의 구성도이다.
본 실시예에 따른 클럭지연회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 클럭지연회로는 클럭 지연부(10)와, 위상 비교부(20)와, 지연모드신호 생성부(30)와, 지연 제어부(40)와, 지연 모델부(50)를 포함한다.
상기와 같이 구성되는 클럭지연회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
클럭 지연부(10)는 지연 제어부(40)의 제어에 따라 입력 클럭신호(REFCLK)를 지연시켜 출력 클럭신호(DLYCLK)를 생성한다.
지연 모델부(50)는 출력 클럭신호(DLYCLK)를 입력받아 내부 클럭지연경로의 지연값만큼 지연시켜 피드백 클럭신호(FBCLK)를 출력한다.
위상 비교부(20)는 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상을 비교하여 복수의 위상검출신호(FINE,COARSE1,COARSE2)를 출력한다. 여기에서 위상 비교부(20)는 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상 차이가 설정된 지연값 이내이면, 예정된 코드조합을 갖는 복수의 위상검출신호(FINE,COARSE1,COARSE2)를 출력한다.
지연모드신호 생성부(30)는 예정된 코드조합을 갖는 복수의 위상검출신호(FINE,COARSE1,COARSE2)가 입력될 때 활성화 되는 지연모드신호(LOCK_STATE)를 생성한다. 여기에서 지연모드신호 생성부(30)는 제어펄스신호(PULSE8,PULSE2)가 펄싱하는 구간에서만 지연모드신호(LOCK_STATE)를 새로이 래치하도록 구성된다. 제어펄스신호(PULSE8,PULSE2)는, 예정된 주기마다 주기적으로 펄싱하는 신호이며, 입력 클럭신호(REFCLK) 또는 출력 클럭신호(DLYCLK)를 분주하여 생성할 수 있다.
지연 제어부(40)는 복수의 위상검출신호(FINE,COARSE1,COARSE2)의 제어에 따라 클럭 지연부(10)의 지연량을 조절한다. 여기에서 지연 제어부(40)는 지연모드신호(LOCK_STATE)의 제어에 따라 지연량 조절단위를 변경하도록 구성된다. 참고적으로 지연 제어부(40)에서 출력되는 지연조절신호(CTRL_DLY)는 복수의 위상검출신호(FINE,COARSE1,COARSE2)에 따라 전압레벨이 조절되는 신호로서 정의될 수도 있으며, 복수의 위상검출신호(FINE,COARSE1,COARSE2)에 따라 코드값이 조절되는 신호로서 정의될 수 있다.
지연 제어부(40)는 지연모드신호(LOCK_STATE)가 비활성화 된 상태에서는 지연량 조절단위를 상대적으로 크도록 제어한다. 즉, 클럭 지연부(10)의 지연량 변경 단위가 상대적으로 크다.
또한, 지연 제어부(40)는 지연모드신호(LOCK_STATE)가 활성화 된 상태에서는 지연량 조절단위를 상대적으로 작도록 제어한다. 즉, 클럭 지연부(10)의 지연량 변경 단위가 상대적으로 작다. 따라서 지연모드신호(LOCK_STATE)가 활성화 된 상태에서는 비활성화 된 상태에 비해서, 클럭 지연부(10)의 지연량 변경 단위가 세밀하게 조절된다.
도 2는 도 1의 위상 비교부의 실시예에 따른 회로도이다.
도 2를 참조하면, 위상 비교부(20)는 제1 비교부(210)와, 제2 비교부(220)와, 제3 비교부(230)와, 제1 단위 지연부(240)와, 제2 단위 지연부(250)로 구성된다.
제1 단위 지연부(240)는 피드백 클럭신호(FBCLK)를 제1 단위 지연값 만큼 지연시켜 지연 피드백 클럭신호(FBCLKD)를 출력한다. 또한, 제2 단위 지연부(250)는 입력 클럭신호(REFCLK)를 제2 단위 지연값 만큼 지연시켜 지연 입력 클럭신호(REFCLKD)를 출력한다. 본 실시예에서 제1 단위 지연값 및 제2 단위 지연값을 동일하다고 가정하며, 단위 지연값이라고 총칭하기로 한다.
제1 비교부(210)는 피드백 클럭신호(FBCLK)와 입력 클럭신호(REFCLK)의 위상을 비교하여 그 비교결과를 제1 위상검출신호(FINE)로서 출력한다. 본 실시예에서 제1 비교부(210)는 피드백 클럭신호(FBCLK)의 제어에 따라 입력 클럭신호(REFCLK)를 래칭하여 제1 위상검출신호(FINE)로서 출력하는 D플립플롭(D-FF)으로 구성된다.
제2 비교부(220)는 지연 피드백 클럭신호(FBCLKD)와 입력 클럭신호(REFCLK)의 위상을 비교하여 그 비교결과를 제2 위상검출신호(COARSE1)로서 출력한다. 본 실시예에서 제2 비교부(220)는 지연 피드백 클럭신호(FBCLKD)의 제어에 따라 입력 클럭신호(REFCLK)를 래칭하여 제2 위상검출신호(COARSE1)로서 출력하는 D플립플롭(D-FF)으로 구성된다.
제3 비교부(230)는 피드백 클럭신호(FBCLK)와 지연 입력 클럭신호(REFCLKD)의 위상을 비교하여 그 비교결과를 제3 위상검출신호로서 출력한다. 본 실시예에서 제3 비교부(230)는 피드백 클럭신호(FBCLK)의 제어에 따라 지연 입력 클럭신호(REFCLKD)를 래칭하여 제3 위상검출신호(COARSE2)로서 출력하는 D플립플롭(D-FF)으로 구성된다.
우선, 피드백 클럭신호(FBCLK)의 라이징 에지가 입력 클럭신호(REFCLK)의 라이징 에지보다 단위 지연값 이내로 앞서는 경우, 제1 위상검출신호(FINE)는 로우레벨이 되며, 제2 위상검출신호(COARSE1)는 하이레벨이 된다. 이때, 제3 위상검출신호(COARSE2)는 로우레벨이다.
다음으로, 피드백 클럭신호(FBCLK)의 라이징 에지가 입력 클럭신호(REFCLK)의 라이징 에지보다 단위 지연값 이내로 뒤지는 경우, 제1 위상검출신호(FINE)는 하이레벨이 되며, 제3 위상검출신호(COARSE2)는 로우레벨이 된다. 이때, 제2 위상검출신호(COARSE1)는 하이레벨이다.
즉, 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상 차이가 단위 지연값 이내이면, 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)가 예정된 코드조합을 가지고 출력된다.
도 3은 도 1의 지연모드신호 생성부의 실시예에 따른 회로도이다.
도 3을 참조하면, 지연모드신호 생성부(30)는 모드신호 생성부(310)와, 지연모드신호 출력부(320)로 구성된다.
모드신호 생성부(310)는 예정된 코드조합을 갖는 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)가 입력될 때 활성화 되는 모드신호(LOCK_PRED)를 생성한다. 이때, 모드신호 생성부(310)는 제1 제어펄스신호(PULSE8)가 펄싱하는 구간에서만 모드신호(LOCK_PRED)를 새로이 래치하도록 구성된다. 본 실시예에서 모드신호 생성부(310)는 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)를 조합하는 신호 조합부(INV1,INV2,OR1,OR2,AND)와, 신호 조합부(INV1,INV2,OR1,OR2,AND)에서 출력되는 신호(LOCK_PRE)를 제1 제어펄스신호(PULSE8)의 제어에 따라 래치하여 모드신호(LOCK_PRED)로서 출력하는 제1 D플립플롭(D-FF)으로 구성된다.
지연모드신호 출력부(320)는 제2 제어펄스신호(PULSE2)가 펄싱하는 구간에서만 모드신호(LOCK_PRED)에 대응하는 레벨을 갖는 지연모드신호(LOCK_STATE)를 래칭하도록 구성된다. 본 실시예에서 지연모드신호 출력부(320)는, 모드신호(LOCK_PRED) 및 제1 제어펄스신호(PULSE8)의 제어에 따라 출력단을 풀업/풀다운 구동하는 신호 구동부(MP1,MN1)와, 출력단에서 출력되는 신호를 래칭하는 래치부(INV3,INV4)와, 래치부(INV3,INV4)에서 출력되는 신호(LOCKB)를 제2 제어펄스신호(PULSE2)의 제어에 따라 래치하는 제2 D플립플롭(D-FF)으로 구성된다. 제2 D플립플롭(D-FF)은 리셋신호(RESET)의 제어에 따라 초기화 될 수 있다. 제2 D플립플롭(D-FF)에서 출력되는 신호는 인버터(INV5)를 거쳐서 지연모드신호(LOCK_STATE)로서 출력된다.
피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상 차이가 단위 지연값 이내이면, 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)가 예정된 코드조합을 가지므로, 모드신호(LOCK_PRED)가 로우레벨로 결정된다. 이때, 모드신호(LOCK_PRED)를 래치하는 제1 D플립플롭(D-FF)은, 제1 제어펄스신호(PULSE8)가 펄싱하는 구간, 즉 하이레벨 일 때만 모드신호(LOCK_PRED)를 새로이 래치한다. 따라서 제1 제어펄스신호(PULSE8)가 펄싱하는 구간 이후에, 노이즈가 발생하여 신호 조합부(INV1,INV2,OR1,OR2,AND)의 출력신호(LOCK_PRE)에 글리치(glitch)가 발생하더라도 모드신호(LOCK_PRED)는 기존 레벨, 즉 로우레벨을 계속해서 유지한다.
모드신호(LOCK_PRED)가 로우레벨 일 때, 신호 구동부(MP1,MN1)는 출력단을 풀업 구동하므로, 제2 D플립플롭(D-FF)에는 로우레벨의 신호가 입력된다. 제2 D플립플롭(D-FF)은 제2 제어펄스신호(PULSE2)가 펄싱할 때, 즉 하이레벨 일 때 입력신호(LOCKB)를 래칭한다. 따라서 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상 차이가 단위 지연값 이내이면, 제2 D플립플롭(D-FF)은 로우레벨의 신호를 출력하고, 최종적으로 출력되는 신호인 지연모드신호(LOCK_STATE)는 하이레벨로 출력된다.
참고적으로 제1 제어펄스신호(PULSE8) 및 제2 제어펄스신호(PULSE2)는 각각 예정된 주기마다 주기적으로 펄싱하는 신호로 정의될 수 있으며, 본 실시예에서 제2 제어펄스신호(PULSE2)는, 제1 제어펄스신호(PULSE8)가 펄싱한 이후에 펄싱하는 신호로 정의한다. 제1 제어펄스신호(PULSE8) 및 제2 제어펄스신호(PULSE2)는 입력 클럭신호(REFCLK) 또는 출력 클럭신호(DLYCLK)를 분주하여 생성할 수 있다.
도 4는 도 1의 클럭지연회로의 주요 내부동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 본 실시예의 클럭지연회로의 주요동작을 설명하면 다음과 같다.
입력 클럭신호(REFCLK), 피드백 클럭신호(FBCLK), 지연 입력 클럭신호(REFCLKD) 및 지연 피드백 클럭신호(FBCLKD)의 위상 비교를 통해서, 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)의 레벨이 각각 결정된다.
한편, 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상 차이가 단위 지연값 이내가 아닐 경우에도, 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 위상이 반주기 차이가 나는 특정범위에서 노이즈가 유입되는 경우, 피드백 클럭신호(FBCLK) 및 입력 클럭신호(REFCLK)의 지터(jitter)값이 커지면서, 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)의 레벨이 변경되는 경우가 발생할 수 있다. 타이밍 다이어그램에서는 피드백 클럭신호(FBCLK)의 라이징 에지가 입력 클럭신호(REFCLK)의 폴링 에지 부분을 지날 때, 지터(jitter)로 인하여 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)의 레벨이 변경되는 경우를 도시하였다.
즉, 지터(jitter)로 인하여 제1 내지 제3 위상검출신호(FINE,COARSE1,COARSE2)의 레벨이 변경되는 경우, 신호 조합부(INV1,INV2,OR1,OR2,AND)의 출력신호(LOCK_PRE)의 레벨이 순간적으로 하이레벨로 천이되는 구간이 발생할 수 있다. 하지만, 모드신호(LOCK_PRED)는 제1 제어펄스신호(PULSE8)가 하이레벨로 펄싱할 때만 새롭게 래치 되므로, 모드신호(LOCK_PRED)는 지터(jitter)에 영향 없이 로우레벨을 계속해서 유지한다. 지터(jitter)가 발생하더라도 모드신호(LOCK_PRED)가 안정적인 레벨을 유지하므로, 최종적으로 출력되는 지연모드신호(LOCK_STATE)도 안정적으로 생성된다.
지연모드신호(LOCK_STATE)가 안정적으로 생성된다는 것은, 지연 제어부(40)가 클럭 지연부(10)의 지연량을 상대적으로 큰 단위로 조절하는 범위와, 상대적으로 작은 단위로 조절하는 범위를 정확히 제어할 수 있다는 것을 의미한다.
즉, 결과적으로 본 실시예에 따른 클럭지연회로는, 입력 클럭신호(REFCLK)와 피드백 클럭신호(FBCLK)의 위상이 동일 하도록 클럭 지연부(10)의 지연량을 조절할 때, 초기에는 상대적으로 큰 단위의 지연량으로 조절하고, 초기이후에는 상대적으로 작은 단위의 지연량으로 조절한다. 이때, 지연모드신호(LOCK_STATE)의 레벨에 따라 지연량 조절단위가 변경되는데, 노이즈에 의한 지터(jitter)가 크더라도, 지연모드신호(LOCK_STATE)가 안정적으로 생성되므로, 보다 신뢰성 있는 클럭지연회로의 동작을 확보할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
210 : 제1 비교부
220 : 제2 비교부
230 : 제3 비교부
310 : 모드신호 생성부
320 : 지연모드신호 출력부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (14)

  1. 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 클럭 지연부;
    상기 출력 클럭신호를 내부 클럭지연경로의 지연값만큼 지연시켜 생성된 피드백 클럭신호 및 상기 입력 클럭신호의 위상을 비교하여 복수의 위상검출신호를 출력함에 있어서, 상기 피드백 클럭신호 및 상기 입력 클럭신호의 위상 차이가 설정된 지연값 이내이면, 예정된 코드조합을 갖는 상기 복수의 위상검출신호를 출력하는 위상 비교부;
    예정된 코드조합을 갖는 상기 복수의 위상검출신호가 입력될 때 활성화 되는 지연모드신호를 생성함에 있어서, 제어펄스신호가 펄싱하는 구간에서만 상기 지연모드신호를 래치하도록 구성되는 지연모드신호 생성부; 및
    상기 복수의 위상검출신호의 제어에 따라 상기 클럭 지연부의 지연량을 조절함에 있어서, 상기 지연모드신호에 응답하여 지연량 조절단위를 변경하도록 구성되는 지연 제어부;
    를 포함하는 클럭지연회로.
  2. 제1항에 있어서,
    상기 출력 클럭신호를 입력받아 상기 내부 클럭지연경로의 지연값만큼 지연시켜 상기 피드백 클럭신호를 출력하는 지연 모델부;를 더 포함하는 클럭지연회로.
  3. 제1항에 있어서,
    상기 제어펄스신호는, 예정된 주기마다 주기적으로 펄싱하는 신호인 것을 특징으로 하는 클럭지연회로.
  4. 제1항에 있어서,
    상기 지연모드신호 생성부는,
    예정된 코드조합을 갖는 상기 복수의 위상검출신호가 입력될 때 활성화 되는 모드신호를 생성함에 있어서, 제1 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호를 래치하도록 구성되는 모드신호 생성부; 및
    제2 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호에 대응하는 레벨을 갖는 상기 지연모드신호를 래칭하도록 구성되는 지연모드신호 출력부;를 포함하는 클럭지연회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 제어펄스신호는, 각각 예정된 주기마다 주기적으로 펄싱하는 신호인 것을 특징으로 하는 클럭지연회로.
  6. 제5항에 있어서,
    상기 제2 제어펄스신호는, 상기 제1 제어펄스신호가 펄싱한 이후에 펄싱하는 신호인 것을 특징으로 하는 클럭지연회로.
  7. 제4항에 있어서,
    상기 모드신호 생성부는,
    상기 복수의 위상검출신호를 조합하는 신호 조합부; 및
    상기 신호 조합부에서 출력되는 신호를 상기 제1 제어펄스신호의 제어에 따라 래치하여 상기 모드신호로서 출력하는 제1 D플립플롭;을 포함하는 클럭지연회로.
  8. 제7항에 있어서,
    상기 지연모드신호 출력부는,
    상기 모드신호 및 상기 제1 제어펄스신호의 제어에 따라 출력단을 풀업/풀다운 구동하는 신호 구동부;
    상기 출력단에서 출력되는 신호를 래칭하는 래치부; 및
    상기 래치부에서 출력되는 신호를 상기 제2 제어펄스신호의 제어에 따라 래치하는 제2 D플립플롭;을 포함하는 클럭지연회로.
  9. 제1항에 있어서,
    상기 위상 비교부는,
    상기 피드백 클럭신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제1 위상검출신호로서 출력하는 제1 비교부;
    상기 피드백 클럭신호를 제1 단위 지연값만큼 지연시킨 신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제2 위상검출신호로서 출력하는 제2 비교부; 및
    상기 피드백 클럭신호와 상기 입력 클럭신호를 제2 단위 지연값만큼 지연시킨 신호의 위상을 비교하여 그 비교결과를 제3 위상검출신호로서 출력하는 제3 비교부;를 포함하는 클럭지연회로.
  10. 입력 클럭신호를 지연시켜 출력 클럭신호를 생성하는 클럭 지연부;
    상기 출력 클럭신호를 내부 클럭지연경로의 지연값만큼 지연시켜 생성된 피드백 클럭신호와 상기 입력 클럭신호의 위상을 비교함에 있어서, 상기 피드백 클럭신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제1 위상검출신호로서 출력하고, 상기 피드백 클럭신호를 제1 단위 지연값만큼 지연시킨 신호와 상기 입력 클럭신호의 위상을 비교하여 그 비교결과를 제2 위상검출신호로서 출력하며, 상기 입력 클럭신호를 제2 단위 지연값만큼 지연시킨 신호와 상기 피드백 클럭신호의 위상을 비교하여 그 비교결과를 제3 위상검출신호로서 출력하는 위상 비교부;
    상기 제1 내지 제3 위상검출신호가 예정된 코드조합으로 입력될 때 활성화 되는 모드신호를 생성함에 있어서, 제1 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호를 래치하도록 구성되는 모드신호 생성부;
    제2 제어펄스신호가 펄싱하는 구간에서만 상기 모드신호에 대응하는 레벨을 갖는 상기 지연모드신호를 래칭하도록 구성되는 지연모드신호 출력부; 및
    상기 제1 내지 제3 위상검출신호의 제어에 따라 상기 클럭 지연부의 지연량을 조절함에 있어서, 상기 지연모드신호에 응답하여 지연량 조절단위를 변경하도록 구성되는 지연 제어부;
    를 포함하는 클럭지연회로.
  11. 제10항에 있어서,
    상기 제1 및 제2 제어펄스신호는, 각각 예정된 주기마다 주기적으로 펄싱하는 신호인 것을 특징으로 하는 클럭지연회로.
  12. 제11항에 있어서,
    상기 제2 제어펄스신호는, 상기 제1 제어펄스신호가 펄싱한 이후에 펄싱하는 신호인 것을 특징으로 하는 클럭지연회로.
  13. 제10항에 있어서,
    상기 모드신호 생성부는,
    상기 복수의 위상검출신호를 조합하는 신호 조합부; 및
    상기 신호 조합부에서 출력되는 신호를 상기 제1 제어펄스신호의 제어에 따라 래치하여 상기 모드신호로서 출력하는 제1 D플립플롭;을 포함하는 클럭지연회로.
  14. 제13항에 있어서,
    상기 지연모드신호 출력부는,
    상기 모드신호 및 상기 제1 제어펄스신호의 제어에 따라 출력단을 풀업/풀다운 구동하는 신호 구동부;
    상기 출력단에서 출력되는 신호를 래칭하는 래치부; 및
    상기 래치부에서 출력되는 신호를 상기 제2 제어펄스신호의 제어에 따라 래치하는 제2 D플립플롭;을 포함하는 클럭지연회로.
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Cited By (5)

* Cited by examiner, † Cited by third party
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KR20140072423A (ko) * 2012-12-04 2014-06-13 에스케이하이닉스 주식회사 지연고정루프
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KR20160033381A (ko) * 2014-09-18 2016-03-28 에스케이하이닉스 주식회사 멀티 채널 지연 고정 루프
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KR20210145373A (ko) * 2020-05-25 2021-12-02 윈본드 일렉트로닉스 코포레이션 지연 락 루프 디바이스와 그 동작 방법

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