KR20160033381A - 멀티 채널 지연 고정 루프 - Google Patents

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Abstract

본 기술에 의한 멀티 채널 지연 고정 루프는 입력 클록 신호를 지연 고정하되 지연 고정시 입력 클록 신호의 지연량에 대응하는 글로벌 지연 제어 신호를 출력하는 글로벌 지연 고정 루프 및 각각 입력 클록 신호를 지연 고정하여 채널 클록 신호를 출력하되 글로벌 지연 제어 신호에 따라 입력 클록 신호의 지연량이 초기화되는 다수의 로컬 지연 고정 루프를 포함한다.

Description

멀티 채널 지연 고정 루프{MULTI-CHANNEL DELAY LOCKED LOOP}
본 발명은 지연 고정 루프에 관한 것으로서 글로벌 지연 고정 루프와 다수의 로컬 지연 고정 루프를 포함하여 소비 전력을 감소시키고 지연 고정 속도를 향상시킨 멀티 채널 지연 고정 루프에 관한 것이다.
USB, PCI Express, HDMI 등의 고속 인터페이스, DDR, LPDDR 등의 메모리 인터페이스 회로에서는 데이터 또는 클록 신호의 전송을 위하여 다수의 채널을 사용하는 것이 일반적이다. 종래에는 지연 고정을 위하여 각 채널별로 독립적인 지연 고정 루프를 사용하였다.
도 1은 종래의 멀티 채널 지연 고정 루프(10)를 나타내는 블록도이다.
종래의 멀티 채널 지연 고정 루프(10)는 독립적으로 동작하는 다수의 지연 고정 루프(11)를 포함한다.
지연 고정 루프(11)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1, CLKOUT2, ..., CLKOUTN) 사이의 지연을 고정한다.
도 2는 도 1의 지연 고정 루프(11)를 나타내는 블록도이다.
지연 고정 루프(11)는 가변 지연 라인(1), 지연 모델(2), 위상 비교기(3), 지연 라인 제어부(4)를 포함한다.
가변 지연 라인(1)은 지연 제어 신호(DCODE)에 따라 입력 클록 신호(CLKIN)의 지연량을 조절하여 출력 클록 신호(CLKOUT1)를 출력한다. 지연 제어 신호(DCODE)에 따라 지연량이 조절되는 가변 지연 라인(1)의 구성 자체는 공지된 것이므로 이에 대한 상세한 설명은 생략한다.
지연 모델(2)은 출력 클록 신호(CLKOUT1)를 모델링된 시간만큼 지연하여 피드백 클록 신호(CLKFB)를 출력한다. 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1)의 위상을 동일하게 설정하고자 하는 경우 지연 모델(2)은 포함되지 않을 수 있다.
위상 비교기(3)는 입력 클록 신호(CLKIN)와 피드백 클록 신호(CLKFB)를 비교하여 위상차 신호(PD)를 출력한다.
지연 라인 제어부(4)는 위상차 신호(PD)에 따라 지연 제어 신호(DCODE)를 출력한다.
이와 같이 지연 고정 루프(11)는 피드백 제어를 통해 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1) 사이의 지연량을 일정하게 고정한다.
종래의 멀티 채널 지연 고정 루프(10)는 각각의 채널에 대해서 독립적으로 동작하는 지연 고정 루프(11)를 채널 개수만큼 포함하게 되므로 회로가 차지하는 면적과 전력 소비가 모두 증가하는 문제가 있다. 또한 모든 채널에 대해서 지연 고정이 완료되기까지 상대적으로 긴 시간을 필요로 할 수 있다.
본 발명은 종래에 비하여 회로 면적과 전력 소비를 감소시키고 지연 고정 시간을 단축시킨 멀티 채널 지연 고정 루프를 제공한다.
본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프는 입력 클록 신호를 지연 고정하되 지연 고정시 입력 클록 신호의 지연량에 대응하는 글로벌 지연 제어 신호를 출력하는 글로벌 지연 고정 루프 및 각각 입력 클록 신호를 지연 고정하여 채널 클록 신호를 출력하되 글로벌 지연 제어 신호에 따라 입력 클록 신호의 지연량이 초기화되는 다수의 로컬 지연 고정 루프를 포함한다.
본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프에서 글로벌 지연 고정 루프는 글로벌 지연 제어 신호에 따라 입력 클록 신호의 지연량을 조절하여 출력하는 가변 지연 라인; 가변 지연 라인의 출력 신호로부터 피드백되는 피드백 클록 신호와 입력 클록 신호의 위상을 비교하는 위상 비교기; 위상 비교기의 출력에 따라 글로벌 지연 제어 신호의 값을 제어하는 지연 라인 제어부를 포함한다.
본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프에서 로컬 지연 고정 루프는 로컬 지연 제어 신호에 따라 입력 클록 신호의 지연량을 조절하여 출력하는 로컬 가변 지연 라인; 로컬 가변 지연 라인의 출력 신호로부터 피드백되는 제 2 피드백 클록 신호와 입력 클록 신호의 위상을 비교하는 로컬 위상 비교기; 로컬 위상 비교기의 출력에 따라 로컬 지연 제어 신호의 값을 제어하는 로컬 지연 라인 제어부를 포함한다.
본 기술을 통해 멀티 채널 지연 고정 루프를 고속으로 동작하는 글로벌 지연 고정 루프와 다수의 로컬 지연 고정 루프를 이용하여 계층적으로 구성함으로써 지연 고정에 걸리는 시간을 단축시킬 수 있으며 지연 고정 루프가 차지하는 면적을 줄이고 이에 따라 전력 소비를 줄일 수 있다.
또한 로컬 지연 고정 루프의 경우 지연 고정 여부에 따라 위상 비교에 필요한 마진 및 위상 비교 회수를 동적으로 제어함으로써 지터에 의한 영향을 줄여 안정적인 지연 고정 동작을 수행하고 전력 소비를 줄일 수 있다.
도 1은 종래의 멀티 채널 지연 고정 루프를 나타내는 블록도.
도 2는 도 1의 지연 고정 루프를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프를 나타내는 블록도.
도 4는 도 3의 글로벌 지연 고정 루프를 나타내는 블록도.
도 5는 도 3의 로컬 지연 고정 루프를 나타내는 블록도.
도 6은 도 5의 위상 비교기를 나타내는 블록도.
도 7은 도 6의 위상 비교기의 동작을 나타내는 타이밍도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
도 3은 본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프(1000)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 멀티 채널 지연 고정 루프(1000)는 글로벌 지연 고정 루프(100)와 다수의 로컬 지연 고정 루프(200)를 포함한다.
글로벌 지연 고정 루프(100) 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKGL) 사이의 지연을 고정하고, 로컬 지연 고정 루프(200)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1, CLKOUT2, ..., CLKOUTN) 사이의 지연을 고정한다.
동작 초기에 로컬 지연 고정 루프(200)는 동작하지 않고 글로벌 지연 고정 루프(100)만 동작한다. 글로벌 로킹이 완료되면 글로벌 로킹 신호(GLOCK)를 활성화하고 글로벌 지연 제어 신호(GDCODE)를 출력한다. 이후 글로벌 지연 고정 루프(100)는 동작을 중단한다. 이에 따라 글로벌 지연 고정 루프(100)에서 소모되는 전력 낭비를 방지할 수 있다.
로컬 지연 고정 루프(200)는 글로벌 로킹이 완료된 이후 동작을 시작하되 글로벌 지연 제어 신호(GDCODE)에 따라 가변 지연 라인의 지연량을 초기화한다. 로컬 지연 고정 루프(200)는 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1, ~ CLKOUTN) 사이의 지연을 고정한다.
로컬 지연 고정 루프(200)는 반도체 장치의 서로 다른 위치에 존재하는데 이 경우 각 위치에 따라 온도, 공정 변이 등의 특성이 달라질 수 있다.
이에 따라 글로벌 지연 고정 루프(100)의 로킹이 완료된 후 출력된 글로벌 지연 제어 신호(GDCODE)를 로컬 지연 제어 신호(LDCODE)로서 사용하더라도 각 로컬 지연 고정 루프(200)는 로킹이 완료되지 않을 수 있다. 따라서 각각의 로컬 지연 고정 루프(200)는 독립적으로 지연 고정 동작을 수행할 필요가 있다.
글로벌 지연 고정 루프(100)와 로컬 지연 고정 루프(200)의 세부 구성에 대해서는 이하에서 구체적으로 개시한다.
도 4는 도 3의 글로벌 지연 고정 루프(100)의 일 실시예를 나타내는 블록도이다.
글로벌 지연 고정 루프(100)는 가변 지연 라인(110), 지연 모델(120), 위상 비교부(130), 지연 라인 제어부(140)를 포함한다.
가변 지연 라인(110)은 글로벌 지연 제어 신호(GDCODE)에 따라 입력 클록 신호(CLKIN)를 지연하여 글로벌 출력 클록 신호(CLKGL)를 생성한다. 지연 제어 신호에 따라 지연량을 조절하는 가변 지연 라인 자체는 공지된 것이므로 그 세부적인 구성에 대한 개시는 생략한다.
지연 모델(120)은 모델링된 지연 시간에 따라 글로벌 출력 클록 신호(CLKGL)를 지연하여 피드백 클록 신호(CLKFB)를 생성한다. 글로벌 출력 신호(CLKGL)와 입력 클록 신호(CLKIN) 사이의 위상차가 0이 되도록 하는 경우 지연 모델(120)은 포함되지 않을 수 있다.
위상 비교부(130)는 입력 클록 신호(CLKIN)와 피드백 클록 신호(CLKFB)의 위상을 비교하여 로킹 여부를 판단한다.
본 실시예에서 위상 비교부(130)는 TDC(TIME TO DIGITAL CONVERTER, 130)를 포함한다. 보다 구체적으로 위상 비교부(130)는 조립 TDC(131)와 미립 TDC(132)를 포함한다.
TDC를 이용하여 두 클록 신호의 로킹 여부 및 위상차를 판별하는 기술 자체는 공지된 것이므로 TDC의 구체적인 구성에 대해서는 개시를 생략한다.
조립 TDC(131)는 입력 클록 신호(CLKIN)와 피드백 클록 신호(CLKFB) 사이의 위상차를 판단하여 로킹 여부를 나타내는 조립 로킹 신호(CLOCK)와 조립 위상차 신호(CCODE)를 출력한다.
미립 TDC(132)는 입력 클록 신호(CLKIN)와 피드백 클록 신호(CLKFB) 사이의 위상차를 판단하여 로킹 여부를 나타내는 미립 로킹 신호(FLOCK)와 미립 위상차 신호(FCODE)를 출력한다.
미립 TDC(132)는 조립 TDC(131)에 비하여 더 좁은 시간 범위에서의 로킹 여부를 판정할 수 있다. 미립 TDC(132)는 조립 로킹 신호(CLOCK)가 활성화된 이후에 동작을 시작한다. 미립 로킹 신호(FLOCK)는 글로벌 로킹 신호(GLOCK)와 동일한 논리 레벨을 가진다.
지연 라인 제어부(140)는 조립 위상차 신호(CCODE)와 미립 위상차 신호(FCODE)에 따라 글로벌 지연 제어 신호(GDCODE)를 생성한다.
지연 라인 제어부(140)는 글로벌 로킹 신호(GLOCK)가 활성화되는 경우 글로벌 지연 제어 신호(GDCODE)의 값을 유지하고 그렇지 않은 경우 로킹 조건을 만족하는 방향으로 가변 지연 라인(110)의 지연량이 변하도록 글로벌 지연 제어 신호(GDCODE)의 값을 조절한다.
글로벌 지연 고정 루프(100)는 글로벌 지연 제어 신호(GDCODE)의 값을 저장하는 레지스터(150)를 더 포함할 수 있다. 레지스터(150)는 글로벌 지연 고정 루프(100)의 외부에 독립적으로 배치될 수도 있다.
글로벌 로킹이 완료된 이후 글로벌 지연 고정 루프(100)에 인가되는 전원이 차단된 경우에도 레지스터(150)에는 전원이 인가되어 글로벌 지연 제어 신호(GDCODE)의 값을 유지할 수 있다. 글로벌 로킹 신호(GLOCK)는 글로벌 지연 고정 루프(100)의 각 구성 요소들의 전원 공급을 결정하는 스위칭 제어 신호로 사용될 수 있다.
도 5는 도 3의 로컬 지연 고정 루프(200)를 나타내는 블록도이다.
로컬 지연 고정 루프(200)는 가변 지연 라인(210), 지연 모델(220), 위상 비교비(230), 지연 라인 제어부(240) 및 분주기(250)를 포함할 수 있다.
전술한 바와 같이 로컬 지연 고정 지연 루프(200)는 글로벌 로킹이 완료된 이후에 비로소 동작을 시작한다. 글로벌 로킹 신호(GLOCK)는 로컬 지연 고정 루프(200)의 각 구성 요소들의 전원 공급을 결정하는 스위칭 제어 신호로 사용될 수 있다. 이하에서는 글로벌 로킹 신호(GLOCK)가 활성화된 경우를 기준으로 각 구성요소들의 동작을 개시한다.
가변 지연 라인(210)은 로컬 지연 제어 신호(LDCODE)에 따라 입력 클록 신호(CLKIN)를 지연하여 출력 클록 신호(CLKOUT1)를 출력한다.
로컬 지연 고정 루프(200)에 포함된 가변 지연 라인(210)은 글로벌 지연 고정 루프(100)에 포함된 가변 지연 라인(110)과 실질적으로 동일한 구성을 가질 수 있다.
로컬 지연 고정 루프(200)의 동작 초기에 로컬 지연 제어 신호(LDCODE)는 글로벌 지연 제어 신호(GDCODE)와 동일한 값을 가질 수 있다. 이에 따라 동작 초기에 입력 클록 신호(CLKIN)와 출력 클록 신호(CLKOUT1)는 로킹 상태 또는 이에 근접한 상태가 된다.
지연 모델(220)은 모델링된 지연량만큼 출력 클록 신호(CLKOUT1)를 지연하여 제 1 피드백 클록 신호(CLKFB1)를 출력한다. 글로벌 지연 고정 루프(100)의 지연 모델(120)과 로컬 지연 고정 루프(200)의 지연 모델(220)은 기본적으로 동일한 지연량을 가진다. 모델링된 지연량이 0인 경우 즉 출력 클록 신호(CLKOUT1)와 입력 클록 신호(CLKIN)의 위상이 동일한 경우 지연 모델(220)은 포함되지 않을 수 있다.
분주기(250)는 로컬 로킹 신호(LLOCK)에 따라 제 1 피드백 클록 신호(CLKFB1)를 분주하여 제 2 피드백 클록 신호(CLKFB2)를 출력한다. 분주기(250)는 로컬 로킹 신호(LLOCK)가 활성화된 경우 분주율을 높이고 로컬 로킹 신호(LLOCK)가 비활성화된 경우 분주율을 낮출 수 있다. 이에 대해서는 이하에서 다시 구체적으로 설명한다.
위상 비교기(230)는 입력 클록 신호(CLKIN)와 제 2 피드백 클록 신호(CLKFB2)의 위상을 비교하여 위상차 신호(PD)를 출력한다.
지연 라인 제어부(240)는 글로벌 지연 제어 신호(GDCODE)와 위상차 신호(PD)에 따라 로컬 지연 제어 신호(LDCODE)를 생성한다. 로컬 지연 제어 신호(LDCODE)는 로컬 지연 고정 루프(200)의 동작 초기에 글로벌 지연 제어 신호(GDCODE)로 초기화될 수 있다.
도 6은 도 5의 위상 비교기(230)의 블록도를 나타낸다.
본 실시예에서 위상 비교기(230)는 입력 클록 신호(CLKIN)와 제 2 피드백 클록 신호(CLKFB2)의 위상을 비교한다.
위상 비교기(230)는 제 1 내지 제 4 지연 라인(231 ~ 234)과 제 1 내지 제 3 디플립플롭(235 ~ 237)을 포함한다.
제 1 지연 라인(231)은 입력 클록 신호(CLKIN)를 지연하고 제 2 내지 제 4 지연 라인(232 ~ 234)은 제 2 피드백 클록 신호(CLKFB2)를 지연한다.
제 1 및 제 3 지연 라인(231, 233)은 T1 (T1 > 0)의 동일한 지연량을 가지도록 설정되고 제 2 지연 라인(232)은 T1 - T2 (T2 > 0, T1 >= T2)의 지연량을 가지도록 설정되며 제 4 지연 라인(234)은 T1 + T2의 지연량을 가지도록 설정된다.
제 1 디플립플롭(235)은 제 2 지연 라인(232)에서 출력되는 클록 신호의 상향 에지에서 제 1 지연 라인(231)에서 출력되는 신호를 래치한다.
제 2 디플립플롭(236)은 제 3 지연 라인(233)에서 출력되는 클록 신호의 상향 에지에서 제 1 지연 라인(231)에서 출력되는 신호를 래치한다.
제 3 디플립플롭(237)은 제 4 지연 라인(234)에서 출력되는 클록 신호의 상향 에지에서 제 1 지연 라인(231)에서 출력되는 신호를 래치한다.
도 7은 도 6의 위상 비교기(230)의 동작을 나타내는 타이밍도이다.
도 7에 도시된 바와 같이 입력 클록 신호(CLKIN)의 상향 에지와 제 2 피드백 클록 신호(CLKFB2)의 상향 에지가 모두 2 x T2의 윈도우 내에 위치하는 경우 로컬 로킹 신호(LLOCK)가 활성화되고 그렇지 않은 경우 로컬 로킹 신호(LLOCK)가 비활성화된다.
입력 클록 신호(CLKIN)의 상향 에지와 제 2 피드백 클록 신호(CLKFB2)의 상향 에지가 모두 2 x T2의 윈도우 내에 위치하는 경우 위상차 신호(PD)의 0번 비트와 2번 비트가 다른 값을 가지게 된다.
도 6으로 돌아가 제 1 내지 제 2 지연 라인(231 ~ 234)에서 T2의 크기는 로컬 로킹 신호(LLOCK)에 따라 달라질 수 있다. 예를 들어 제 1 내지 제 2 지연 라인(231 ~ 234)은 로컬 로킹 신호(LLOCK)가 활성화된 상태에서 T2를 더 크게 할 수 있다.
이 경우 뱅뱅 지터와 같은 노이즈에 의하여 위상차가 발생하더라도 여전히 로컬 로킹 상태를 유지함으로써 불필요한 피드백 제어 동작을 방지할 수 있으며 이를 통해 전력 소모를 줄일 수 있다.
도 5에서 로컬 로킹 신호(LLOCK)가 활성화되는 경우에 지연 라인 제어부(240)는 로컬 지연 제어 신호(LDCODE)의 값을 유지한다. 로컬 로킹 신호(LLOCK)가 비활성화되는 경우 지연 라인 제어부(240)는 위상차 신호(PD)에 따라 가변 지연 라인(210)의 지연량을 증가 또는 감소시키는 방향으로 로컬 지연 제어 신호(LDCODE)의 값을 변경한다.
예를 들어 지연 라인 제어부(240)는 도 7의 (B)와 같이 위상차 신호(PD)의 0번 및 2번 비트의 값이 1로 동일한 경우에는 가변 지연 라인(210)의 지연량이 줄어들도록 로컬 지연 제어 신호(LDCODE)의 값을 조절하고, 위상차 신호(PD)의 0번 및 2번 비트의 값이 0으로 동일한 경우에는 가변 지연 라인(210)의 지연량이 증가하도록 로컬 지연 제어 신호(LDCODE)의 값을 조절할 수 있다.
도 5에서 분주기(250)는 로컬 로킹 신호(LLOCK)의 활성화 여부에 따라 분주율을 달리 설정할 수 있다.
예를 들어 분주기(250)는 로컬 로킹 신호(LLOCK)가 활성화된 경우에는 그렇지 않은 경우에 비하여 분주율을 더 크게 함으로써 제 2 피드백 클록 신호(CLKFB2)의 주파수를 더 낮출 수 있다.
도 6에 도시된 바와 같이 위상 비교부(230)의 출력은 제 2 피드백 클록 신호(CLKFB2)의 상승 에지에서 변하게 되므로 로컬 로킹 신호(LLOCK)가 활성화된 경우 그렇지 않은 경우에 비하여 위상차 신호(PD)의 값은 더 가끔 변하게 된다. 이와 같이 로컬 로킹이 완료된 이후에는 피드백 제어 동작을 더 가끔 수행함으로써 전력 소비를 줄일 수 있다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
10, 1000: 멀티 채널 지연 고정 루프
11: 지연 고정 루프
100: 글로벌 지연 고정 루프
1, 110, 210: 가변 지연 라인
2, 120, 220: 지연 모델
3, 130, 230: 위상 비교기
131: 조립 TDC
132: 미립 TDC
4, 140, 240: 지연 라인 제어부
150; 레지스터
200: 로컬 지연 고정 루프
231: 제 1 지연 라인
232: 제 2 지연 라인
233: 제 3 지연 라인
234: 제 4 지연 라인
235: 제 1 디플립플롭
236: 제 2 디플립플롭
237: 제 3 디플립플롭
250: 분주기

Claims (16)

  1. 입력 클록 신호를 지연 고정하되 지연 고정시 상기 입력 클록 신호의 지연량에 대응하는 글로벌 지연 제어 신호를 출력하는 글로벌 지연 고정 루프 및
    각각 상기 입력 클록 신호를 지연 고정하여 채널 클록 신호를 출력하되 상기 글로벌 지연 제어 신호에 따라 상기 입력 클록 신호의 지연량이 초기화되는 다수의 로컬 지연 고정 루프
    를 포함하는 멀티 채널 지연 고정 루프.
  2. 청구항 1에 있어서, 상기 글로벌 지연 고정 루프의 지연 고정시 상기 글로벌 지연 제어 신호를 저장하는 레지스터를 더 포함하는 멀티 채널 지연 고정 루프.
  3. 청구항 1에 있어서, 상기 글로벌 지연 고정 루프의 지연 고정시 상기 다수의 로컬 지연 고정 루프는 동작을 개시하고 상기 글로벌 지연 고정 루프는 상기 글로벌 지연 제어 신호의 값을 고정하는 멀티 채널 지연 고정 루프.
  4. 청구항 1에 있어서, 상기 글로벌 지연 고정 루프는
    상기 글로벌 지연 제어 신호에 따라 상기 입력 클록 신호의 지연량을 조절하여 출력하는 가변 지연 라인;
    상기 가변 지연 라인의 출력 신호로부터 피드백되는 피드백 클록 신호와 상기 입력 클록 신호의 위상을 비교하는 위상 비교기;
    상기 위상 비교기의 출력에 따라 상기 글로벌 지연 제어 신호의 값을 제어하는 지연 라인 제어부
    를 포함하는 멀티 채널 지연 고정 루프.
  5. 청구항 4에 있어서, 상기 글로벌 지연 고정 루프는
    상기 가변 지연 라인의 출력 신호를 지연하여 상기 피드백 클록 신호를 출력하는 지연 모델을 더 포함하는 멀티 채널 지연 고정 루프.
  6. 청구항 4에 있어서, 상기 위상 비교기는
    상기 피드백 클록 신호와 상기 입력 클록 신호의 위상을 비교하는 TDC를 포함하는 멀티 채널 지연 고정 루프.
  7. 청구항 6에 있어서, 상기 위상 비교기는
    상기 피드백 클록 신호와 상기 입력 클록 신호의 위상을 비교하는 조립 TDC 및 상기 피드백 클록 신호와 상기 입력 클록 신호의 위상을 비교하는 미립 TDC
    를 포함하는 멀티 채널 지연 고정 루프.
  8. 청구항 7에 있어서, 상기 미립 TDC는 상기 조립 TDC에서 상기 피드백 클록 신호와 상기 입력 클록 신호가 로킹되었음을 판정한 이후에 동작을 시작하는 멀티 채널 지연 고정 루프.
  9. 청구항 1에 있어서, 상기 로컬 지연 고정 루프는
    로컬 지연 제어 신호에 따라 상기 입력 클록 신호의 지연량을 조절하여 출력하는 로컬 가변 지연 라인;
    상기 로컬 가변 지연 라인의 출력 신호로부터 피드백되는 제 2 피드백 클록 신호와 상기 입력 클록 신호의 위상을 비교하는 로컬 위상 비교기;
    상기 로컬 위상 비교기의 출력에 따라 상기 로컬 지연 제어 신호의 값을 제어하는 로컬 지연 라인 제어부
    를 포함하는 멀티 채널 지연 고정 루프.
  10. 청구항 9에 있어서, 상기 로컬 지연 고정 루프는 상기 로컬 가변 지연 라인의 출력 신호로부터 피드백되는 신호를 분주하여 상기 제 2 피드백 클록 신호를 출력하는 분주기를 더 포함하는 멀티 채널 지연 고정 루프.
  11. 청구항 10에 있어서, 상기 분주기의 분주율은 상기 로컬 지연 고정 루프의 지연 고정 여부에 따라 달라지는 멀티 채널 지연 고정 루프.
  12. 청구항 10에 있어서, 상기 로컬 가변 지연 라인의 출력 신호를 지연하여 상기 분주기로 피드백하는 지연 모델을 더 포함하는 멀티 채널 지연 고정 루프.
  13. 청구항 9에 있어서, 상기 로컬 위상 비교기에서 출력되는 위상차 신호는 상기 입력 클록 신호와 상기 제 2 피드백 클록 신호의 상승 에지가 일정 시간 범위 이내에 존재하는지 여부를 표시하는 멀티 채널 지연 고정 루프.
  14. 청구항 13에 있어서, 상기 입력 클록 신호와 상기 제 2 피드백 클록 신호의 상승 에지가 상기 일정 시간 범위 이내에 존재하는 경우, 상기 로컬 위상 비교기는 상기 일정 시간의 크기를 변경하는 멀티 채널 지연 고정 루프.
  15. 청구항 9에 있어서, 상기 로컬 위상 비교기는
    상기 입력 클록 신호를 T1(T1 > 0)만큼 지연하는 제 1 지연 라인;
    상기 제 2 피드백 클록 신호를 T1 - T2 (T2 > 0, T1 >= T2)만큼 지연하는 제 2 지연 라인;
    상기 제 2 피드백 클록 신호를 T1 만큼 지연하는 제 3 지연 라인;
    상기 제 2 피드백 클록 신호를 T1 + T2 만큼 지연하는 제 4 지연 라인;
    상기 제 2 지연 라인의 출력의 상승 에지에서 상기 제 1 지연 라인의 출력을 래치하는 제 1 플립플롭;
    상기 제 3 지연 라인의 출력의 상승 에지에서 상기 제 1 지연 라인의 출력을 래치하는 제 2 플립플롭 및
    상기 제 4 지연 라인의 출력의 상승 에지에서 상기 제 1 지연 라인의 출력을 래치하는 제 3 플립플롭
    을 포함하는 멀티 채널 지연 고정 루프.
  16. 청구항 15에 있어서, 상기 제 1 플립플롭의 출력과 상기 제 2 플립플롭의 출력이 상이한 값을 가지는 경우 상기 T2 값을 변경하는 멀티 채널 지연 고정 루프.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200079807A (ko) * 2018-12-26 2020-07-06 에스케이하이닉스 주식회사 데이터 송신 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102001692B1 (ko) * 2014-09-18 2019-07-18 에스케이하이닉스 주식회사 멀티 채널 지연 고정 루프
KR20170096798A (ko) * 2016-02-17 2017-08-25 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 인터페이스 회로 및 반도체 시스템
KR20180072316A (ko) * 2016-12-21 2018-06-29 에스케이하이닉스 주식회사 반도체장치
US9998126B1 (en) * 2017-07-07 2018-06-12 Qualcomm Incorporated Delay locked loop (DLL) employing pulse to digital converter (PDC) for calibration
US10855291B1 (en) * 2020-03-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Delay estimation device and delay estimation method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020157031A1 (en) * 2001-04-19 2002-10-24 Micron Technology, Inc. Capture clock generator using master and slave delay locked loops
US20040239387A1 (en) * 2003-05-28 2004-12-02 Fulong Zhang Digitally controlled delay cells
KR20090118603A (ko) * 2008-05-14 2009-11-18 삼성전자주식회사 메모리 인터페이스 회로 및 이를 포함하는 메모리 시스템
KR20120126244A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 클럭지연회로
KR101278111B1 (ko) * 2013-04-12 2013-06-24 서울대학교산학협력단 타임 디지털 컨버터

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7123600B2 (en) * 1995-06-30 2006-10-17 Interdigital Technology Corporation Initial power control for spread-spectrum communications
US7072380B2 (en) * 1995-06-30 2006-07-04 Interdigital Technology Corporation Apparatus for initial power control for spread-spectrum communications
US7139348B1 (en) 2002-04-09 2006-11-21 Applied Micro Circuits Corporation Distributed clock network using all-digital master-slave delay lock loops
US6943610B2 (en) * 2002-04-19 2005-09-13 Intel Corporation Clock distribution network using feedback for skew compensation and jitter filtering
JP3761858B2 (ja) * 2002-10-16 2006-03-29 株式会社半導体理工学研究センター クロック信号発生回路
US7161402B1 (en) 2005-05-13 2007-01-09 Sun Microsystems, Inc. Programmable delay locked loop
US7746135B2 (en) * 2007-09-29 2010-06-29 Intel Corporation Wake-up circuit
US7795935B2 (en) * 2007-09-29 2010-09-14 Intel Corporation Bias signal delivery
US8645743B2 (en) * 2010-11-22 2014-02-04 Apple Inc. Mechanism for an efficient DLL training protocol during a frequency change
US8643417B1 (en) * 2012-07-11 2014-02-04 Apple Inc. Method and apparatus to automatically scale DLL code for use with slave DLL operating at a different frequency than a master DLL
US9754656B2 (en) * 2013-06-28 2017-09-05 Intel Corporation Master/slave control voltage buffering
KR20150123239A (ko) * 2013-12-03 2015-11-03 스마트 에너지 인스트루먼츠 인코포레이티드 분배된 전력 시스템 측정을 위한 통신 시스템 및 방법
US20160034219A1 (en) * 2014-08-04 2016-02-04 Apple Inc. System and method of calibration of memory interface during low power operation
US9436387B2 (en) * 2014-08-18 2016-09-06 Apple Inc. System and method for calibration of a memory interface
KR102001692B1 (ko) * 2014-09-18 2019-07-18 에스케이하이닉스 주식회사 멀티 채널 지연 고정 루프

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020157031A1 (en) * 2001-04-19 2002-10-24 Micron Technology, Inc. Capture clock generator using master and slave delay locked loops
US20040239387A1 (en) * 2003-05-28 2004-12-02 Fulong Zhang Digitally controlled delay cells
KR20090118603A (ko) * 2008-05-14 2009-11-18 삼성전자주식회사 메모리 인터페이스 회로 및 이를 포함하는 메모리 시스템
KR20120126244A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 클럭지연회로
KR101278111B1 (ko) * 2013-04-12 2013-06-24 서울대학교산학협력단 타임 디지털 컨버터

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200079807A (ko) * 2018-12-26 2020-07-06 에스케이하이닉스 주식회사 데이터 송신 회로

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