KR20180072316A - 반도체장치 - Google Patents

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KR20180072316A
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Abstract

반도체장치는 클럭과 DLL클럭의 위상차를 감지하여 위상정보신호를 생성하는 위상비교회로, 내부클럭 및 입력클럭으로부터 생성되는 제1 전치제어신호에 응답하여 내부커맨드를 래치하고, 상기 위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭 및 상기 제1 전치제어신호를 지연하여 생성되는 동작클럭 및 제2 전치제어신호에 응답하여 래치된 상기 내부커맨드를 출력인에이블신호로 출력하는 출력인에이블신호생성회로 및 상기 출력인에이블신호에 응답하여 스트로브신호에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 복제된 지연회로를 통해 생성되는 신호로 파이프래치회로의 신호입출력을 제어하는 반도체장치에 관한 것이다.
반도체장치는 지속적으로 고집적화 및 고속화되어 가고 있는데, 근래에는 데이터 전송속도를 더 증가시키기 위해, 클럭(Clock)의 라이징엣지 및 폴링엣지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램이 개발되었다. 이와 같은 DDR(Dual Data Rate) 싱크로너스 디램은 DDR(Dual Data Rate) 싱크로너스 디램 간에 발생되는 타이밍 스큐(Skew)에 의한 타이밍 마진 손실, PVT변동(Process, Voltage, Temperature variation)에 따른 액세스 시간의 차이, 컨트롤러로부터 각각의 반도체장치까지 또는 반도체장치로부터 컨트롤로까지의 전달지연(Propagation delay)의 차이 등을 최소화하기 위해서 데이터 스트로브신호(DQS)가 이용된다.
한편, 클럭에 동기되어 동작하는 반도체장치들은 외부로부터 공급되는 클럭을 이용하여 반도체장치의 내부에서 사용할 내부클럭을 생성하는 클럭생성회로를 구비한다. 대표적으로 클럭생성회로에는 지연고정루프(DLL:Delay Locked Loop)와 위상고정루프(PLL: Phase Locked Loop)등이 있다.
본 발명은 서로 다른 위상을 갖는 이종 클럭을 사용하여 신호입출력이 제어되는 파이프래치회로에 있어서 동일한 지연량을 갖도록 복제된 지연회로를 통해 생성되는 신호로 파이프래치회로의 신호입출력을 제어하는 반도체장치를 제공한다.
이를 위해 본 발명은 클럭과 DLL클럭의 위상차를 감지하여 위상정보신호를 생성하는 위상비교회로, 내부클럭 및 입력클럭으로부터 생성되는 제1 전치제어신호에 응답하여 내부커맨드를 래치하고, 상기 위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭 및 상기 제1 전치제어신호를 지연하여 생성되는 동작클럭 및 제2 전치제어신호에 응답하여 래치된 상기 내부커맨드를 출력인에이블신호로 출력하는 출력인에이블신호생성회로 및 상기 출력인에이블신호에 응답하여 스트로브신호에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부클럭에 동기되어 입력클럭으로부터 제1 전치제어신호를 생성하고, 제1 지연회로를 통해 상기 내부클럭을 지연하여 동작클럭을 생성하며, 제2 지연회로를 통해 상기 제1 전치제어신호를 지연하여 제2 전치제어신호를 생성하는 전치제어신호생성회로 및 상기 내부클럭 및 상기 제1 전치제어신호에 따라 파이프래치회로의 신호입력을 제어하는 입력제어신호를 생성하고, 상기 동작클럭 및 상기 제2 전치제어신호에 따라 상기 파이프래치회로의 신호출력을 제어하는 출력제어신호를 생성하는 입출력제어신호생성회로를 포함하되, 상기 제1 지연회로 및 상기 제2 지연회로는 동일한 지연량을 갖도록 복제되는 반도체장치를 제공한다.
본 발명에 의하면 서로 다른 위상을 갖는 이종 클럭을 사용하여 신호입출력이 제어되는 파이프래치회로에 있어서 동일한 지연량을 갖도록 복제된 지연회로를 통해 생성되는 신호로 파이프래치회로의 신호입출력을 제어함으로써 파이프래치회로의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 지연경로정보생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 지연경로정보생성회로에 포함된 내부지연량검출회로의 구성을 도시한 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 출력인에이블신호생성회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 출력인에이블신호생성회로에 포함된 제1 지연회로의 구성을 도시한 회로도이다.
도 6은 도 4에 도시된 출력인에이블신호생성회로에 포함된 제2 지연회로의 구성을 도시한 회로도이다.
도 7은 도 4에 도시된 출력인에이블신호생성회로에 포함된 제2 전치제어신호생성회로의 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 제2 전치제어신호생성회로에 포함된 시프팅회로의 구성을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 10은 도 1 내지 도 9에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치는 위상비교회로(1), 커맨드디코더(2), 내부클럭생성회로(3), 지연경로정보생성회로(4), 출력인에이블신호생성회로(5) 및 데이터입출력회로(6)를 포함할 수 있다.
위상비교회로(1)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상을 비교하여 위상정보신호(REG<1:3>)를 생성할 수 있다. 위상비교회로(1)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상차 정보를 포함하는 위상정보신호(REG<1:3>)를 생성할 수 있다. 클럭(CLK)은 외부에서 입력되고 주기적으로 토글링되는 신호로 설정될 수 있다. DLL클럭(DLL_CLK)은 반도체장치에 구비되는 일반적인 지연고정루프(DLL:Delay Locked Loop)에서 생성되는 신호로 설정될 수 있다. 클럭(CLK)과 DLL클럭(DLL_CLK)은 서로 다른 위상을 갖는 신호로 설정될 수 있다. DLL클럭(DLL_CLK)의 위상은 후술하는 스트로브신호(DQS)의 위상과 동일한 위상으로 설정될 수 있다. 위상정보신호(REG<1:3>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다.
커맨드디코더(2)는 커맨드(CMD)를 디코딩하여 내부커맨드(RD)를 생성할 수 있다. 커맨드(CMD)는 반도체장치를 제어하는 컨트롤러 및 테스트장치로부터 입력되는 신호로 설정될 수 있다. 커맨드(CMD)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 실시예에 따라 다수 비트를 포함하는 신호로 설정될 수 있다. 내부커맨트(RD)는 리드동작에 진입하기 위한 커맨드로 설정될 수 있다. 내부커맨트(RD)는 반도체장치의 다양한 동작에 진입하기 위한 다양한 커맨드 중 하나로 설정될 수 있다.
내부클럭생성회로(3)는 클럭(CLK)에 응답하여 주기적으로 토글링되는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(3)는 내부클럭(ICLK)에 동기되어 인에이블되는 입력클럭(ENCLK)을 생성할 수 있다. 내부클럭(ICLK)은 클럭(CLK)과 주파수가 동일하게 설정될 수 있다. 내부클럭(ICLK)은 클럭(CLK)과 동일한 주기로 토글링되는 신호로 설정될 수 있다. 입력클럭(ENCLK)은 내부클럭(ICLK)에 동기되어 인에이블되는 레벨신호로 설정될 수 있다. 입력클럭(ENCLK)이 인에이블되는 로직레벨은 실시예에 따라 다양하게 설정될 수 있다.
지연경로정보생성회로(4)는 입력클럭(ENCLK)에 응답하여 내부지연량 정보를 포함하는 경로정보신호(TDI<1:3>)를 생성할 수 있다. 경로정보신호(TDI<1:3>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다. 내부지연량은 커맨드(CMD)로부터 내부커맨드(RD)가 생성되는 커맨드디코더(2)의 지연량과 출력인에이블신호생성회로(5)에 포함된 제1 및 제2 지연회로(도 4의 512,513)의 지연량 및 데이터입출력회로(6)의 지연량의 합으로 설정될 수 있다.
출력인에이블신호생성회로(5)는 내부클럭(ICLK) 및 입력클럭(ENCLK)에 응답하여 내부커맨드(RD)를 래치하여 출력인에이블신호(OE)를 생성할 수 있다. 출력인에이블신호생성회로(5)는 내부클럭(ICLK) 및 입력클럭(ENCLK)으로부터 생성되는 제1 전치제어신호(도 4의 PPI)에 응답하여 내부커맨드(RD)를 래치할 수 있다. 출력인에이블신호생성회로(5)는 내부클럭(ICLK) 및 제1 전치제어신호(도 4의 PPI)를 지연하여 생성되는 동작클럭(DCLK) 및 제2 전치제어신호(도 4의 PPO)에 응답하여 래치된 내부커맨드(RD)를 출력인에이블신호(OE)로 출력할 수 있다.
데이터입출력회로(6)는 출력인에이블신호(OE)에 응답하여 스트로브신호(DQS)에 동기되어 입력데이터(DIN)를 출력데이터(DOUT)로 출력할 수 있다. 데이터입출력회로(6)는 출력인에이블신호(OE)가 인에이블되는 경우 스트로브신호(DQS)에 동기되어 입력데이터(DIN)를 래치할 수 있다. 데이터입출력회로(6)는 출력인에이블신호(OE)가 인에이블되는 경우 스트로브신호(DQS)에 동기되어 래치된 입력데이터(DIN)를 출력데이터(DOUT)로 출력할 수 있다. 출력데이터(DOUT)는 실시예에 따라 외부로 출력되는 데이터 또는 반도체장치의 메모리회로(미도시)에 저장되는 데이터로 설정될 수 있다.
도 2를 참고하면 지연경로정보생성회로(4)는 내부지연회로(41) 및 내부지연량검출회로(42)를 포함할 수 있다.
내부지연회로(41)는 입력클럭(ENCLK)을 지연하여 전달신호(TD)를 생성할 수있다. 내부지연회로(41)는 반도체장치의 내부지연량을 복제한 레플리카 딜레이회로로 구현될 수 있다. 내부지연량은 커맨드(CMD)로부터 내부커맨드(RD)가 생성되는 커맨드디코더(2)의 지연량과 출력인에이블신호생성회로(5)에 포함된 제1 및 제2 지연회로(도 4의 512,513)의 지연량 및 데이터입출력회로(6)의 지연량의 합으로 설정될 수 있다.
내부지연량검출회로(42)는 입력클럭(ENCLK) 및 전달신호(TD)에 응답하여 내부클럭(ICLK)의 토글링횟수에 따라 경로정보신호(TDI<1:3>)를 생성할 수 있다. 내부지연량검출회로(42)는 입력클럭(ENCLK)이 인에이블되는 시점부터 전달신호(TD)가 인에이블되는 시점까지 내부클럭(ICLK)의 펄스에 따라 카운팅되는 경로정보신호(TDI<1:3>)를 생성할 수 있다. 경로정보신호(TDI<1:3>)는 반도체장치의 내부지연량 정보를 포함할 수 있다.
도 3을 참고하면 내부지연량검출회로(42)는 구간신호생성회로(421) 및 카운터(422)를 포함할 수 있다.
구간신호생성회로(421)는 제1 펄스신호생성회로(4211), 제2 펄스신호생성회로(4212) 및 래치회로(4213)를 포함할 수 있다.
제1 펄스신호생성회로(4211)는 입력클럭(ENCLK)에 응답하여 발생하는 펄스를 포함하는 제1 펄스신호(P<1>)를 생성할 수 있다. 제1 펄스신호생성회로(4211)는 입력클럭(ENCLK)이 로직하이레벨로 입력되는 경우 로직하이레벨의 펄스를 포함하는 제1 펄스신호(P<1>)를 생성할 수 있다.
제2 펄스신호생성회로(4212)는 전달신호(TD)에 응답하여 발생하는 펄스를 포함하는 제2 펄스신호(P<2>)를 생성할 수 있다. 제2 펄스신호생성회로(4212)는 전달신호(TD)가 로직하이레벨로 입력되는 경우 로직하이레벨의 펄스를 포함하는 제2 펄스신호(P<2>)를 생성할 수 있다.
래치회로(4213)는 제1 펄스신호(P<1>) 및 제2 펄스신호(P<2>)에 응답하여 인에이블되는 구간신호(PD)를 생성할 수 있다. 래치회로(4213)는 제1 펄스신호(P<1>)의 펄스 입력시점부터 제2 펄스신호(P<2>)의 펄스 입력시점까지 인에이블되는 구간신호(PD)를 생성할 수 있다. 래치회로(4213)는 제1 펄스신호(P<1>)의 펄스 입력시점에 로직로우레벨에서 로직하이레벨로 레벨천이하는 구간신호(PD)를 생성할 수 있다. 래치회로(4213)는 제2 펄스신호(P<2>)의 펄스 입력시점에 로직하이레벨에서 로직로우레벨로 레벨천이하는 구간신호(PD)를 생성할 수 있다. 구간신호(PD)의 인에이블 구간은 로직하이레벨 구간으로 설정되지만 실시예에 따라 로직로우레벨 구간으로 설정될 수 있다.
카운터(422)는 구간신호(PD)의 인에이블 구간 동안 내부클럭(ICLK)에 응답하여 카운팅되는 경로정보신호(TDI<1:3>)를 생성할 수 있다. 카운터(422)는 구간신호(PD)가 로직하이레벨로 인에이블되는 구간 동안 내부클럭(ICLK)의 토글링 횟수에 따라 카운팅되는 경로정보신호(TDI<1:3>)를 생성할 수 있다.
도 4를 참고하면 출력인에이블신호생성회로(5)는 전치제어신호생성회로(51), 입출력제어신호생성회로(52) 및 파이프래치회로(53)를 포함할 수 있다.
전치제어신호생성회로(51)는 제1 전치제어신호성회로(511), 제1 지연회로(512), 제2 지연회로(513) 및 제2 전치제어신호생성회로(514)를 포함할 수 있다.
제1 전치제어신호성회로(511)는 내부클럭(ICLK)에 동기되어 입력클럭(ENCLK)을 래치하여 제1 전치제어신호(PPI)를 생성할 수 있다. 제1 전치제어신호성회로(511)는 내부클럭(ICLK)의 폴링엣지 동기되어 입력클럭(ENCLK)을 래치하여 제1 전치제어신호(PPI)를 생성할 수 있다. 제1 전치제어신호성회로(511)는 플립플롭으로 구현될 수 있다. 제1 전치제어신호성회로(511)는 실시예에 따라 내부클럭(ICLK)의 라이징엣지에 동기되어 입력클럭(ENCLK)을 래치하여 제1 전치제어신호(PPI)를 생성하도록 구현될 수 있다.
제1 지연회로(512)는 위상정보신호(REG<1:3>)에 따라 설정되는 지연량으로 내부클럭(ICLK)을 지연하여 동작클럭(DCLK)을 생성할 수 있다. 제1 지연회로(512)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상차 정보를 포함하는 위상정보신호(REG<1:3>)에 의해 DLL클럭(DLL_CLK)의 위상과 동일한 위상을 갖는 동작클럭(DCLK)을 생성할 수 있다.
제2 지연회로(513)는 위상정보신호(REG<1:3>)에 따라 설정되는 지연량으로 제1 전치제어신호(PPI)를 지연하여 지연제어신호(DPPI)를 생성할 수 있다. 제2 지연회로(513)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상차 정보를 포함하는 위상정보신호(REG<1:3>)에 의해 DLL클럭(DLL_CLK)의 위상과 동일한 위상을 갖는 지연제어신호(DPPI)를 생성할 수 있다.
한편, 제1 지연회로(512)와 제2 지연회로(513)는 동일하게 복제된 레플리카 지연회로로 구현될 수 있다. 따라서, 동작클럭(DCLK)과 지연제어신호(DPPI)의 위상은 동일하게 설정될 수 있다. 여기서, 동작클럭(DCLK)과 지연제어신호(DPPI)의 위상이 동일하다는 의미는 동작클럭(DCLK)의 레벨천이 시점과 지연제어신호(DPPI)의 레벨천이 시점이 동일한 시점임을 의미한다.
제2 전치제어신호생성회로(514)는 리드레이턴시신호(RL<1:3>) 및 경로정보신호(TDI<1:3>)에 의해 설정되는 지연량으로 지연제어신호(DPPI)를 지연하여 제2 전치제어신호(PPO)를 생성할 수 있다.
입출력제어신호생성회로(52)는 입력제어신호생성회로(521) 및 출력제어신호생성회로(522)를 포함할 수 있다.
입력제어신호생성회로(521)는 제1 전치제어신호(PPI)에 응답하여 내부클럭(ICLK)에 동기되어 인에이블되는 입력제어신호(PIN<1:N>)를 생성할 수 있다. 입력제어신호생성회로(521)는 제1 전치제어신호(PPI)가 인에이블되는 경우 내부클럭(ICLK)에 동기되어 순차적으로 인에이블되는 입력제어신호(PIN<1:N>)를 생성할 수 있다. 입력제어신호생성회로(521)는 리셋신호(RST)에 응답하여 입력제어신호(PIN<1:N>)를 초기화할 수 있다. 입력제어신호(PIN<1:N>)가 초기화되는 동작은 입력제어신호(PIN<1:N>)가 모두 디스에이블됨을 의미한다. 입력제어신호(PIN<1:N>)의 비트수 N은 실시예에 따라 다양하게 설정될 수 있다. 리셋신호(RST)는 반도체장치의 초기화동작 또는 입력제어신호(PIN<1:N>) 및 출력제어신호(POUT<1:N>)가 모두 인에이블된 이후 생성되는 신호로 설정될 수 있다.
출력제어신호생성회로(522)는 제2 전치제어신호(PPO)에 응답하여 동작클럭(DCLK)에 동기되어 인에이블되는 출력제어신호(POUT<1:N>)를 생성할 수 있다. 출력제어신호생성회로(522)는 제2 전치제어신호(PPO)가 인에이블되는 경우 동작클럭(DCLK)에 동기되어 순차적으로 인에이블되는 출력제어신호(POUT<1:N>)를 생성할 수 있다. 출력제어신호생성회로(522)는 리셋신호(RST)에 응답하여 출력제어신호(POUT<1:N>)를 초기화할 수 있다. 출력제어신호(POUT<1:N>)가 초기화되는 동작은 출력제어신호(POUT<1:N>)가 모두 디스에이블됨을 의미한다. 출력제어신호(POUT<1:N>)의 비트수 N은 실시예에 따라 다양하게 설정될 수 있다. 리셋신호(RST)는 반도체장치의 초기화동작 또는 입력제어신호(PIN<1:N>) 및 출력제어신호(POUT<1:N>)가 모두 인에이블된 이후 생성되는 신호로 설정될 수 있다.
파이프래치회로(53)는 입력제어신호(PIN<1:N>) 및 출력제어신호(POUT<1:N>)에 응답하여 내부커맨드(RD)를 출력인에이블신호(OE)로 출력할 수 있다. 파이프래치회로(53)는 입력제어신호(PIN<1:N>)에 응답하여 내부커맨드(RD)를 래치할 수 있다. 파이프래치회로(53)는 출력제어신호(POUT<1:N>)에 응답하여 래치된 내부커맨드(RD)를 출력인에이블신호(OE)로 출력할 수 있다. 파이프래치회로(53)는 FIFO(First In First Out)회로로 구현되어 내부커맨드(RD)를 출력인에이블신호(OE)로 출력할 수 있다. FIFO(First In First Out)회로는 선입선처리방식의 회로를 의미하며 먼저 입력된 신호가 먼저 출력되도록 구현되는 회로를 의미한다.
좀더 구체적으로 FIFO(First In First Out)회로로 구현되는 파이프래치회로(53)의 동작을 예를 들어 설명하면 다음과 같다.
파이프래치회로(53)는 입력제어신호(PIN<1>)가 생성되는 시점에 내부커맨드(RD)가 입력되는 경우 출력제어신호(POUT<1>)가 생성되는 시점에 래치된 내부커맨드(RD)를 출력인에이블신호(OE)로 출력한다. 또한, 파이프래치회로(53)는 입력제어신호(PIN<N>)가 생성되는 시점에 내부커맨드(RD)가 입력되는 경우 출력제어신호(POUT<N>)가 생성되는 시점에 래치된 내부커맨드(RD)를 출력인에이블신호(OE)로 출력한다.
도 5를 참고하면 제1 지연회로(512)는 제1 단위지연회로(5121), 제2 단위지연회로(5122) 및 제3 단위지연회로(5123)를 포함할 수 있다.
제1 단위지연회로(5121)는 접지전압(VSS)과 전원전압(VDD)에 응답하여 위상정보신호(REG<1>)가 로직하이레벨인 경우 내부클럭(ICLK)을 제1 지연신호(DS<1>)로 출력할 수 있다. 제1 단위지연회로(5121)는 접지전압(VSS)과 전원전압(VDD)에 응답하여 위상정보신호(REG<1>)가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 제1 지연신호(DS<1>)를 생성할 수 있다.
제2 단위지연회로(5122)는 제1 지연신호(DS<1>)와 전원전압(VDD)에 응답하여 위상정보신호(REG<2>)가 로직하이레벨인 경우 내부클럭(ICLK)을 제2 지연신호(DS<2>)로 출력할 수 있다. 제2 단위지연회로(5122)는 전원전압(VDD)에 응답하여 위상정보신호(REG<2>)가 로직로우레벨인 경우 제1 지연신호(DS<1>)를 제2 지연신호(DS<2>)로 출력할 수 있다.
제3 단위지연회로(5123)는 제2 지연신호(DS<2>)와 전원전압(VDD)에 응답하여 위상정보신호(REG<3>)가 로직하이레벨인 경우 내부클럭(ICLK)을 동작클럭(DCLK)으로 출력할 수 있다. 제3 단위지연회로(5123)는 전원전압(VDD)에 응답하여 위상정보신호(REG<3>)가 로직로우레벨인 경우 제2 지연신호(DS<2>)를 동작클럭(DCLK)으로 출력할 수 있다.
도 5에 도시된 제1 지연회로(512)는 제1 내지 제3 단위지연회로(5121,5122,5123)를 포함하도록 도시되어 있지만 실시예에 따라 다양한 수의 단위지연회로를 포함하도록 구현될 수 있다.
도 6을 참고하면 제2 지연회로(513)는 제4 단위지연회로(5131), 제5 단위지연회로(5132) 및 제6 단위지연회로(5133)를 포함할 수 있다.
제4 단위지연회로(5131)는 접지전압(VSS)과 전원전압(VDD)에 응답하여 위상정보신호(REG<1>)가 로직하이레벨인 경우 제1 전치제어신호(PPI)를 제3 지연신호(DS<3>)로 출력할 수 있다. 제4 단위지연회로(5131)는 접지전압(VSS)과 전원전압(VDD)에 응답하여 위상정보신호(REG<1>)가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 제3 지연신호(DS<3>)를 생성할 수 있다.
제5 단위지연회로(5132)는 제3 지연신호(DS<3>)와 전원전압(VDD)에 응답하여 위상정보신호(REG<2>)가 로직하이레벨인 경우 제1 전치제어신호(PPI)를 제4 지연신호(DS<4>)로 출력할 수 있다. 제5 단위지연회로(5132)는 전원전압(VDD)에 응답하여 위상정보신호(REG<2>)가 로직로우레벨인 경우 제3 지연신호(DS<3>)를 제4 지연신호(DS<4>)로 출력할 수 있다.
제6 단위지연회로(5133)는 제4 지연신호(DS<4>)와 전원전압(VDD)에 응답하여 위상정보신호(REG<3>)가 로직하이레벨인 경우 제1 전치제어신호(PPI)를 지연제어신호(DPPI)로 출력할 수 있다. 제6 단위지연회로(5133)는 전원전압(VDD)에 응답하여 위상정보신호(REG<3>)가 로직로우레벨인 경우 제4 지연신호(DS<4>)를 지연제어신호(DPPI)로 출력할 수 있다.
도 6에 도시된 제2 지연회로(513)는 제4 내지 제6 단위지연회로(5131,5132,5133)를 포함하도록 도시되어 있지만 실시예에 따라 다양한 수의 단위지연회로를 포함하도록 구현될 수 있다.
도 7을 참고하면 제2 전치제어신호생성회로(514)는 내부코드생성회로(5141), 디코더(5142) 및 시프팅회로(5143)를 포함할 수 있다.
내부코드생성회로(5141)는 리드레이턴시신호(RL<1:3>) 및 경로정보신호(TDI<1:3>)의 조합을 연산하여 내부코드(IC<1:3>)를 생성할 수 있다. 내부코드생성회로(5141)는 리드레이턴시신호(RL<1:3>)에서 경로정보신호(TDI<1:3>)를 감산하여 내부코드(IC<1:3>)를 생성할 수 있다. 내부코드생성회로(5141)는 리드레이턴시구간에서 내부지연량만큼의 지연량이 감압된 지연량 정보를 포함하는 내부코드(IC<1:3>)를 생성할 수 있다.
디코더(5142)는 내부코드(IC<1:3>)를 디코딩하여 디코딩신호(DEC<1:8>)를 생성할 수 있다. 디코더(5142)는 내부코드(IC<1:3>)를 디코딩하여 선택적으로 인에이블되는 디코딩신호(DEC<1:8>)를 생성할 수 있다. 디코더(5142)는 N개의 신호를 입력받아 2N개의 신호를 생성하는 일반적인 디코더로 구현될 수 있다.
시프팅회로(5143)는 동작클럭(DCLK)에 동기되어 디코딩신호(DEC<1:8>)에 따라 설정되는 지연량으로 지연제어신호(DPPI)를 지연하여 제2 전치제어신호(PPO)를 생성할 수 있다.
도 8을 참고하면 시프팅회로(5143)는 제1 내지 제8 단위시프팅회로(SF51~SF58)를 포함할 수 있다.
제1 단위시프팅회로(SF51)는 디코딩신호(DEC<8>)가 디스에이블되는 경우 지연제어신호(DPPI)를 동작클럭(DCLK)의 1주기만큼 지연하여 제1 시프팅신호(SF<1>)를 생성할 수 있다. 제1 단위시프팅회로(SF51)는 디코딩신호(DEC<8>)가 인에이블되는 경우 지연제어신호(DPPI)를 제1 시프팅신호(SF<1>)로 전달할 수 있다.
제2 단위시프팅회로(SF52)는 디코딩신호(DEC<7>)가 디스에이블되는 경우 제1 시프팅신호(SF<1>)를 동작클럭(DCLK)의 1주기만큼 지연하여 제2 시프팅신호(SF<2>)를 생성할 수 있다. 제2 단위시프팅회로(SF52)는 디코딩신호(DEC<7>)가 인에이블되는 경우 지연제어신호(DPPI)를 제2 시프팅신호(SF<2>)로 전달할 수 있다.
제3 단위시프팅회로(미도시)는 디코딩신호(DEC<6>)가 디스에이블되는 경우 제2 시프팅신호(SF<2>)를 동작클럭(DCLK)의 1주기만큼 지연하여 제3 시프팅신호(미도시)를 생성할 수 있다. 제3 단위시프팅회로(미도시)는 디코딩신호(DEC<6>)가 인에이블되는 경우 지연제어신호(DPPI)를 제3 시프팅신호(미도시)로 전달할 수 있다.
제4 단위시프팅회로(미도시)는 디코딩신호(DEC<5>)가 디스에이블되는 경우 제3 시프팅신호(미도시)를 동작클럭(DCLK)의 1주기만큼 지연하여 제4 시프팅신호(미도시)를 생성할 수 있다. 제4 단위시프팅회로(미도시)는 디코딩신호(DEC<5>)가 인에이블되는 경우 지연제어신호(DPPI)를 제4 시프팅신호(미도시)로 전달할 수 있다.
제5 단위시프팅회로(미도시)는 디코딩신호(DEC<4>)가 디스에이블되는 경우 제4 시프팅신호(미도시)를 동작클럭(DCLK)의 1주기만큼 지연하여 제5 시프팅신호(미도시)를 생성할 수 있다. 제5 단위시프팅회로(미도시)는 디코딩신호(DEC<4>)가 인에이블되는 경우 지연제어신호(DPPI)를 제5 시프팅신호(미도시)로 전달할 수 있다.
제6 단위시프팅회로(미도시)는 디코딩신호(DEC<3>)가 디스에이블되는 경우 제5 시프팅신호(미도시)를 동작클럭(DCLK)의 1주기만큼 지연하여 제6 시프팅신호(미도시)를 생성할 수 있다. 제6 단위시프팅회로(미도시)는 디코딩신호(DEC<3>)가 인에이블되는 경우 지연제어신호(DPPI)를 제6 시프팅신호(미도시)로 전달할 수 있다.
제7 단위시프팅회로(미도시)는 디코딩신호(DEC<2>)가 디스에이블되는 경우 제6 시프팅신호(미도시)를 동작클럭(DCLK)의 1주기만큼 지연하여 제7 시프팅신호(SF<7>)를 생성할 수 있다. 제7 단위시프팅회로(미도시)는 디코딩신호(DEC<2>)가 인에이블되는 경우 지연제어신호(DPPI)를 제7 시프팅신호(SF<7>)로 전달할 수 있다.
제8 단위시프팅회로(SF58)는 디코딩신호(DEC<1>)가 디스에이블되는 경우 제7 시프팅신호(SF<7>)를 동작클럭(DCLK)의 1주기만큼 지연하여 제8 시프팅신호(SF<8>)를 생성할 수 있다. 제8 단위시프팅회로(SF58)는 디코딩신호(DEC<1>)가 인에이블되는 경우 지연제어신호(DPPI)를 제8 시프팅신호(SF<8>)로 전달할 수 있다.
좀 더 구체적으로 디코딩신호(DEC<1:8>)에 따라 설정되는 지연량으로 지연제어신호(DPPI)를 지연하여 제2 전치제어신호(PPO)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
시프팅회로(5143)는 디코딩신호(DEC<8>)가 선택적으로 인에이블되는 경우 지연제어신호(DPPI)를 동작클럭(DCLK)의 7주기만큼 지연하여 제2 전치제어신호(PPO)를 생성할 수 있다. 시프팅회로(5143)는 디코딩신호(DEC<1>)가 선택적으로 인에이블되는 경우 지연제어신호(DPPI)를 제2 전치제어신호(PPO)로 전달할 수 있다. 또한, 시프팅회로(5143)는 초기화동작에서 디코딩신호(DEC<1:8>)가 모두 디스에이블되는 경우 지연제어신호(DPPI)를 동작클럭(DCLK)의 8주기만큼 지연하여 제2 전치제어신호(PPO)를 생성할 수 있다.
도 6을 참고하여 본 발명의 반도체장치의 동작을 설명하되 제1 구동신호(RDO) 및 제2 구동신호(FDO)의 로직레벨에 따라 토글링되는 스트로브신호(DQS)를 생성하고, 스트로브신호(DQS)에 동기되어 입력데이터(DIN)를 래치하여 출력데이터(DOUT)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
도 9를 참고하여 본 발명의 반도체장치의 동작을 설명하되 동일한 지연량을 갖도록 복제된 제1 지연회로(512) 및 제2 지연회로(513)를 통해 파이프래치회로(53)의 신호입출력을 제어하여 입력데이터(DIN)를 출력데이터(DOUT)로 출력하는 동작을 설명하면 다음과 같다.
위상비교회로(1)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상을 비교하여 위상정보신호(REG<1:3>)를 생성한다. 위상정보신호(REG<1:3>)는 클럭(CLK)과 DLL클럭(DLL_CLK)의 위상차 정보를 포함하도록 생성된다.
내부클럭생성회로(3)는 클럭(CLK)에 응답하여 주기적으로 토글링되는 내부클럭(ICLK)을 생성한다.
출력인에이블신호생성회로(5)의 제1 지연회로(512)는 위상정보신호(REG<1:3>)에 따라 설정되는 지연량으로 내부클럭(ICLK)을 지연하여 동작클럭(DCLK)을 생성한다.
T1 시점에 내부클럭생성회로(3)는 내부클럭(ICLK)의 라이징엣지에 동기되어 로직하이레벨로 인에이블되는 입력클럭(ENCLK)을 생성한다.
T2 시점에 출력인에이블신호생성회로(5)의 제1 전치제어신호생성회로(511)는 내부클럭(ICLK)에 동기되어 입력클럭(ENCLK)을 래치하여 로직하이레벨의 제1 전치제어신호(PPI)를 생성한다. 제1 전치제어신호(PPI)는 내부클럭(ICLK)에 동기되어 생성된다.
출력인에이블신호생성회로(5)의 입력제어신호생성회로(521)는 제1 전치제어신호(PPI)에 응답하여 내부클럭(ICLK)에 동기되어 순차적으로 인에이블되는 입력제어신호(PIN<1:N>)를 생성한다.
T3 시점에 커맨드디코더(2)는 커맨드(CMD)를 디코딩하여 내부커맨드(RD)를 생성할 수 있다. T2 시점부터 T3 시점까지는 커맨드(CMD)로부터 내부커맨드(RD)가 생성되는 커맨드디코더(2)의 지연량(D1)으로 설정된다.
출력인에이블신호생성회로(5)의 파이프래치회로(53)는 입력제어신호(PIN<2>)에 응답하여 내부커맨드(RD)를 래치한다.
T4 시점에 출력인에이블신호생성회로(5)의 제2 지연회로(513)는 위상정보신호(REG<1:3>)에 따라 설정되는 지연량으로 제1 전치제어신호(PPI)를 지연하여 로직하이레벨의 지연제어신호(DPPI)를 생성한다. 지연제어신호(DPPI)는 동작클럭(DCLK)에 동기되어 생성되므로 동작클럭(DCLK)과 위상이 동일하게 설정된다.
T2 시점부터 T4 시점까지는 제1 및 제2 지연회로(도 4의 512,513)의 지연량(D2)으로 설정된다.
T5 시점에 출력인에이블신호생성회로(5)의 제2 전치제어신호생성회로(514)는 리드레이턴시신호(RL<1:3>) 및 경로정보신호(TDI<1:3>)에 의해 설정되는 지연량으로 지연제어신호(DPPI)를 지연하여 로직하이레벨의 제2 전치제어신호(PPO)를 생성한다. 제2 전치제어신호(PPO)는 지연제어신호(DPPI)로부터 생성되므로 동작클럭(DCLK)과 위상이 동일하게 설정된다. T4 시점부터 T5 시점까지는 리드레이턴시구간에서 내부지연량만큼의 지연구간을 감산한 지연량(D4)이다. 여기서, 내부지연량은 앞서 설명한 커맨드(CMD)로부터 내부커맨드(RD)가 생성되는 커맨드디코더(2)의 지연량(D1)과 출력인에이블신호생성회로(5)에 포함된 제1 및 제2 지연회로(도 4의 512,513)의 지연량(D2)과 후술하는 데이터입출력회로(6)의 지연량(D3)의 합으로 설정될 수 있다.
출력인에이블신호생성회로(5)의 출력제어신호생성회로(522)는 제2 전치제어신호(PPO)에 응답하여 동작클럭(DCLK)에 동기되어 순차적으로 인에이블되는 출력제어신호(POUT<1:N>)를 생성한다.
T6 시점에 파이프래치회로(53)는 출력제어신호(POUT<2>)에 응답하여 입력제어신호(PIN<2>)에 응답하여 래치된 내부커맨드(RD)를 출력인에이블신호(OE)로 출력한다.
T7 시점에 데이터입출력회로(7)는 로직하이레벨의 출력인에이블신호(OE)에 응답하여 스트로브신호(DQS)에 동기되어 입력데이터(DIN)를 출력데이터(DOUT)로 출력한다. T6 시점부터 T7 시점까지는 데이터입출력회로(6)의 지연량(D3)으로 설정된다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 서로 다른 위상을 갖는 이종클럭인 클럭과 DLL클럭을 사용하여 입출력이 제어되는 파이프래치회로에 있어서 동일한 지연량을 갖도록 복제된 제1 및 제2 지연회로를 통해 생성되는 신호로 파이프래치회로의 신호입출력을 제어함으로써 파이프래치회로의 신뢰성을 확보할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 위상비교회로 2. 커맨드디코더
3. 내부클럭생성회로 4. 지연경로정보생성회로
5. 출력인에이블신호생성회로 6. 데이터입출력회로
41. 내부지연회로 42. 내부지연량검출회로
51. 전치제어신호생성회로 52. 입출력제어신호생성회로
53. 파이프래치회로 421. 구간신호생성회로
422. 카운터 511. 제1 전치제어신호생성회로
512. 제1 지연회로 513. 제2 지연회로
514. 제2 전치제어신호생성회로 521. 입력제어신호생성회로
522. 출력제어신호생성회로 4211. 제1 펄스신호생성회로
4212. 제2 펄스신호생성회로 4213. 래치회로
5121. 제1 단위지연회로 5122. 제2 단위지연회로
5123. 제3 단위지연회로 5131. 제4 단위지연회로
5132. 제5 단위지연회로 5133. 제6 단위지연회로
5141. 내부코드생성회로 5142. 디코더
5143. 시프팅회로 SF51. 제1 시프팅회로
SF52. 제2 시프팅회로 SF58. 제8 시프팅회로

Claims (20)

  1. 클럭과 DLL클럭의 위상차를 감지하여 위상정보신호를 생성하는 위상비교회로;
    내부클럭 및 입력클럭으로부터 생성되는 제1 전치제어신호에 응답하여 내부커맨드를 래치하고, 상기 위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭 및 상기 제1 전치제어신호를 지연하여 생성되는 동작클럭 및 제2 전치제어신호에 응답하여 래치된 상기 내부커맨드를 출력인에이블신호로 출력하는 출력인에이블신호생성회로; 및
    상기 출력인에이블신호에 응답하여 스트로브신호에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 동작클럭과 상기 제2 전치제어신호는 동일하게 복제된 제1 및 제2 지연회로를 통해 생성되는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 클럭과 상기 DLL클럭은 서로 다른 위상을 갖는 신호인 반도체장치.
  4. 제 1 항에 있어서, 상기 DLL클럭은 상기 스트로브신호의 위상과 동일한 위상을 갖는 신호인 반도체장치.
  5. 제 1 항에 있어서, 상기 출력인에이블신호생성회로는
    상기 내부클럭에 동기되어 상기 입력클럭을 래치하여 상기 제1 전치제어신호를 생성하고, 상기 위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭을 지연하여 상기 동작클럭을 생성하며, 상기 위상정보신호에 따라 설정되는 지연량으로 상기 제1 전치제어신호를 지연하여 상기 제2 전치제어신호를 생성하는 전치제어신호생성회로;
    상기 제1 전치제어신호에 응답하여 상기 내부클럭에 동기되어 인에이블되는 입력제어신호를 생성하고, 상기 제2 전치제어신호에 응답하여 상기 동작클럭에 동기되어 인에이블되는 출력제어신호를 생성하는 입출력제어신호생성회로; 및
    상기 입력제어신호에 응답하여 상기 내부커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 내부커맨드를 상기 출력인에이블신호로 출력하는 파이프래치회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 전치제어신호생성회로는
    상기 내부클럭에 동기되어 상기 입력클럭을 래치하여 상기 제1 전치제어신호를 생성하는 제1 전치제어신호생성회로;
    상기 위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭을 지연하여 상기 동작클럭을 생성하는 제1 지연회로;
    상기 위상정보신호에 따라 설정되는 지연량으로 상기 제1 전치제어신호를 지연하여 지연제어신호를 생성하는 제2 지연회로; 및
    리드레이턴시신호 및 경로정보신호에 의해 설정되는 지연량으로 상기 지연제어신호를 지연하여 상기 제2 전치제어신호를 생성하는 제2 전치제어신호생성회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제2 전치제어신호생성회로는
    상기 리드레이턴시신호에서 내부지연량 정보를 포함하는 상기 경로정보신호를 감산하여 내부코드를 생성하는 내부코드생성회로;
    상기 내부코드를 디코딩하여 선택적으로 인에이블되는 디코딩신호를 생성하는 디코더; 및
    상기 동작클럭에 동기되어 상기 디코딩신호에 따라 설정되는 지연량으로 상기 지연제어신호를 지연하여 상기 제2 전치제어신호를 생성하는 시프팅회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 제2 전치제어신호는 상기 커맨드가 입력되는 시점부터 상기 출력데이터가 출력되는 시점인 리드레이턴시 구간으로부터 상기 내부지연량만큼 감산된 시점에 인에이블되는 신호인 반도체장치.
  9. 제 5 항에 있어서, 상기 입출력제어신호생성회로는
    상기 제1 전치제어신호에 응답하여 상기 내부클럭에 동기되어 인에이블되는 상기 입력제어신호를 생성하는 입력제어신호생성회로; 및
    상기 제2 전치제어신호에 응답하여 상기 동작클럭에 동기되어 인에이블되는 상기 출력제어신호를 생성하는 출력제어신호생성회로를 포함하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 클럭과 동일한 주기로 토글링되는 상기 내부클럭 및 상기 내부클럭에 동기되어 인에이블되는 상기 입력클럭을 생성하는 내부클럭생성회로; 및
    상기 입력클럭에 응답하여 내부지연량 정보를 포함하는 경로정보신호를 생성하는 지연경로정보생성회로를 더 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 지연경로정보생성회로는
    상기 내부지연량과 동일한 지연량을 갖고 상기 입력클럭을 지연하여 전달신호를 생성하는 내부지연회로; 및
    상기 입력클럭 및 상기 전달신호에 응답하여 상기 내부클럭의 토글링 횟수에 따라 상기 경로정보신호를 생성하는 내부지연량검출회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 내부지연량은 상기 내부커맨드가 지연되는 제1 지연량, 제1 및 제2 지연회로가 갖는 제2 지연량 및 상기 데이터입출력회로가 갖는 제3 지연량의 합으로 설정되는 반도체장치.
  13. 제 11 항에 있어서, 상기 내부지연량검출회로는
    상기 입력클럭이 인에이블되는 시점부터 상기 전달신호가 인에이블되는 시점까지 인에이블되는 구간신호를 생성하는 구간신호생성회로; 및
    상기 구간신호의 인에이블 구간 동안 상기 내부클럭에 응답하여 카운팅되는 상기 경로정보신호를 생성하는 카운터를 포함하는 반도체장치.
  14. 내부클럭에 동기되어 입력클럭으로부터 제1 전치제어신호를 생성하고, 제1 지연회로를 통해 상기 내부클럭을 지연하여 동작클럭을 생성하며, 제2 지연회로를 통해 상기 제1 전치제어신호를 지연하여 제2 전치제어신호를 생성하는 전치제어신호생성회로; 및
    상기 내부클럭 및 상기 제1 전치제어신호에 따라 파이프래치회로의 신호입력을 제어하는 입력제어신호를 생성하고, 상기 동작클럭 및 상기 제2 전치제어신호에 따라 상기 파이프래치회로의 신호출력을 제어하는 출력제어신호를 생성하는 입출력제어신호생성회로를 포함하되, 상기 제1 지연회로 및 상기 제2 지연회로는 동일한 지연량을 갖도록 복제되는 반도체장치.
  15. 제 14 항에 있어서, 상기 전치제어신호생성회로는
    상기 내부클럭에 동기되어 상기 입력클럭을 래치하여 상기 제1 전치제어신호를 생성하는 제1 전치제어신호생성회로;
    위상정보신호에 따라 설정되는 지연량으로 상기 내부클럭을 지연하여 상기 동작클럭을 생성하는 상기 제1 지연회로;
    상기 위상정보신호에 따라 설정되는 지연량으로 상기 제1 전치제어신호를 지연하여 지연제어신호를 생성하는 상기 제2 지연회로; 및
    리드레이턴시신호 및 경로정보신호에 의해 설정되는 지연량으로 상기 지연제어신호를 지연하여 상기 제2 전치제어신호를 생성하는 제2 전치제어신호생성회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 위상정보신호는 외부에서 입력되는 클럭과 내부에서 생성되는 DLL클럭의 위상차 정보를 포함하는 신호인 반도체장치.
  17. 제 15 항에 있어서, 상기 제2 전치제어신호생성회로는
    상기 리드레이턴시신호에서 내부지연량 정보를 포함하는 상기 경로정보신호를 감산하여 내부코드를 생성하는 내부코드생성회로;
    상기 내부코드를 디코딩하여 선택적으로 인에이블되는 디코딩신호를 생성하는 디코더; 및
    상기 동작클럭에 동기되어 상기 디코딩신호에 따라 설정되는 지연량으로 상기 지연제어신호를 지연하여 상기 제2 전치제어신호를 생성하는 시프팅회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 제2 전치제어신호는 내부커맨드가 입력되는 시점부터 출력데이터가 출력되는 시점인 리드레이턴시 구간에서 상기 내부지연량이 감소된 시점에 인에이블되는 신호인 반도체장치.
  19. 제 14 항에 있어서,
    상기 파이프래치회로는 상기 입력제어신호에 응답하여 내부커맨드를 래치하고, 상기 출력제어신호에 응답하여 래치된 상기 내부커맨드를 출력인에이블신호로 출력하는 반도체장치.
  20. 제 19 항에 있어서,
    상기 출력인에이블신호에 응답하여 스트로브신호에 동기되어 입력데이터를 출력데이터로 출력하는 데이터입출력회로를 더 포함하는 반도체장치.
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