KR20200050679A - 반도체장치 - Google Patents

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Abstract

반도체장치는 동작설정신호가 입력되는 경우 설정비트의 로직레벨에 따라 버스트정보를 생성하고, 리드신호가 입력되는 경우 상기 버스트정보로부터 버스트제어신호를 생성하는 버스트제어회로 및 상기 버스트제어신호의 로직레벨에 따라 내부데이터에 대한 제1 및 제2 버스트동작을 수행하여 출력데이터로 출력하는 데이터처리회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 설정되는 버스트동작으로 리드동작을 수행하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 컬럼동작을 수행한다.
본 발명의 배경기술은 미국 등록특허 US9,721,633호에 개시되어 있다.
본 발명은 리드동작 전에 버스트동작을 설정하고, 리드동작 시 설정된 버스트동작으로 리드동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 동작설정신호가 입력되는 경우 설정비트의 로직레벨에 따라 버스트정보를 생성하고, 리드신호가 입력되는 경우 상기 버스트정보로부터 버스트제어신호를 생성하는 버스트제어회로 및 상기 버스트제어신호의 로직레벨에 따라 내부데이터에 대한 제1 및 제2 버스트동작을 수행하여 출력데이터로 출력하는 데이터처리회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 내부클럭 및 반전내부클럭에 동기 되어 커맨드어드레스의 조합에 따라 동작설정신호를 생성한 이후 리드신호를 생성하는 커맨드디코더, 상기 동작설정신호 및 상기 리드신호에 따라 설정비트로부터 버스트제어신호를 생성하는 버스트제어회로 및 상기 버스트제어신호의 로직레벨에 따라 내부데이터에 대한 제1 및 제2 버스트동작을 수행하여 출력데이터로 출력하는 데이터처리회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 리드동작 전에 버스트동작을 설정하고, 리드동작 시 설정된 버스트동작으로 리드동작을 수행함으로써 버스트동작을 설정하기 위한 추가시간을 줄일 수 있는 효과가 있다.
또한, 본 발명에 의하면 리드동작 전에 버스트동작을 설정하고, 리드동작 시 설정된 버스트동작으로 리드동작을 수행함으로써 버스트동작을 설정하기 위한 추가적인 커맨드 입력이 필요 없어 커맨드 입력효율 손실을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 반도체장치의 동작을 제어하기 위한 커맨드어드레스의 로직레벨을 설명하기 위한 표이다.
도 3은 도 1에 도시된 반도체장치에 포함된 버스트제어회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 버스트제어회로에 포함된 제어신호생성회로의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 버스트제어회로에 포함된 구동회로의 구성을 도시한 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 데이터처리회로의 구성을 도시한 블럭도이다.
도 7은 내부클럭 및 반전내부클럭과 제1 내지 제4 제어클럭들의 위상차를 설명하기 위한 타이밍도이다.
도 8은 도 6에 도시된 데이터처리회로에 포함된 선택신호생성회로의 구성을 도시한 블럭도이다.
도 9는 도 6에 도시된 데이터처리회로에 포함된 데이터정렬회로의 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 데이터정렬회로에 포함된 리드출력제어신호생성회로의 구성을 도시한 블럭도이다.
도 11은 도 9에 도시된 데이터정렬회로에 포함된 리드래치회로의 구성을 도시한 블럭도이다.
도 12는 도 6에 도시된 데이터처리회로에 포함된 선택데이터생성회로의 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 선택데이터생성회로에 포함된 제1 선택전달회로의 구성을 도시한 회로도이다.
도 14는 도 6에 도시된 데이터처리회로에 포함된 데이터출력회로의 구성을 도시한 블럭도이다.
도 15는 본 발명의 일실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
반도체장치에서는 뱅크그룹모드, 8 뱅크모드 및 16 뱅크모드가 제공될 수 있다. 뱅크그룹은 다수의 뱅크들을 포함할 수 있다. 예를 들어, 각각의 뱅크그룹은 4개의 뱅크들을 포함할 수 있다. 뱅크그룹모드에서는 하나의 커맨드에 의해 뱅크그룹에 포함된 1개 뱅크의 컬럼동작이 수행될 수 있다. 8 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 16 뱅크모드에서는 하나의 커맨드에 의해 각각 별개의 뱅크그룹에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드디코더(1), 버스트제어회로(2), 코어회로(3) 및 데이터처리회로(4)를 포함할 수 있다.
커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS) 및 제1 내지 제7 커맨드어드레스(CA<1:7>)의 조합에 따라 동작설정신호(CAS)를 생성한 이후 리드신호(ERT)를 생성할 수 있다. 커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS)가 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제1 조합인 경우 동작설정신호(CAS)를 생성할 수 있다. 커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS)가 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합인 경우 리드신호(ERT)를 생성할 수 있다. 동작설정신호(CAS)는 반도체장치의 버스트동작을 설정하기 위한 설정모드에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 리드신호(ERT)는 설정된 버스트동작에 의해 데이터(DAATA<1:16>)를 출력하기 위한 리드동작에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 리드신호(ERT)는 동작설정신호(CAS)가 생성되는 시점보다 내부클럭(ICLK)의 한 주기 구간 이후 생성될 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제1 조합 및 제2 조합의 로직레벨은 후술하는 도 2를 통해 구체적으로 설명하도록 한다.
버스트제어회로(2)는 동작설정신호(CAS) 및 리드신호(ERT)에 따라 설정비트(ICAFF<7>)로부터 버스트제어신호(B3)를 생성할 수 있다. 버스트제어회로(2)는 동작설정신호(CAS)가 입력되는 경우 설정비트(ICAFF<7>)로부터 버스트정보(도 4의 BI)를 생성할 수 있다. 버스트제어회로(2)는 리드신호(ERT)가 입력되는 경우 버스트정보(도 4의 BI)로부터 버스트제어신호(B3)를 생성할 수 있다. 설정비트(ICAFF<7>)는 반전클럭(ICLKB)에 동기 되어 입력 되는 제7 커맨드어드레스(CA<7>)로부터 생성될 수 있다. 설정비트(ICAFF<7>)는 버스트제어신호(B3)를 생성하기 위한 신호로 설정될 수 있다. 버스트제어신호(B3)를 생성하기 위한 설정비트는 실시예에 따라 제1 내지 제6 커맨드어드레스(CA<1:6>) 중 어느 하나로 설정될 수 있다.
코어회로(3)는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)을 포함할 수 있다. 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)들은 다수의 뱅크(미도시)를 포함할 수 있다. 코어회로(3)는 리드신호(ERT)가 입력되는 경우 제1 내지 제4 뱅크어드레스(BA<1:4>)의해 선택되는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)에 저장된 내부데이터(ID<1:16>)를 출력할 수 있다. 코어회로(3)에서 출력되는 제1 내지 제16 내부데이터(ID<1:16>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 코어회로(3)는 하나의 리드신호(ERT)에 의해 제1 내지 제16 내부데이터(ID<1:16>)가 출력된 이후 다시 제1 내지 제16 내부데이터(ID<1:16>)가 연속으로 출력될 수 있다. 코어회로(3)는 8 뱅크모드에서는 하나의 리드신호(ERT)에 의해 제1 내지 제4 뱅크그룹(BG1~BG4)에 포함된 2개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다. 코어회로(3)는 16 뱅크모드에서는 하나의 리드신호(ERT)에 의해 제1 내지 제4 뱅크그룹(BG1~BG4)에 포함된 4개 뱅크들의 컬럼동작이 순차적으로 수행될 수 있다.
데이터처리회로(4)는 버스트제어신호(B3)의 로직레벨에 따라 제1 내지 제16 내부데이터(ID<1:16>)에 대한 제1 및 제2 버스트동작을 수행하여 제1 내지 제16 출력데이터(DATA<1:16>)로 출력할 수 있다. 데이터처리회로(4)는 버스트제어신호(B3)의 로직레벨에 따라 제1 버스트동작을 수행하는 경우 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서변경 없이 제1 내지 제16 출력데이터(DATA<1:16>)로 출력할 수 있다. 데이터처리회로(4)는 버스트제어신호(B3)의 로직레벨에 따라 제2 버스트동작을 수행하는 경우 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서를 변경하여 제1 내지 제16 출력데이터(DATA<1:16>)로 출력할 수 있다. 데이터처리회로(4)는 버스트제어신호(B3)의 로직레벨에 따라 제2 버스트동작을 수행하는 경우 제1 내지 제8 내부데이터(ID<1:8>)를 제9 내지 제16 출력데이터(DATA<9:16>)로 출력하고, 제9 내지 제16 내부데이터(ID<9:16>)를 제1 내지 제8 출력데이터(DATA<1:8>)로 출력할 수 있다.
도 2를 참고하여 본 발명의 일 실시예에 따른 반도체장치의 동작을 제어하기 위한 커맨드어드레스의 로직레벨을 설명하면 다음과 같다.
우선, 동작설정신호(CAS)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨을 설명하면 다음과 같다.
커맨드디코더(1)는 내부클럭(ICLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨로 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제1 조합인 경우 동작설정신호(CAS)를 생성할 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제1 조합은 제1 커맨드어드레스(CA<1>)가 로직로우레벨이고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨이며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨이고, 제4 커맨드어드레스(CA<4>)가 로직하이레벨이며, 제7 커맨드어드레스(CA<7>)가 로직로우레벨인 경우로 설정된다. 이때, 제5 커맨드어드레스(CA<5>) 및 제6 커맨드어드레스(CA<6>)는 돈 케어 처리될 수 있고, 제5 커맨드어드레스(CA<5>) 및 제6 커맨드어드레스(CA<6>)를 통해 어드레스등과 같은 정보가 입력될 수 있다.
다음으로, 리드신호(ERT)를 생성하기 위한 칩선택신호(CS) 및 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨을 설명하면 다음과 같다.
커맨드디코더(1)는 내부클럭(ICLK)의 라이징에지(Rising)에 동기 되어 칩선택신호(CS)가 로직하이레벨로 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합인 경우 리드신호(ERT)를 생성할 수 있다. 제1 내지 제7 커맨드어드레스(CA<1:7>)의 제2 조합은 제1 커맨드어드레스(CA<1>)가 로직하이레벨이고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨인 경우로 설정된다. 이때, 제3 커맨드어드레스(CA<3>), 제4 커맨드어드레스(CA<4>), 제5 커맨드어드레스(CA<5>), 제6 커맨드어드레스(CA<6>) 및 제7 커맨드어드레스(CA<7>)는 돈 케어 처리될 수 있고, 제3 커맨드어드레스(CA<3>), 제4 커맨드어드레스(CA<4>), 제5 커맨드어드레스(CA<5>), 제6 커맨드어드레스(CA<6>) 및 제7 커맨드어드레스(CA<7>)를 통해 어드레스등과 같은 정보가 입력될 수 있다.
다음으로, 버스트제어신호(B3)를 생성하기 위한 설정비트(ICAFF<7>)를 설명하면 다음과 같다.
버스트제어회로(2)는 동작설정신호(CAS)가 입력 되는 경우 설정비트(ICAFF<7>)로부터 버스트정보(도 4의 BI)를 생성한 이후 리드신호(ERT)가 입력되는 경우 버스트정보(도 4의 BI)로부터 버스트제어신호(B3)를 생성한다. 내부클럭(ICLK)의 폴링에지에 입력되는 제7 커맨드어드레스(CA<7>)가 로직로우레벨인 경우 설정비트(ICAFF<7>)는 로직로우레벨로 생성된다. 내부클럭(ICLK)의 폴링에지는 반전내부클럭(IBCLK)의 라이징에지와 동기 된다. 설정비트(ICAFF<7>)가 로직로우레벨인 경우는 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서변경 없이 제1 내지 제16 출력데이터(DATA<1:16>)로 출력하기 위한 제1 버스트동작을 수행하기 위한 로직레벨로 설정된다. 내부클럭(ICLK)의 폴링에지에 입력되는 제7 커맨드어드레스(CA<7>)가 로직하이레벨인 경우 설정비트(ICAFF<7>)는 로직하이레벨로 생성된다. 설정비트(ICAFF<7>)가 로직하이레벨인 경우는 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서를 변경하여 제1 내지 제16 출력데이터(DATA<1:16>)로 출력하기 위한 제2 버스트동작을 수행하기 위한 로직레벨로 설정된다.
도 3을 참고하면, 버스트제어회로(2)는 제어신호생성회로(10) 및 구동회로(20)를 포함할 수 있다.
제어신호생성회로(10)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 동작설정신호(CAS) 및 설정비트(ICAFF<7>)를 래치할 수 있다. 제어신호생성회로(10)는 리드신호(ERT)가 입력되는 경우 래치된 동작설정신호(CAS) 및 설정비트(ICAFF<7>)로부터 설정제어신호(SET) 및 리셋제어신호(RESET)를 생성할 수 있다. 제어신호생성회로(10)는 동작설정신호(CAS)를 래치하고 내부클럭(ICLK)의 한 주기구간 이후 동작설정신호(CAS) 및 설정비트(ICAFF<7>)로부터 설정제어신호(SET) 및 리셋제어신호(RESET)를 생성할 수 있다. 리셋제어신호(RESET)는 설정제어신호(SET)가 인에이블된 이후 반전내부클럭(ICLKB)의 두 주기 이후 인에이블될 수 있다.
구동회로(20)는 설정제어신호(SET) 및 리셋제어신호(RESET)에 따라 인에이블구간이 설정되는 버스트제어신호(B3)를 생성할 수 있다. 구동회로(20)는 설정제어신호(SET)가 인에이이블되는 경우 인에이블되는 버스트제어신호(B3)를 생성할 수 있다. 구동회로(20)는 리셋제어신호(RESET)가 인에이이블되는 경우 디스에이블되는 버스트제어신호(B3)를 생성할 수 있다.
도 4를 참고하면, 제어신호생성회로(10)는 버스트정보생성회로(11), 전치버스트제어신호생성회로(12), 설정제어신호생성회로(13) 및 리셋제어신호생성회로(14)를 포함할 수 있다.
버스트정보생성회로(11)는 플립플롭(FF11), 낸드게이트(NAND11) 및 인버터(IV11)를 포함할 수 있다. 버스트정보생성회로(11)는 반전내부클럭(ICLKB)에 동기 되어 동작설정신호(CAS)가 인에이블되는 경우 설정비트(ICAFF<7>)로부터 버스트정보(BI)를 생성할 수 있다. 버스트정보생성회로(11)는 반전내부클럭(ICLKB)이 로직하이레벨인 구간 동안 동작설정신호(CAS)가 로직하이레벨로 입력되고 설정비트(ICAFF<7>)가 로직하이레벨인 경우 로직하이레벨의 버스트정보(BI)를 생성할 수 있다. 버스트정보생성회로(11)는 반전내부클럭(ICLKB)이 로직하이레벨인 구간 동안 동작설정신호(CAS)가 로직하이레벨로 입력되고 설정비트(ICAFF<7>)가 로직로우레벨인 경우 로직로우레벨의 버스트정보(BI)를 생성할 수 있다.
전치버스트제어신호생성회로(12)는 플립플롭(FF12)을 포함할 수 있다. 전치버스트제어신호생성회로(12)는 내부클럭(ICLK)에 동기 되어 버스트정보(BI)를 래치하여 전치버스트제어신호(B3_PRE)를 생성할 수 있다. 전치버스트제어신호생성회로(12)는 내부클럭(ICLK)이 로직하이레벨인 구간 동안 버스트정보(BI)가 로직하이레벨인 경우 로직하이레벨의 전치버스트제어신호(B3_PRE)를 생성할 수 있다. 전치버스트제어신호생성회로(12)는 내부클럭(ICLK)이 로직하이레벨인 구간 동안 버스트정보(BI)가 로직로우레벨인 경우 로직로우레벨의 전치버스트제어신호(B3_PRE)를 생성할 수 있다.
설정제어신호생성회로(13)는 낸드게이트(NAND12), 인버터(IV12) 및 플립플롭(FF13)을 포함할 수 있다. 설정제어신호생성회로(13)는 반전내부클럭(ICLKB)이 로직하이레벨인 구간 동안 리드신호(ERT)가 로직하이레벨로 인에이블되는 경우 전치버스트신호(B3_PRE)를 버퍼링하여 설정제어신호(SET)를 생성할 수 있다.
리셋제어신호생성회로(14)는 인버터들(IV13,IV14), 낸드게이트(NAND13) 및 플립플롭(FF14)을 포함할 수 있다. 리셋제어신호생성회로(14)는 반전내부클럭(ICLKB)이 로직하이레벨인 구간 동안 리드신호(ERT)가 로직하이레벨로 인에이블되는 경우 전치버스트신호로(B3_PRE)를 반전 버퍼링하여 리셋제어신호(RESET)를 생성할 수 있다. 리셋제어신호(RESET)는 설정제어신호(SET)가 인에이블된 이후 반전내부클럭(ICLKB)의 한 주기 이후 인에이블되는 신호로 설정될 수 있다.
도 5를 참고하면, 구동회로(20)는 구동신호생성회로(21) 및 버퍼회로(22)를 포함할 수 있다.
구동신호생성회로(21)는 인버터(IV21), PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)를 포함할 수 있다. 인버터(IV21)는 리셋제어신호(RESET)를 반전 버퍼링하여 출력할 수 있다. PMOS 트랜지스터(P21)는 전원전압(VDD)과 노드(nd21)에 위치할 수 있다. PMOS 트랜지스터(P21)는 인버터(IV21)의 출력신호가 로직로우레벨인 경우 턴온되어 노드(nd21)를 전원전압(VDD)으로 구동함으로써 로직하이레벨의 구동신호(DRV)를 생성할 수 있다. NMOS 트랜지스터(N21)는 노드(nd21)와 접지전압(VSS) 사이에 위치할 수 있다. NMOS 트랜지스터(N21)는 설정제어신호(SET)가 로직하이레벨인 경우 턴온되어 노드(nd21)를 접지전압(VSS)으로 구동함으로써 로직로우레벨의 구동신호(DRV)를 생성할 수 있다. 즉, 구동신호생성회로(21)는 리셋제어신호(RESET)가 로직하이레벨인 경우 로직하이레벨의 구동신호(DRV)를 생성할 수 있다. 구동신호생성회로(21)는 설정제어신호(SET)가 로직하이레벨인 경우 로직로우레벨의 구동신호(DRV)를 생성할 수 있다.
버퍼회로(22)는 인버터들(IV22,IV23)을 포함할 수 있다. 인버터(IV22)는 구동신호(DRV)를 반전 버퍼링하여 버스트제어어신호(B3)를 생성할 수 있다. 인버터들(IV22,IV23)은 버스트제어어신호(B3)를 래치할 수 있다.
도 6을 참고하면, 데이터처리회로(4)는 제어클럭생성회로(30), 선택신호생성회로(40), 데이터정렬회로(50), 선택데이터생성회로(60) 및 데이터출력회로(70)를 포함할 수 있다.
제어클럭생성회로(30)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 입력 받아 서로 다른 위상을 갖는 제1 제어클럭(WCK1), 제2 제어클럭(WCK2), 제3 제어클럭(WCK3) 및 제4 제어클럭(WCK4)을 생성할 수 있다. 제1 제어클럭(WCK1)은 내부클럭(ICLK)과 동일한 위상을 갖도록 생성될 수 있다. 제3 제어클럭(WCK3)은 반전내부클럭(ICLKB)과 동일한 위상을 갖도록 생성될 수 있다.
선택신호생성회로(40)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)가 입력되는 경우 버스트제어신호(B3)로부터 선택신호(SEL)를 생성할 수 있다. 선택신호생성회로(40)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)가 입력되는 시점에 버스트제어신호(B3)를 래치할 수 있다. 선택신호생성회로(40)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)가 입력되는 시점으로부터 소정구간 이후 래치된 버스트제어신호(B3)로부터 선택신호(SEL)를 생성할 수 있다.
데이터정렬회로(50)는 리드신호(ERT)가 입력되는 경우 내부클럭(ICLK)에 동기 되어 제1 내지 제16 내부데이터(ID<1:16>)를 래치할 수 있다. 데이터정렬회로(50)는 제1 제어클럭(WCK1), 제2 제어클럭(WCK2), 제3 제어클럭(WCK3) 및 제4 제어클럭(WCK4)에 동기 되어 래치된 제1 내지 제16 내부데이터(ID<1:16>)를 제1 내지 제 16 정렬데이터(AD<1:16>)로 출력할 수 있다. 데이터정렬회로(50)는 제1 제어클럭(WCK1), 제2 제어클럭(WCK2), 제3 제어클럭(WCK3) 및 제4 제어클럭(WCK4)에 동기 되어 래치된 제1 내지 제16 내부데이터(ID<1:16>)를 제1 내지 제 16 변환데이터(ED<1:16>)로 출력할 수 있다.
선택데이터생성회로(60)는 선택신호(SEL)에 따라 제1 내지 제 16 정렬데이터(AD<1:16>) 및 제1 내지 제 16 변환데이터(ED<1:16>) 중 어느 하나를 제1 내지 제16 선택데이터(SD<1:16>)로 출력할 수 있다. 선택데이터생성회로(60)는 선택신호(SEL)가 디스에이블되는 경우 제1 내지 제 16 정렬데이터(AD<1:16>)를 제1 내지 제16 선택데이터(SD<1:16>)로 출력할 수 있다. 선택데이터생성회로(60)는 선택신호(SEL)가 인에이블되는 경우 제1 내지 제 16 변환데이터(ED<1:16>)를 제1 내지 제16 선택데이터(SD<1:16>)로 출력할 수 있다.
데이터출력회로(70)는 제1 제어클럭(WCK1), 제2 제어클럭(WCK2), 제3 제어클럭(WCK3) 및 제4 제어클럭(WCK4)에 동기 되어 제1 내지 제16 선택데이터(SD<1:16>)를 제1 내지 제16 출력데이터(DATA<1:16>)로 출력할 수 있다.
도 7을 참고하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)과 제1 제어클럭(WCK1), 제2 제어클럭(WCK2), 제3 제어클럭(WCK3) 및 제4 제어클럭(WCK4)간의 위상차를 설명하면 다음과 같다.
반전내부클럭(ICLKB)은 내부클럭(ICLK)과 서로 반대 위상을 갖도록 생성된다. 제1 제어클럭(WCK1)은 내부클럭(ICLK)과 동일한 위상을 갖도록 생성된다. 제2 제어클럭(WCK2)은 제1 제어클럭(WCK1)과 90°위상차를 갖도록 생성된다. 제3 제어클럭(WCK3)은 반전내부클럭(ICLKB)과 동일한 위상을 갖도록 생성된다. 제3 제어클럭(WCK3)은 제2 제어클럭(WCK2)과 90°위상차를 갖도록 생성된다. 제4 제어클럭(WCK4)은 제3 제어클럭(WCK3)과 90°위상차를 갖도록 생성된다.
도 8을 참고하면, 선택신호생성회로(40)는 버스트입력제어신호생성회로(41), 버스트출력제어신호생성회로(42) 및 버스트래치회로(43)를 포함할 수 있다.
버스트입력제어신호생성회로(41)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)로부터 버스트입력제어신호(FIN)를 생성할 수 있다. 버스트입력제어신호생성회로(41)는 내부클럭(ICLK)의 라이징에지에 동기 되어 리드신호(ERT)가 입력 되는 경우 인에이블되는 버스트입력제어신호(FIN)를 생성할 수 있다.
버스트출력제어신호생성회로(42)는 리드신호(ERT)를 시프팅하여 버스트출력제어신호(FOUT)를 생성할 수 있다. 버스트출력제어신호생성회로(42)는 리드신호(ERT)를 내부클럭(ICLK)이 토글링되는 설정횟수만큼 시프팅하여 버스트출력제어신호(FOUT)를 생성할 수 있다. 내부클럭(ICLK)이 토글링되는 설정횟수는 버스트길이에 따라 다양하게 설정될 수 있다. 버스트길이는 한번의 제1 및 제2 버스트동작 시 입출력되는 데이터의 비트수를 의미한다.
버스트래치회로(43)는 버스트입력제어신호(FIN)가 입력 되는 시점에 버스트제어신호(B3)를 래치할 수 있다. 버스트래치회로(43)는 버스트출력제어신호(FOUT)가 입력 되는 시점에 래치된 버스트제어신호(B3)를 선택신호(SEL)로 출력할 수 있다.
도 9를 참고하면, 데이터정렬회로(50)는 리드입력제어신호생성회로(51), 리드출력제어신호생성회로(52) 및 리드래치회로(53)를 포함할 수 있다.
리드입력제어신호생성회로(51)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)로부터 리드입력제어신호(RIN)를 생성할 수 있다. 리드입력제어신호생성회로(51)는 내부클럭(ICLK)의 라이징에지에 동기 되어 리드신호(ERT)가 입력 되는 경우 인에이블되는 리드입력제어신호(RIN)를 생성할 수 있다.
리드출력제어신호생성회로(52)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하고 제1 제어클럭(WCK1)에 동기 되어 시프팅된 리드신호(ERT)로부터 제1 리드출력제어신호(ROUT1<1:8>)를 생성할 수 있다. 리드출력제어신호생성회로(52)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하고 제2 제어클럭(WCK2)에 동기 되어 시프팅된 리드신호(ERT)로부터 제2 리드출력제어신호(ROUT2<1:8>)를 생성할 수 있다. 리드출력제어신호생성회로(52)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하고 제3 제어클럭(WCK3)에 동기 되어 시프팅된 리드신호(ERT)로부터 제3 리드출력제어신호(ROUT3<1:8>)를 생성할 수 있다. 리드출력제어신호생성회로(52)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하고 제4 제어클럭(WCK4)에 동기 되어 시프팅된 리드신호(ERT)로부터 제4 리드출력제어신호(ROUT4<1:8>)를 생성할 수 있다.
리드래치회로(53)는 리드입력제어신호(RIN)가 입력 되는 시점에 제1 내지 제16 내부데이터(ID<1;16>)를 래치할 수 있다.
리드래치회로(53)는 제1 리드출력제어신호(ROUT1<1:8>), 제2 리드출력제어신호(ROUT2<1:8>), 제3 리드출력제어신호(ROUT3<1:8>) 및 제4 리드출력제어신호(ROUT4<1:8>)가 입력 되는 시점에 제1 내지 제16 내부데이터(ID<1:16>)를 제1 내지 제16 정렬데이터(AD<1:16>)로 출력하고, 제1 내지 제16 내부데이터(ID<1:16>)의 순서를 변경하여 제1 내지 제16 변환데이터(ED<1:16>)로 출력할 수 있다.
도 10을 참고하면, 리드출력제어신호생성회로(52)는 제1 리드출력제어신호생성회로(510), 제2 리드출력제어신호생성회로(520), 제3 리드출력제어신호생성회로(530) 및 제4 리드출력제어신호생성회로(540)를 포함할 수 있다.
제1 리드출력제어신호생성회로(510)는 제1 시프팅회로(511) 및 제1 위상변경회로(512)를 포함할 수 있다. 제1 시프팅회로(511)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하여 제1 시프팅신호(SFT1)를 생성할 수 있다. 리드신호(ERT)를 시프팅하기 위한 시간은 실시예에 따라 다양하게 설정될 수 있다. 제1 위상변경회로(512)는 제1 제어클럭(WCK1)에 동기 되어 제1 시프팅신호(SFT1)로부터 제1 리드출력제어신호(ROUT1<1:8>)를 생성할 수 있다.
제2 리드출력제어신호생성회로(520)는 제2 시프팅회로(521) 및 제2 위상변경회로(522)를 포함할 수 있다. 제2 시프팅회로(521)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하여 제2 시프팅신호(SFT2)를 생성할 수 있다. 리드신호(ERT)를 시프팅하기 위한 시간은 실시예에 따라 다양하게 설정될 수 있다. 제2 위상변경회로(522)는 제2 제어클럭(WCK2)에 동기 되어 제2 시프팅신호(SFT2)로부터 제2 리드출력제어신호(ROUT2<1:8>)를 생성할 수 있다.
제3 리드출력제어신호생성회로(530)는 제3 시프팅회로(531) 및 제3 위상변경회로(532)를 포함할 수 있다. 제3 시프팅회로(531)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하여 제3 시프팅신호(SFT3)를 생성할 수 있다. 리드신호(ERT)를 시프팅하기 위한 시간은 실시예에 따라 다양하게 설정될 수 있다. 제3 위상변경회로(532)는 제3 제어클럭(WCK3)에 동기 되어 제3 시프팅신호(SFT3)로부터 제3 리드출력제어신호(ROUT3<1:8>)를 생성할 수 있다.
제4 리드출력제어신호생성회로(540)는 제4 시프팅회로(541) 및 제4 위상변경회로(542)를 포함할 수 있다. 제4 시프팅회로(541)는 내부클럭(ICLK)에 동기 되어 리드신호(ERT)를 시프팅하여 제4 시프팅신호(SFT4)를 생성할 수 있다. 리드신호(ERT)를 시프팅하기 위한 시간은 실시예에 따라 다양하게 설정될 수 있다. 제4 위상변경회로(542)는 제4 제어클럭(WCK4)에 동기 되어 제4 시프팅신호(SFT4)로부터 제4 리드출력제어신호(ROUT4<1:8>)를 생성할 수 있다.
도 11을 참고하면, 리드래치회로(53)는 제1 래치회로(550), 제2 래치회로(560), 제3 래치회로(570) 및 제4 래치회로(580)를 포함할 수 있다.
제1 래치회로(550)는 리드입력제어신호(RIN)가 입력 되는 시점에 제1 내부데이터(ID<1>), 제5 내부데이터(ID<5>), 제9 내부데이터(ID<9>) 및 제13 내부데이터(ID<13>)를 래치할 수 있다.
제1 래치회로(550)는 제1 리드출력제어신호의 제1 비트(ROUT1<1>)가 입력 되는 시점에 래치된 제1 내부데이터(ID<1>)를 제1 정렬데이터(AD<1>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제2 비트(ROUT1<2>)가 입력 되는 시점에 래치된 제5 내부데이터(ID<5>)를 제5 정렬데이터(AD<5>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제3 비트(ROUT1<3>)가 입력 되는 시점에 래치된 제9 내부데이터(ID<9>)를 제9 정렬데이터(AD<9>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제4 비트(ROUT1<4>)가 입력 되는 시점에 래치된 제13 내부데이터(ID<13>)를 제13 정렬데이터(AD<13>)로 출력할 수 있다.
제1 래치회로(550)는 제1 리드출력제어신호의 제5 비트(ROUT1<5>)가 입력 되는 시점에 래치된 제9 내부데이터(ID<9>)를 제1 변환데이터(ED<1>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제6 비트(ROUT1<6>)가 입력 되는 시점에 래치된 제13 내부데이터(ID<13>)를 제5 변환데이터(ED<5>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제7 비트(ROUT1<7>)가 입력 되는 시점에 래치된 제1 내부데이터(ID<1>)를 제9 변환데이터(ED<9>)로 출력할 수 있다. 제1 래치회로(550)는 제1 리드출력제어신호의 제8 비트(ROUT1<8>)가 입력 되는 시점에 래치된 제5 내부데이터(ID<5>)를 제13 변환데이터(ED<13>)로 출력할 수 있다.
제2 래치회로(560)는 리드입력제어신호(RIN)가 입력 되는 시점에 제2 내부데이터(ID<2>), 제6 내부데이터(ID<6>), 제10 내부데이터(ID<10>) 및 제14 내부데이터(ID<14>)를 래치할 수 있다.
제2 래치회로(560)는 제2 리드출력제어신호의 제1 비트(ROUT2<1>)가 입력 되는 시점에 래치된 제2 내부데이터(ID<2>)를 제2 정렬데이터(AD<2>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제2 비트(ROUT2<2>)가 입력 되는 시점에 래치된 제6 내부데이터(ID<6>)를 제6 정렬데이터(AD<6>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제3 비트(ROUT2<3>)가 입력 되는 시점에 래치된 제10 내부데이터(ID<10>)를 제10 정렬데이터(AD<10>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제4 비트(ROUT2<4>)가 입력 되는 시점에 래치된 제14 내부데이터(ID<14>)를 제14 정렬데이터(AD<14>)로 출력할 수 있다.
제2 래치회로(560)는 제2 리드출력제어신호의 제5 비트(ROUT2<5>)가 입력 되는 시점에 래치된 제10 내부데이터(ID<10>)를 제2 변환데이터(ED<2>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제6 비트(ROUT2<6>)가 입력 되는 시점에 래치된 제14 내부데이터(ID<14>)를 제6 변환데이터(ED<6>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제7 비트(ROUT2<7>)가 입력 되는 시점에 래치된 제2 내부데이터(ID<2>)를 제10 변환데이터(ED<10>)로 출력할 수 있다. 제2 래치회로(560)는 제2 리드출력제어신호의 제8 비트(ROUT2<8>)가 입력 되는 시점에 래치된 제6 내부데이터(ID<6>)를 제14 변환데이터(ED<14>)로 출력할 수 있다.
제3 래치회로(570)는 리드입력제어신호(RIN)가 입력 되는 시점에 제3 내부데이터(ID<3>), 제7 내부데이터(ID<7>), 제11 내부데이터(ID<11>) 및 제15 내부데이터(ID<15>)를 래치할 수 있다.
제3 래치회로(570)는 제3 리드출력제어신호의 제1 비트(ROUT3<1>)가 입력 되는 시점에 래치된 제3 내부데이터(ID<3>)를 제3 정렬데이터(AD<3>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제2 비트(ROUT3<2>)가 입력 되는 시점에 래치된 제7 내부데이터(ID<7>)를 제7 정렬데이터(AD<7>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제3 비트(ROUT3<3>)가 입력 되는 시점에 래치된 제11 내부데이터(ID<11>)를 제11 정렬데이터(AD<11>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제4 비트(ROUT3<4>)가 입력 되는 시점에 래치된 제15 내부데이터(ID<15>)를 제15 정렬데이터(AD<15>)로 출력할 수 있다.
제3 래치회로(570)는 제3 리드출력제어신호의 제5 비트(ROUT3<5>)가 입력 되는 시점에 래치된 제11 내부데이터(ID<11>)를 제3 변환데이터(ED<3>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제6 비트(ROUT3<6>)가 입력 되는 시점에 래치된 제15 내부데이터(ID<15>)를 제7 변환데이터(ED<7>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제7 비트(ROUT3<7>)가 입력 되는 시점에 래치된 제3 내부데이터(ID<3>)를 제11 변환데이터(ED<11>)로 출력할 수 있다. 제3 래치회로(570)는 제3 리드출력제어신호의 제8 비트(ROUT3<8>)가 입력 되는 시점에 래치된 제7 내부데이터(ID<7>)를 제15 변환데이터(ED<15>)로 출력할 수 있다.
제4 래치회로(580)는 리드입력제어신호(RIN)가 입력 되는 시점에 제4 내부데이터(ID<4>), 제8 내부데이터(ID<8>), 제12 내부데이터(ID<12>) 및 제16 내부데이터(ID<16>)를 래치할 수 있다.
제4 래치회로(580)는 제4 리드출력제어신호의 제1 비트(ROUT4<1>)가 입력 되는 시점에 래치된 제4 내부데이터(ID<4>)를 제4 정렬데이터(AD<4>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제2 비트(ROUT4<2>)가 입력 되는 시점에 래치된 제8 내부데이터(ID<8>)를 제8 정렬데이터(AD<8>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제3 비트(ROUT4<3>)가 입력 되는 시점에 래치된 제12 내부데이터(ID<12>)를 제12 정렬데이터(AD<12>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제4 비트(ROUT4<4>)가 입력 되는 시점에 래치된 제16 내부데이터(ID<16>)를 제16 정렬데이터(AD<16>)로 출력할 수 있다.
제4 래치회로(580)는 제4 리드출력제어신호의 제5 비트(ROUT4<5>)가 입력 되는 시점에 래치된 제12 내부데이터(ID<12>)를 제4 변환데이터(ED<4>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제6 비트(ROUT4<6>)가 입력 되는 시점에 래치된 제16 내부데이터(ID<16>)를 제8 변환데이터(ED<8>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제7 비트(ROUT4<7>)가 입력 되는 시점에 래치된 제4 내부데이터(ID<4>)를 제12 변환데이터(ED<12>)로 출력할 수 있다. 제4 래치회로(580)는 제4 리드출력제어신호의 제8 비트(ROUT4<8>)가 입력 되는 시점에 래치된 제8 내부데이터(ID<8>)를 제16 변환데이터(ED<16>)로 출력할 수 있다.
도 12를 참고하면, 선택데이터생성회로(60)는 제1 선택전달회로(61), 제2 선택전달회로(62), 제3 선택전달회로(63) 및 제4 선택전달회로(64)를 포함할 수 있다.
제1 내지 제4 선택전달회로(61,62,63,64)들은 선택신호(SEL)가 디스에이블되는 경우 제1 내지 제16 정렬데이터(AD<1:16>)를 제1 내지 제16 선택데이터(SD<1:16>)로 출력할 수 있다. 제1 내지 제4 선택전달회로(61,62,63,64)들은 선택신호(SEL)가 인에이블되는 경우 제1 내지 제16 변환데이터(ED<1:16>)를 제1 내지 제16 선택데이터(SD<1:16>)로 출력할 수 있다.
제1 선택전달회로(61)는 선택신호(SEL)가 디스에이블되는 경우 제1 정렬데이터(AD<1>), 제5 정렬데이터(AD<5>), 제9 정렬데이터(AD<9>) 및 제13 정렬데이터(AD<13>)를 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>), 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)로 출력할 수 있다.
제1 선택전달회로(61)는 선택신호(SEL)가 인에이블되는 경우 제1 변환데이터(ED<1>), 제5 변환데이터(ED<5>), 제9 변환데이터(ED<9>) 및 제13 변환데이터(ED<13>)를 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>), 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)로 출력할 수 있다.
제2 선택전달회로(62)는 선택신호(SEL)가 디스에이블되는 경우 제2 정렬데이터(AD<2>), 제6 정렬데이터(AD<6>), 제10 정렬데이터(AD<10>) 및 제14 정렬데이터(AD<14>)를 제2 선택데이터(SD<2>), 제6 선택데이터(SD<6>), 제10 선택데이터(SD<10>) 및 제14 선택데이터(SD<14>)로 출력할 수 있다.
제2 선택전달회로(62)는 선택신호(SEL)가 인에이블되는 경우 제2 변환데이터(ED<2>), 제6 변환데이터(ED<6>), 제10 변환데이터(ED<10>) 및 제14 변환데이터(ED<14>)를 제2 선택데이터(SD<2>), 제6 선택데이터(SD<6>), 제10 선택데이터(SD<10>) 및 제14 선택데이터(SD<14>)로 출력할 수 있다.
제3 선택전달회로(63)는 선택신호(SEL)가 디스에이블되는 경우 제3 정렬데이터(AD<3>), 제7 정렬데이터(AD<7>), 제11 정렬데이터(AD<11>) 및 제15 정렬데이터(AD<15>)를 제3 선택데이터(SD<3>), 제7 선택데이터(SD<7>), 제11 선택데이터(SD<11>) 및 제15 선택데이터(SD<15>)로 출력할 수 있다.
제3 선택전달회로(63)는 선택신호(SEL)가 인에이블되는 경우 제3 변환데이터(ED<3>), 제7 변환데이터(ED<7>), 제11 변환데이터(ED<11>) 및 제15 변환데이터(ED<15>)를 제3 선택데이터(SD<3>), 제7 선택데이터(SD<7>), 제11 선택데이터(SD<11>) 및 제15 선택데이터(SD<15>)로 출력할 수 있다.
제4 선택전달회로(64)는 선택신호(SEL)가 디스에이블되는 경우 제4 정렬데이터(AD<4>), 제8 정렬데이터(AD<8>), 제12 정렬데이터(AD<12>) 및 제16 정렬데이터(AD<16>)를 제4 선택데이터(SD<4>), 제8 선택데이터(SD<8>), 제12 선택데이터(SD<12>) 및 제16 선택데이터(SD<16>)로 출력할 수 있다.
제4 선택전달회로(64)는 선택신호(SEL)가 인에이블되는 경우 제4 변환데이터(ED<4>), 제8 변환데이터(ED<8>), 제12 변환데이터(ED<12>) 및 제16 변환데이터(ED<16>)를 제4 선택데이터(SD<4>), 제8 선택데이터(SD<8>), 제12 선택데이터(SD<12>) 및 제16 선택데이터(SD<16>)로 출력할 수 있다.
도 13을 참고하면, 제1 선택전달회로(61)는 인버터들(IV61,IV62,IV63,IV64)을 포함할 수 있다. 인버터(IV61)는 선택신호(SEL)를 반전 버퍼링하여 출력한다. 인버터(IV62)는 제1 정렬데이터(AD<1>), 제5 정렬데이터(AD<5>), 제9 정렬데이터(AD<9>) 및 제13 정렬데이터(AD<13>)를 반전 버퍼링하여 노드(nd61)로 출력할 수 있다. 인버터(IV63)는 제1 변환데이터(ED<1>), 제5 변환데이터(ED<5>), 제9 변환데이터(ED<9>) 및 제13 변환데이터(ED<13>)를 반전 버퍼링하여 노드(nd61)로 출력할 수 있다. 인버터(IV64)는 노드(nd61)의 신호를 반전 버퍼링하여 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>, 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)를 생성할 수 있다.
제1 선택전달회로(61)는 선택신호(SEL)가 로직로우레벨로 디스에이블되는 경우 인버터들(IV62,IV64)을 통해 제1 정렬데이터(AD<1>), 제5 정렬데이터(AD<5>), 제9 정렬데이터(AD<9>) 및 제13 정렬데이터(AD<13>)를 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>), 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)로 출력할 수 있다.
제1 선택전달회로(61)는 선택신호(SEL)가 로직하이레벨로 인에이블되는 경우 인버터들(IV63,IV64)을 통해 제1 변환데이터(ED<1>), 제5 변환데이터(ED<5>), 제9 변환데이터(ED<9>) 및 제13 변환데이터(ED<13>)를 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>), 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)로 출력할 수 있다.
한편, 도 12에 도시된 제2 내지 제4 선택전달회로(62,63,64)는 도 13에 도시된 제1 선택전달회로(61)과 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 14를 참고하면, 데이터출력회로(70)는 제1 출력회로(71), 제2 출력회로(72), 제3 출력회로(73), 제4 출력회로(74) 및 트랜시버(75)를 포함할 수 있다.
제1 출력회로(71)는 제1 제어클럭(WCK1)에 동기 되어 제1 선택데이터(SD<1>), 제5 선택데이터(SD<5>), 제9 선택데이터(SD<9>) 및 제13 선택데이터(SD<13>)를 제1 전달데이터(TD<1>), 제5 전달데이터(TD<5>), 제9 전달데이터(TD<9>) 및 제13 전달데이터(TD<13>)로 출력할 수 있다.
제2 출력회로(72)는 제2 제어클럭(WCK2)에 동기 되어 제2 선택데이터(SD<2>), 제6 선택데이터(SD<6>), 제10 선택데이터(SD<10>) 및 제14 선택데이터(SD<14>)를 제2 전달데이터(TD<2>), 제6 전달데이터(TD<6>), 제10 전달데이터(TD<10>) 및 제14 전달데이터(TD<14>)로 출력할 수 있다.
제3 출력회로(73)는 제3 제어클럭(WCK3)에 동기 되어 제3 선택데이터(SD<3>), 제7 선택데이터(SD<7>), 제11 선택데이터(SD<11>) 및 제15 선택데이터(SD<15>)를 제3 전달데이터(TD<2>), 제7 전달데이터(TD<7>), 제11 전달데이터(TD<11>) 및 제15 전달데이터(TD<15>)로 출력할 수 있다.
제4 출력회로(74)는 제4 제어클럭(WCK4)에 동기 되어 제4 선택데이터(SD<4>), 제8 선택데이터(SD<8>), 제12 선택데이터(SD<12>) 및 제16 선택데이터(SD<16>)를 제4 전달데이터(TD<4>), 제8 전달데이터(TD<8>), 제12 전달데이터(TD<12>) 및 제16 전달데이터(TD<16>)로 출력할 수 있다.
트랜시버(75)는 제1 내지 제16 전달데이터(TD<1:16>)를 버퍼링하여 제1 내지 제16 출력데이터(DATA<1:16>)로 출력할 수 있다. 트랜시버(75)는 제1 내지 제16 출력데이터(DATA<1:16>)를 외부로 출력할 수 있다.
도 15를 참고하여 본 발명의 실시예에 따른 반도체장치가 설정모드에서 버스트동작을 설정한 이후 연속되는 리드동작을 수행하는 경우를 설명하면 다음과 같다.
T1 시점에 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제1 조합으로 입력된다.
T2 시점에 커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS)가 로직하이레벨로 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제1 조합이므로 로직하이레벨의 동작설정신호(CAS)를 생성한다.
T3 시점에 내부클럭(ICLK)의 폴링에지에 동기 되어 설정비트(ICAFF<7>)가 로직하이레벨로 입력된다.
제어신호생성회로(10)의 버스트정보생성회로(11)는 반전내부클럭(ICLKB)에 동기 되어 동작설정신호(CAS)가 로직하이레벨이고 설정비트(ICAFF<7>)가 로직하이레벨이므로 로직하이레벨의 버스트정보(BI)를 생성한다.
T4 시점에 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합으로 입력된다.
T5 시점에 제어신호생성회로(10)의 전치버스트제어신호생성회로(12)는 내부클럭(ICLK)에 동기 되어 버스트정보(BI)를 래치하여 로직하이레벨의 전치버스트제어신호(B3_PRE)를 생성한다.
커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS)가 로직하이레벨로 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합이므로 로직하이레벨의 리드신호(ERT)를 생성한다.
코어회로(3)는 리드신호(ERT)가 로직하이레벨로 입력 되어 제1 내지 제4 뱅크어드레스(BA<1:4>)의해 선택되는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)에 저장된 제1 내지 제16 내부데이터(ID<1:16>)를 출력한다.
T6 시점에 제어신호생성회로(10)의 설정제어신호생성회로(13)는 반전내부클럭(ICLKB)에 동기 되어 리드신호(ERT)가 로직하이레벨이고 전치버스트신호로(B3_PRE)가 로직하이레벨이므로 로직하이레벨의 설정제어신호(SET)를 생성한다.
구동회로(20)의 구동신호생성회로(21)는 설정제어신호(SET)가 로직하이레벨이므로 로직로우레벨의 구동신호(DRV)를 생성한다.
구동회로(20)의 버퍼회로(22)는 구동신호(DRV)를 반전 버퍼링하여 로직하이레벨의 버스트제어어신호(B3)를 생성한다.
데이터처리회로(4)는 로직하이레벨의 버스트제어신호(B3)에 따라 제2 버스트동작을 수행하여 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서를 변경하여 제1 내지 제16 출력데이터(DATA<1:16>)로 출력한다.
제어신호생성회로(10)의 버스트정보생성회로(11)는 반전내부클럭(ICLKB)에 동기 되어 동작설정신호(CAS)가 로직로우레벨이므로 로직로우레벨의 버스트정보(BI)를 생성한다.
T7 시점에 제어신호생성회로(10)의 전치버스트제어신호생성회로(12)는 내부클럭(ICLK)에 동기 되어 버스트정보(BI)를 래치하여 로직로우레벨의 전치버스트제어신호(B3_PRE)를 생성한다.
T8 시점에 내부클럭(ICLK)의 라이징에지에 동기 되어 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합으로 입력된다.
T9 시점에 커맨드디코더(1)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 칩선택신호(CS)가 로직하이레벨로 인에이블되고 제1 내지 제7 커맨드어드레스(CA<1:7>)의 로직레벨 조합이 제2 조합이므로 로직하이레벨의 리드신호(ERT)를 생성한다.
코어회로(3)는 리드신호(ERT)가 로직하이레벨로 입력 되어 제1 내지 제4 뱅크어드레스(BA<1:4>)의해 선택되는 제1 뱅크그룹(BG1), 제2 뱅크그룹(BG2), 제3 뱅크그룹(BG3) 및 제4 뱅크그룹(BG4)에 저장된 제1 내지 제16 내부데이터(ID<1:16>)를 출력한다.
T10 시점에 제어신호생성회로(10)의 설정제어신호생성회로(13)는 반전내부클럭(ICLKB)에 동기 되어 리드신호(ERT)가 로직하이레벨이고 전치버스트신호로(B3_PRE)가 로직로우레벨이므로 로직하이레벨의 리셋제어신호(RESET)를 생성한다.
구동회로(20)의 구동신호생성회로(21)는 리셋제어신호(RESET)가 로직하이레벨이므로 로직하이레벨의 구동신호(DRV)를 생성한다.
구동회로(20)의 버퍼회로(22)는 구동신호(DRV)를 반전 버퍼링하여 로직로우레벨의 버스트제어어신호(B3)를 생성한다.
데이터처리회로(4)는 로직로우레벨의 버스트제어신호(B3)에 따라 제1 버스트동작을 수행하여 제1 내지 제16 내부데이터(ID<1:16>)의 비트들의 순서변경 없이 제1 내지 제16 출력데이터(DATA<1:16>)로 출력한다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 리드동작 전에 버스트동작을 설정하고, 리드동작 시 설정된 버스트동작으로 리드동작을 수행함으로써 버스트동작을 설정하기 위한 추가시간을 줄일 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치는 리드동작 전에 버스트동작을 설정하고, 리드동작 시 설정된 버스트동작으로 리드동작을 수행함으로써 버스트동작을 설정하기 위한 추가적인 커맨드 입력이 필요 없어 커맨드 입력효율 손실을 방지할 수 있다.
도 16을 참고하면 본 발명의 다른 실시예에 따른 반도체장치(20)는 커맨드제어회로(201), 레이턴시버스트제어회로(202), 동작제어회로(203), 입출력제어회로(204), 데이터입출력회로(205) 및 디램코어(206)를 포함할 수 있다.
커맨드제어회로(201)는 입력구동회로(211), 칩선택신호버퍼(212), 커맨드어드레스버퍼(213), 커맨드디코더(214) 및 파워다운제어회로(215)를 포함할 수 있다. 입력구동회로(211)는 칩선택신호(CS)를 입력 받아 구동하여 파워다운제어회로(214)에 전달할 수 있다. 칩선택신호버퍼(212)는 칩선택기준전압(VREF_CS)을 토대로 칩선택신호(CS)를 버퍼링하여 입력 받을 수 있다. 커맨드어드레스버퍼(213)는 커맨드어드레스기준전압(VREF_CA)을 토대로 커맨드어드레스(CA<0:6>)를 버퍼링하여 입력 받을 수 있다. 커맨드디코더(214)는 칩선택신호버퍼(212)를 통해 버퍼링된 칩선택신호(CS)를 토대로 커맨드어드레스버퍼(213)를 통해 버퍼링된 커맨드어드레스(CA<0:6>)를 디코딩하여 반도체장치(20)의 동작에 필요한 다양한 커맨드들을 생성할 수 있다. 파워다운제어회로(214)는 입력구동회로(211)를 통해 구동되어 전달된 칩선택신호(CS) 및 커맨드디코더(214)에서 생성된 커맨드를 토대로 파워다운모드를 제어할 수 있다.
레이턴시버스트제어회로(202)는 버스트랭쓰정보생성기(221), 라이트레이턴시제어기(222), 버스트랭쓰제어회로(223)를 포함할 수 있다. 버스트랭쓰정보생성기(221)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 버스트랭쓰동작 제어에 필요한 정보들을 생성할 수 있다. 라이트레이턴시제어기(222)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 라이트레이턴시에 따른 제어동작을 수행할 수 있다. 버스트랭쓰제어회로(223)는 버스트랭쓰정보생성기(221)에서 전달된 정보를 저장하는 정보저장회로(225)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트랭쓰 동작을 제어하기 위한 버스트랭쓰제어기(226)를 포함할 수 있다. 버스트랭쓰제어회로(223)는 커맨드디코더(214)를 통해 전달된 커맨드, 라이트레이턴시제어기(222)에서 전달된 신호 및 버스트랭쓰정보생성기(221)에서 전달된 정보를 토대로 버스트종료 동작을 제어하기 위한 버스트종료제어기(227)를 포함할 수 있다.
동작제어회로(203)는 리드라이트제어기(231), 어드레스제어기(232), 오토프리차지제어기(233) 및 로우경로제어기(234)를 포함하여 리드동작 및 라이트동작을 제어하기 위한 리드라이트제어신호(RD/WR Control) 및 액티브동작, 프리차지동작 및 리프레쉬동작을 제어하기 위한 로우경로제어신호(ACT/PCG/REF Control)를 생성할 수 있다. 리드라이트제어기(231)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호 및 어드레스제어기(232)에서 전달된 신호를 토대로 리드동작 및 라이트동작을 제어할 수 있다. 어드레스제어기(232)는 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 어드레스 생성을 제어할 수 있다. 오토프리차지제어기(233)는 클럭(CK_t, CK_c)이 활성화되고, 레이턴시버스트제어회로(202)에서 전달된 신호를 토대로 오토프리차지동작을 제어할 수 있다. 로우경로제어기(234)는 커맨드디코더(214)를 통해 전달된 커맨드를 토대로 로우경로를 제어할 수 있다.
입출력제어회로(204)는 제1 클럭버퍼(241), 클럭인에이블신호생성기(242), 제2 클럭버퍼(243), 제1 분주기(244), 제2 분주기(245), 내부클럭드라이버(246), 입출력제어기(247) 및 데이터경로제어기(248)를 포함할 수 있다. 제1 클럭버퍼(241)는 클럭(CK_t, CK_c)을 버퍼링하여 입력 받을 수 있다. 클럭인에이블신호생성기(242)는 제1 클럭버퍼(241)를 통해 버퍼링되어 입력된 클럭(CK_t, CK_c)이 활성화된 후 클럭인에이블신호를 생성할 수 있다. 제2 클럭버퍼(243)는 데이터 입출력을 위한 데이터클럭(WCK, WCKB)을 버퍼링하여 입력 받을 수 있다. 제1 분주기(244)는 제2 클럭버퍼(243)를 통해 버퍼링되어 입력된 데이터클럭(WCK, WCKB)을 분주할 수 있다. 제2 분주기(245)는 제1 분주기(244)를 통해 분주된 클럭을 입력 받아 분주할 수 있다. 내부클럭드라이버(246)는 제1 분주기(244)를 통해 분주된 클럭을 입력 받아 분주하여 내부데이터클럭(IWCK[0:3])을 생성할 수 있다. 입출력제어기(247)는 제2 분주기(245)를 통해 분주된 클럭과 내부데이터클럭(IWCK[0:3])을 입력 받아 데이터 입출력을 제어할 수 있다. 데이터경로제어기(248)는 입출력제어기(247)을 통해 전달된 신호와 내부데이터클럭(IWCK[0:3])을 토대로 데이터입출력에 사용되는 데이터경로를 제어할 수 있다.
데이터입출력회로(205)는 수신기(251), 직병렬변환기(252), 라이트드라이버(253), 라이트멀티플렉서(254), 리드멀티플렉서(255), 리드드라이버(256), 직렬변환기(257) 및 송신기(258)를 포함할 수 있다. 수신기(251)는 내부데이터클럭(IWCK[0:3])에 동기하여 데이터기준전압(VREF_DQ)을 토대로 전송데이터(DQ)를 수신할 수 있다. 직병렬변화기(252)는 수신기(251)를 통해 직렬 입력된 전송데이터(DQ)를 병렬로 변환할 수 있다. 라이트드라이버(253)는 병렬 변환된 데이터를 구동하여 라이트멀티플렉서(254)로 전달할 수 있다. 라이트멀티플렉서(254)는 라이트드라이버(253)를 통해 구동된 데이터를 멀티플렉싱을 통해 입출력라인에 실어 디램코어(206)에 전달할 수 있다. 리드멀티플렉서(255)는 리드동작 시 디램코어(206)에서 입출력라인을 통해 출력된 데이터를 멀티플렉싱하여 출력할 수 있다. 리드드라이버(256)는 리드멀티플렉서(255)를 통해 전달된 데이터를 구동하여 직렬변환기(257)로 출력할 수 있다. 직렬변환기(257)는 리드드라이버(256)를 통해 구동되어 병렬로 입력된 데이터를 직렬로 변환할 수 있다. 송신기(258)는 직렬변환기(257)에서 직렬로 변환된 데이터를 전송데이터(DQ)로 전송할 수 있다.
디램코어(206)는 리드라이트제어신호(RD/WR Control)를 토대로 데이터입출력회로(205)를 통해 데이터를 입출력하는 리드동작 및 라이트동작을 수행할 수 있다. 디램코어(206)는 로우경로제어신호(ACT/PCG/REF Control)를 토대로 액티브동작, 프리차지동작 및 리프레쉬동작을 수행할 수 있다.
1. 커맨드디코더 2. 버스트제어회로
3. 코어회로 4. 데이터처리회로
10. 제어신호생성회로 11. 버스트정보생성회로
12. 전치버스트제어신호생성회로 13. 설정제어신호생성회로
14. 리셋제어신호생성회로 20. 구동회로
21. 구동신호생성회로 22. 버퍼회로
30. 제어클럭생성회로 40. 선택신호생성회로
41. 버스트입력제어신호생성회로 42. 버스트출력제어신호생성회로
43. 버스트래치회로 50. 데이터정렬회로
51. 리드입력제어신호생성회로 52. 리드출력제어신호생성회로
53. 리드래치회로 60. 선택데이터생성회로
61. 제1 선택전달회로 62. 제2 선택전달회로
63. 제3 선택전달회로 64. 제4 선택전달회로
70. 데이터출력회로 71. 제1 출력회로
72. 제2 출력회로 73. 제3 출력회로
74. 제4 출력회로 75. 트랜시버
510. 제1 펄스생성회로 511. 제1 시프팅회로
512. 제1 위상변경회로 520. 제2 펄스생성회로
521. 제2 시프팅회로 522. 제2 위상변경회로
530. 제3 펄스생성회로 531. 제3 시프팅회로
532. 제3 위상변경회로 540. 제4 펄스생성회로
541. 제4 시프팅회로 542. 제4 위상변경회로
550. 제1 래치회로 560. 제2 래치회로
570. 제3 래치회로 580. 제4 래치회로

Claims (25)

  1. 동작설정신호가 입력되는 경우 설정비트의 로직레벨에 따라 버스트정보를 생성하고, 리드신호가 입력되는 경우 상기 버스트정보로부터 버스트제어신호를 생성하는 버스트제어회로; 및
    상기 버스트제어신호의 로직레벨에 따라 내부데이터에 대한 제1 및 제2 버스트동작을 수행하여 출력데이터로 출력하는 데이터처리회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 동작설정신호는 상기 제1 및 제2 버스트동작을 설정하기 위한 설정모드에 진입하기 위해 인에이블되는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 리드신호는 상기 동작설정신호가 생성되는 시점보다 상기 내부클럭의 한 주기 구간 이후 생성되는 반도체장치.
  4. 제 1 항에 있어서, 상기 설정비트는 상기 반전클럭에 동기 되어 입력 되는 상기 커맨드어드레스 중 하나로부터 생성되는 신호인 반도체장치.
  5. 제 1 항에 있어서, 상기 제1 버스트동작은 상기 내부데이터에 포함된 다수 비트의 순서변경 없이 상기 출력데이터로 출력하는 동작이고, 상기 제2 버스트동작은 상기 내부데이터에 포함된 다수 비트의 순서를 변경하여 상기 출력데이터로 출력하는 동작인 반도체장치.
  6. 제 1 항에 있어서, 상기 버스트제어회로는
    내부클럭 및 반전내부클럭에 동기 되어 상기 동작설정신호 및 상기 설정비트를 래치하고, 상기 리드신호가 입력되는 경우 래치된 상기 동작설정신호 및 상기 설정비트로부터 설정제어신호 및 리셋제어신호를 생성하는 제어신호생성회로; 및
    상기 설정제어신호 및 상기 리셋제어신호에 따라 인에이블 구간이 설정되는 상기 버스트제어신호를 생성하는 구동회로를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 제어신호생성회로는
    상기 반전내부클럭에 동기 되어 상기 동작설정신호가 인에이블되는 경우 상기 설정비트로부터 상기 버스트정보를 생성하는 버스트정보생성회로;
    상기 내부클럭에 동기 되어 상기 버스트정보를 래치하여 전치버스트제어신호를 생성하는 전치버스트제어신호생성회로;
    상기 반전내부클럭에 동기 되어 상기 리드신호가 인에이블되는 경우 상기 전치버스트신호로부터 상기 설정제어신호를 생성하는 설정제어신호생성회로; 및
    상기 반전내부클럭에 동기 되어 상기 리드신호가 인에이블되는 경우 상기 전치버스트신호로부터 상기 리셋제어신호를 생성하는 리셋제어신호생성회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 리셋제어신호는 상기 설정제어신호가 인에이블된 이후 상기 반전내부클럭의 두 주기 이후 인에이블되는 신호인 반도체장치.
  9. 제 6 항에 있어서, 상기 구동회로는
    상기 설정제어신호 및 상기 리셋제어신호의 로직레벨에 따라 구동신호를 생성하는 구동신호생성회로; 및
    상기 구동신호를 래치하고, 래치된 상기 구동신호를 반전 버퍼링하여 상기 버스트제어신호로 출력하는 래치회로를 포함하는 반도체장치.
  10. 제 1 항에 있어서, 상기 데이터처리회로는
    내부클럭에 동기 되어 상기 리드신호가 입력되는 경우 상기 버스트제어신호로부터 선택신호를 생성하는 선택신호생성회로;
    상기 리드신호가 입력되는 경우 상기 내부클럭에 동기 되어 내부데이터를 래치하고, 제어클럭에 동기 되어 상기 내부데이터로부터 정렬데이터 및 변환데이터를 생성하는 데이터정렬회로;
    상기 선택신호에 따라 상기 정렬데이터 및 상기 변환데이터 중 어느 하나를 상기 선택데이터로 출력하는 선택데이터생성회로; 및
    상기 제어클럭에 동기 되어 상기 선택데이터를 상기 출력데이터로 출력하는 데이터출력회로를 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 선택신호생성회로는
    상기 내부클럭에 동기 되어 상기 리드신호로부터 버스트입력제어신호를 생성하는 버스트입력제어신호생성회로;
    상기 리드신호를 상기 내부클럭이 토글링하는 설정횟수만큼 시프팅하여 버스트출력제어신호를 생성하는 버스트출력제어신호생성회로; 및
    상기 버스트입력제어신호가 입력 되는 시점에 상기 버스트제어신호를 래치하고, 상기 버스트출력제어신호가 입력 되는 시점에 래치된 상기 버스트제어신호를 상기 선택신호로 출력하는 버스트래치회로를 포함하는 반도체장치.
  12. 제 10 항에 있어서, 상기 데이터정렬회로는
    상기 내부클럭에 동기 되어 상기 리드신호로부터 리드입력제어신호를 생성하는 리드입력제어신호생성회로;
    상기 내부클럭에 동기 되어 상기 리드신호를 시프팅하고, 제어클럭에 동기 되어 시프팅된 상기 리드신호로부터 리드출력제어신호를 생성하는 리드출력제어신호생성회로; 및
    상기 리드입력제어신호가 입력 되는 시점에 상기 내부데이터를 래치하고, 상기 리드출력제어신호에 따라 래치된 상기 내부데이터를 상기 정렬데이터로 출력하며, 상기 내부데이터의 순서를 변경하여 상기 변환데이터로 출력하는 리드래치회로를 포함하는 반도체장치.
  13. 내부클럭 및 반전내부클럭에 동기 되어 커맨드어드레스의 조합에 따라 동작설정신호를 생성한 이후 리드신호를 생성하는 커맨드디코더;
    상기 동작설정신호 및 상기 리드신호에 따라 설정비트로부터 버스트제어신호를 생성하는 버스트제어회로; 및
    상기 버스트제어신호의 로직레벨에 따라 내부데이터에 대한 제1 및 제2 버스트동작을 수행하여 출력데이터로 출력하는 데이터처리회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 동작설정신호는 상기 내부클럭에 동기 되어 상기 커맨드어드레스의 조합이 제1 로직레벨 조합인 경우 인에이블되고, 상기 리드신호는 상기 내부클럭에 동기 되어 상기 커맨드어드레스의 조합이 제2 로직레벨 조합인 경우 인에이블되는 신호인 반도체장치.
  15. 제 13 항에 있어서, 상기 동작설정신호는 상기 제1 및 제2 버스트동작을 설정하기 위한 설정모드에 진입하기 위해 인에이블되는 신호인 반도체장치.
  16. 제 13 항에 있어서, 상기 리드신호는 상기 동작설정신호가 생성되는 시점보다 상기 내부클럭의 한 주기 구간 이후 생성되는 반도체장치.
  17. 제 13 항에 있어서, 상기 설정비트는 상기 반전클럭에 동기 되어 입력 되는 상기 커맨드어드레스 중 하나로부터 생성되는 신호인 반도체장치.
  18. 제 13 항에 있어서, 상기 제1 버스트동작은 상기 내부데이터에 포함된 다수 비트의 순서변경 없이 상기 출력데이터로 출력하는 동작이고, 상기 제2 버스트동작은 상기 내부데이터에 포함된 다수 비트의 순서를 변경하여 상기 출력데이터로 출력하는 동작인 반도체장치.
  19. 제 13 항에 있어서, 상기 버스트제어회로는
    상기 내부클럭 및 상기 반전내부클럭에 동기 되어 상기 동작설정신호 및 상기 설정비트를 래치하고, 상기 리드신호가 입력되는 경우 래치된 상기 동작설정신호 및 상기 설정비트로부터 설정제어신호 및 리셋제어신호를 생성하는 제어신호생성회로; 및
    상기 설정제어신호 및 상기 리셋제어신호에 따라 인에이블 구간이 설정되는 상기 버스트제어신호를 생성하는 구동회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제어신호생성회로는
    상기 반전내부클럭에 동기 되어 상기 동작설정신호가 인에이블되는 경우 상기 설정비트로부터 상기 버스트정보를 생성하는 버스트정보생성회로;
    상기 내부클럭에 동기 되어 상기 버스트정보를 래치하여 전치버스트제어신호를 생성하는 전치버스트제어신호생성회로;
    상기 반전내부클럭에 동기 되어 상기 리드신호가 인에이블되는 경우 상기 전치버스트신호로부터 상기 설정제어신호를 생성하는 설정제어신호생성회로; 및
    상기 반전내부클럭에 동기 되어 상기 리드신호가 인에이블되는 경우 상기 전치버스트신호로부터 상기 리셋제어신호를 생성하는 리셋제어신호생성회로를 포함하는 반도체장치.
  21. 제 20 항에 있어서, 상기 리셋제어신호는 상기 설정제어신호가 인에이블된 이후 상기 반전내부클럭의 두 주기 이후 인에이블되는 신호인 반도체장치.
  22. 제 19 항에 있어서, 상기 구동회로는
    상기 설정제어신호 및 상기 리셋제어신호의 로직레벨에 따라 구동신호를 생성하는 구동신호생성회로; 및
    상기 구동신호를 래치하고, 래치된 상기 구동신호를 반전 버퍼링하여 상기 버스트제어신호로 출력하는 래치회로를 포함하는 반도체장치.
  23. 제 13 항에 있어서, 상기 데이터처리회로는
    내부클럭에 동기 되어 상기 리드신호가 입력되는 경우 상기 버스트제어신호로부터 선택신호를 생성하는 선택신호생성회로;
    상기 리드신호가 입력되는 경우 상기 내부클럭에 동기 되어 내부데이터를 래치하고, 제어클럭에 동기 되어 상기 내부데이터로부터 정렬데이터 및 변환데이터를 생성하는 데이터정렬회로;
    상기 선택신호에 따라 상기 정렬데이터 및 상기 변환데이터 중 어느 하나를 상기 선택데이터로 출력하는 선택데이터생성회로; 및
    상기 제어클럭에 동기 되어 상기 선택데이터를 상기 출력데이터로 출력하는 데이터출력회로를 포함하는 반도체장치.
  24. 제 23 항에 있어서, 상기 선택신호생성회로는
    상기 내부클럭에 동기 되어 상기 리드신호로부터 버스트입력제어신호를 생성하는 버스트입력제어신호생성회로;
    상기 리드신호를 상기 내부클럭이 토글링하는 설정횟수만큼 시프팅하여 버스트출력제어신호를 생성하는 버스트출력제어신호생성회로; 및
    상기 버스트입력제어신호가 입력 되는 시점에 상기 버스트제어신호를 래치하고, 상기 버스트출력제어신호가 입력 되는 시점에 래치된 상기 버스트제어신호를 상기 선택신호로 출력하는 버스트래치회로를 포함하는 반도체장치.
  25. 제 23 항에 있어서, 상기 데이터정렬회로는
    상기 내부클럭에 동기 되어 상기 리드신호로부터 리드입력제어신호를 생성하는 리드입력제어신호생성회로;
    상기 내부클럭에 동기 되어 상기 리드신호를 시프팅하고, 제어클럭에 동기 되어 시프팅된 상기 리드신호로부터 리드출력제어신호를 생성하는 리드출력제어신호생성회로; 및
    상기 리드입력제어신호가 입력 되는 시점에 상기 내부데이터를 래치하고, 상기 리드출력제어신호에 따라 래치된 상기 내부데이터를 상기 정렬데이터로 출력하며, 상기 내부데이터의 순서를 변경하여 상기 변환데이터로 출력하는 리드래치회로를 포함하는 반도체장치.
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