CN111145808A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括突发控制电路，所述突发控制电路被配置为当输入操作设定信号时根据设定比特位的逻辑电平来产生突发信息，并且被配置为在输入读取信号的情况下从突发信息产生突发控制信号。该半导体器件还包括数据处理电路，该数据处理电路被配置为：通过根据突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年11月2日在韩国知识产权局提交的申请号为10-2018-0133611的韩国专利申请的优先权，该申请通过引用整体并入本文。
技术领域
本公开的实施例涉及一种半导体器件，其利用被设定的突发操作来执行读取操作。
背景技术
通常，诸如DRAM的半导体器件包括多个存储体组，这些存储体组配置有要通过相同地址访问的单元阵列。每个存储体组可以包括多个存储体。半导体器件执行列操作：选择多个存储体组之中的一个存储体组，并通过将数据加载到输入/输出线上来输出储存在所选存储体组所包含的单元阵列中的数据。
发明内容
在一个实施例中，半导体器件可以包括突发控制电路，所述突发控制电路被配置为当输入操作设定信号时根据设定比特位的逻辑电平来产生突发信息，并且被配置为当输入读取信号时从突发信息产生突发控制信号。该半导体器件还可以包括数据处理电路，该数据处理电路被配置为：通过根据突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。
在一个实施例中，半导体器件可以包括命令解码器，该命令解码器被配置为：根据与内部时钟和反相内部时钟同步的命令地址的组合，产生操作设定信号并且然后产生读取信号。该半导体器件还可以包括突发控制电路，该突发控制电路被配置为根据操作设定信号和读取信号而从设定比特位产生突发控制信号。该半导体器件还可以另外包括数据处理电路，该数据处理电路被配置为：通过根据突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。
附图说明
图1示出了图示根据一个实施例的半导体器件的配置的框图。
图2示出了有助于说明命令地址的逻辑电平的表格，所述命令地址用于控制图1所示的根据实施例的半导体器件的操作。
图3示出了图示在图1所示的半导体器件中所包括的突发控制电路的配置的框图。
图4示出了图示在图3所示的突发控制电路所包括的控制信号发生电路的配置的电路图。
图5示出了图示在图3所示的突发控制电路中所包括的驱动电路的配置的电路图。
图6示出了图示在图1所示的半导体器件中所包括的数据处理电路的配置的框图。
图7示出了有助于说明内部时钟、反相内部时钟和第一控制时钟至第四控制时钟的相位差的时序图。
图8示出了图示在图6所示的数据处理电路中所包括的选择信号发生电路的配置的框图。
图9示出了图示在图6所示的数据处理电路中所包括的数据对齐电路的配置的框图。
图10示出了图示在图9所示的数据对齐电路中所包括的读取输出控制信号发生电路的配置的框图。
图11示出了图示在图9所示的数据对齐电路中所包括的读取锁存电路的配置的框图。
图12示出了图示在图6所示的数据处理电路中所包括的选择数据发生电路的配置的框图。
图13示出了图示在图12所示的选择数据发生电路中所包括的第一选择性传送电路的配置的电路图。
图14示出了图示在图6所示的数据处理电路中所包括的数据输出电路的配置的框图。
图15示出了有助于说明根据该实施例的半导体器件的操作的时序图。
图16示出了图示根据实施例的另一半导体器件的配置的框图。
具体实施方式
在下文中，下面参考附图通过实施例的各种示例描述半导体器件。例如，一些实施例涉及一种半导体器件，该半导体器件在读取操作之前设定突发操作并且利用被设定的突发操作来执行读取操作。
根据实施例，通过在读取操作之前设定突发操作并利用被设定的突发操作来执行读取操作，可以预期如下效果：可以减少用于设定突发操作的额外时间。
此外，根据实施例，通过在读取操作之前设定突发操作并利用被设定的突发操作来执行读取操作，因为不必输入用于设定突发操作的附加命令，所以可以减少或防止命令输入效率的损失。
在半导体器件中，可以设置存储体组模式、8-存储体模式和16-存储体模式。每个存储体组可以包括多个存储体。例如，每个存储体组可以包括4个存储体。在存储体组模式下，可以通过一个命令执行针对包括在存储体组中的一个存储体的列操作。在8-存储体模式下，可以通过一个命令顺序地执行针对每个存储体组中包括的两个存储体的列操作。在16-存储体模式下，可以通过一个命令顺序地执行针对包括在每个存储体组中的四个存储体的列操作。
如图1所示，根据一个实施例的半导体器件100可以包括命令解码器1、突发控制电路2、核心电路3和数据处理电路4。
根据与内部时钟ICLK和反相内部时钟ICLKB同步的芯片选择信号CS和第一至第七命令地址CA<1:7>，命令解码器1可以产生操作设定信号CAS，且然后产生读取信号ERT。在同步于内部时钟ICLK和反相内部时钟ICLKB而芯片选择信号CS被使能并且第一至第七命令地址CA<1:7>的逻辑电平组合是第一组合的情况下，命令解码器1可以产生操作设定信号CAS。在同步于内部时钟ICLK和反相内部时钟ICLKB而芯片选择信号CS被使能并且第一至第七命令地址CA<1:7>的逻辑电平组合是第二组合的情况下，命令解码器1可以产生读取信号ERT。操作设定信号CAS可以被设定为如下信号：该信号被使能以进入用于设定半导体器件的突发操作的设定模式。读取信号ERT可以被设定为如下信号：该信号被使能以进入用于通过被设定的突发操作输出数据DATA<1:16>(也称为输出数据)的读取操作。可以在从产生操作设定信号CAS的时刻起经过内部时钟ICLK的一个周期时段之后产生读取信号ERT。虽然为命令地址CA<1:7>指示了七个比特位，但是不同的实施例可以具有不同的比特位数。下面参考图2详细地描述第一至第七命令地址CA<1:7>的第一组合和第二组合的逻辑电平。
突发控制电路2可以根据操作设定信号CAS和读取信号ERT而从设定比特位ICAFF<7>产生突发控制信号B3。在输入操作设定信号CAS的情况下，突发控制电路2可以从设定比特位ICAFF<7>产生突发信息BI(参见图4)。在输入读取信号ERT的情况下，突发控制电路2可以从突发信息BI(参见图4)产生突发控制信号B3。可以从与反相内部时钟ICLKB同步输入的第七命令地址CA<7>产生设定比特位ICAFF<7>。设定比特位ICAFF<7>可以被设定为用于产生突发控制信号B3的信号。根据实施例，可以通过第一至第六命令地址CA<1:6>中的任意一个来设定用于产生突发控制信号B3的设定比特位。
核心电路3可以包括第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4。第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4中的每个可以包括多个存储体(未示出)。在输入读取信号ERT的情况下，核心电路3可以输出储存在由第一至第四存储体地址BA<1:4>选择的第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4中的内部数据ID<1:16>。虽然为从核心电路3输出的内部数据ID<1:16>指示了16个比特位，但是不同的实施例可以具有不同的比特位数。通过一个读取信号ERT，可以从核心电路3输出第一至第十六内部数据ID<1:16>，然后可以再次连续输出第一至第十六内部数据ID<1:16>。在核心电路3中，在8-存储体模式下，可以通过一个读取信号ERT顺序地执行针对包括在第一至第四存储体组BG1至BG4的每个中的两个存储体的列操作。在核心电路3中，在16-存储体模式下，可以通过一个读取信号ERT顺序地执行针对包括在第一至第四存储体组BG1至BG4的每个中的四个存储体的列操作。
数据处理电路4可以根据突发控制信号B3的逻辑电平而对第一至第十六内部数据ID<1:16>执行第一突发操作和第二突发操作，从而可以输出第一至第十六输出数据DATA<1:16>。在根据突发控制信号B3的逻辑电平而执行第一突发操作的情况下，数据处理电路4可以在不改变第一至第十六内部数据ID<1:16>的比特位的顺序的情况下输出第一至第十六输出数据DATA<1:16>。在根据突发控制信号B3的逻辑电平而执行第二突发操作的情况下，数据处理电路4可以通过改变第一至第十六内部数据ID<1:16>的比特位的顺序来输出第一至第十六输出数据DATA<1:16>。在根据突发控制信号B3的逻辑电平而执行第二突发操作的情况下，数据处理电路4可以输出第一至第八内部数据ID<1:8>作为第九至第十六输出数据DATA<9:16>并且输出第九至第十六内部数据ID<9:16>作为第一至第八输出数据DATA<1:8>。
下面参考图2描述用于控制根据本实施例的半导体器件的操作的命令地址的逻辑电平。
首先，下面描述用于产生操作设定信号CAS的芯片选择信号CS和第一至第七命令地址CA<1:7>的逻辑电平。
在同步于内部时钟ICLK的上升沿而芯片选择信号CS被使能为逻辑高电平并且第一至第七命令地址CA<1:7>的逻辑电平组合为第一组合的情况下，命令解码器1可以产生操作设定信号CAS。第一至第七命令地址CA<1:7>的第一组合被设定为如下情况：第一命令地址CA<1>处于逻辑低电平，第二命令地址CA<2>处于逻辑低电平，第三命令地址CA<3>处于逻辑高电平，第四命令地址CA<4>处于逻辑高电平，且第七命令地址CA<7>处于逻辑低电平。第五命令地址CA<5>和第六命令地址CA<6>可以被处理为“无关”(独立于第一组合)，并且可以通过第五命令地址CA<5>和第六个命令地址CA<6>输入诸如地址的信息。
接下来，下面描述用于产生读取信号ERT的芯片选择信号CS和第一至第七命令地址CA<1:7>的逻辑电平。
在同步于内部时钟ICLK的上升沿而芯片选择信号CS被使能为逻辑高电平并且第一至第七命令地址CA<1:7>的逻辑电平组合是第二组合的情况下，命令解码器1可以产生读取信号ERT。第一至第七命令地址CA<1:7>的第二组合被设定为如下情况：第一命令地址CA<1>处于逻辑高电平而第二命令地址CA<2>处于逻辑低电平。第三命令地址CA<3>、第四命令地址CA<4>、第五命令地址CA<5>、第六命令地址CA<6>和第七命令地址CA<7>可以被处理为“无关”(独立于第二组合)，并且可以通过第三命令地址CA<3>、第四命令地址CA<4>、第五命令地址CA<5>、第六命令地址CA<6>以及第七命令地址CA<7>输入诸如地址的信息。
接下来，下面描述用于产生突发控制信号B3的设定比特位ICAFF<7>。
在输入操作设定信号CAS的情况下，突发控制电路2从设定比特位ICAFF<7>产生突发信息BI(参见图4)，以及然后，在输入读取信号ERT的情况下，从突发信息BI(参见图4)产生突发控制信号B3。在内部时钟ICLK的下降沿处输入的第七命令地址CA<7>处于逻辑低电平的情况下，设定比特位ICAFF<7>被产生为逻辑低电平。内部时钟ICLK的下降沿与反相内部时钟ICLKB的上升沿同步。在设定比特位ICAFF<7>处于逻辑低电平的情况下，设定比特位ICAFF<7>被设定为如下逻辑电平：其用于执行第一突发操作以输出第一至第十六输出数据DATA<1:16>而不改变第一至第十六内部数据ID<1:16>的比特位的顺序。在内部时钟ICLK的下降沿处输入的第七命令地址CA<7>处于逻辑高电平的情况下，设定比特位ICAFF<7>被产生为逻辑高电平。在设定比特位ICAFF<7>处于逻辑高电平的情况下，设定比特位ICAFF<7>被设定为如下逻辑电平：其用于执行第二突发操作以通过改变第一至第十六内部数据ID<1:16>的比特位的顺序来输出第一至第十六输出数据DATA<1:16>。
参考图3，突发控制电路2可以包括控制信号发生电路10和驱动电路20。
控制信号发生电路10可以同步于内部时钟ICLK和反相内部时钟ICLKB而锁存操作设定信号CAS和设定比特位ICAFF<7>。在输入读取信号ERT的情况下，控制信号发生电路10可以从被锁存的操作设定信号CAS和设定比特位ICAFF<7>产生设定控制信号SET和复位控制信号RESET。控制信号发生电路10可以锁存操作设定信号CAS，并且在内部时钟ICLK的一个周期时段之后，可以从操作设定信号CAS和设定比特位ICAFF<7>产生设定控制信号SET和复位控制信号RESET。在从设定控制信号SET被使能起经过反相内部时钟ICLKB的两个周期之后，复位控制信号RESET可以被使能。
驱动电路20可以产生突发控制信号B3，其使能时段根据设定控制信号SET和复位控制信号RESET而设定。驱动电路20可以产生在设定控制信号SET被使能的情况下被使能的突发控制信号B3。驱动电路20可以产生在复位控制信号RESET被使能的情况下被禁止的突发控制信号B3。
参考图4，控制信号发生电路10可以包括突发信息发生电路11、预突发控制信号发生电路12、设定控制信号发生电路13和复位控制信号发生电路14。
突发信息发生电路11可以包括触发器FF11、与非门NAND11和反相器IV11。在与反相内部时钟ICLKB同步地使能操作设定信号CAS的情况下，突发信息发生电路11可以从设定比特位ICAFF<7>产生突发信息BI。在反相内部时钟ICLKB处于逻辑高电平的时段期间，在操作设定信号CAS以逻辑高电平输入并且设定比特位ICAFF<7>处于逻辑高电平的情况下，突发信息发生电路11可以产生逻辑高电平的突发信息BI。在反相内部时钟ICLKB处于逻辑高电平的时段期间，在操作设定信号CAS以逻辑高电平输入并且设定比特位ICAFF<7>是逻辑低电平的情况下，突发信息发生电路11可以产生逻辑低电平的突发信息BI。
预突发控制信号发生电路12可以包括触发器FF12。预突发控制信号发生电路12可以同步于内部时钟ICLK而锁存突发信息BI，从而产生预突发控制信号B3_PRE。在内部时钟ICLK处于逻辑高电平的时段期间，在突发信息BI处于逻辑高电平的情况下，预突发控制信号发生电路12可以产生逻辑高电平的预突发控制信号B3_PRE。在内部时钟ICLK处于逻辑高电平的时段期间，在突发信息BI处于逻辑低电平的情况下，预突发控制信号发生电路12可以产生逻辑低电平的预突发控制信号B3_PRE。
设定控制信号发生电路13可以包括与非门NAND12、反相器IV12和触发器FF13。在反相内部时钟ICLKB处于逻辑高电平的时段期间，在读取信号ERT被使能为逻辑高电平的情况下，设定控制信号发生电路13可以缓冲预突发控制信号B3_PRE，从而产生设定控制信号SET。
复位控制信号发生电路14可以包括反相器IV13和IV14、与非门NAND13和触发器FF14。在反相内部时钟ICLKB处于逻辑高电平的时段期间，在读取信号ERT被使能为逻辑高电平的情况下，复位控制信号发生电路14可以反相并缓冲预突发控制信号B3_PRE，从而产生复位控制信号RESET。复位控制信号RESET可以被设定为在从设定控制信号SET被使能起经过反相内部时钟ICLKB的一个周期之后被使能的信号。
参考图5，驱动电路20可以包括驱动信号发生电路21和缓冲电路22。
驱动信号发生电路21可以包括反相器IV21、PMOS晶体管P21和NMOS晶体管N21。反相器IV21可以反相并缓冲复位控制信号RESET并输出输出信号。PMOS晶体管P21可以位于电源电压VDD与节点nd21之间。在反相器IV21的输出信号处于逻辑低电平的情况下，PMOS晶体管P21可以被导通，用电源电压VDD驱动节点nd21，并且产生逻辑高电平的驱动信号DRV。NMOS晶体管N21可以位于节点nd21与接地电压VSS之间。在设定控制信号SET处于逻辑高电平的情况下，NMOS晶体管N21可以被导通，用接地电压VSS驱动节点nd21，并且产生逻辑低电平的驱动信号DRV。也就是说，在复位控制信号RESET处于逻辑高电平的情况下，驱动信号发生电路21可以产生逻辑高电平的驱动信号DRV。在设定控制信号SET处于逻辑高电平的情况下，驱动信号发生电路21可以产生逻辑低电平的驱动信号DRV。
缓冲电路22可以包括反相器IV22和IV23。反相器IV22可以反相并缓冲驱动信号DRV，并产生突发控制信号B3。反相器IV22和IV23可以锁存突发控制信号B3。
参考图6，数据处理电路4可以包括控制时钟发生电路30、选择信号发生电路40、数据对齐电路50、选择数据发生电路60和数据输出电路70。
控制时钟发生电路30可以接收内部时钟ICLK和反相内部时钟ICLKB，并且产生具有不同相位的第一控制时钟WCK1、第二控制时钟WCK2、第三控制时钟WCK3和第四控制时钟WCK4。第一控制时钟WCK1可以被产生为具有与内部时钟ICLK相同的相位。第三控制时钟WCK3可以被产生为具有与反相内部时钟ICLKB相同的相位。
在与内部时钟ICLK同步地输入读取信号ERT的情况下，选择信号发生电路40可以从突发控制信号B3产生选择信号SEL。选择信号发生电路40可以在与内部时钟ICLK同步地输入读取信号ERT的时刻锁存突发控制信号B3。在从与内部时钟ICLK同步地输入读取信号ERT的时刻起经过预定时段之后，选择信号发生电路40可以从被锁存的突发控制信号B3产生选择信号SEL。
在输入读取信号ERT的情况下，数据对齐电路50可以同步于内部时钟ICLK而锁存第一至第十六内部数据ID<1:16>。数据对齐电路50可以同步于第一控制时钟WCK1、第二控制时钟WCK2、第三控制时钟WCK3和第四个控制时钟WCK4而输出被锁存的第一至第十六内部数据ID<1:16>作为第一至第十六对齐数据AD<1:16>。数据对齐电路50可以同步于第一控制时钟WCK1、第二控制时钟WCK2、第三控制时钟WCK3和第四控制时钟WCK4而输出被锁存的第一至第十六内部数据ID<1:16>作为第一至第十六转换数据ED<1:16>。
选择数据发生电路60可以根据选择信号SEL而输出第一至第十六对齐数据AD<1:16>或第一至第十六转换数据ED<1:16>作为第一至第十六选择数据SD<1:16>。在选择信号SEL被禁止的情况下，选择数据发生电路60可以输出第一至第十六对齐数据AD<1:16>作为第一至第十六选择数据SD<1:16>。在选择信号SEL被使能的情况下，选择数据发生电路60可以输出第一至第十六转换数据ED<1:16>作为第一至第十六选择数据SD<1:16>。
数据输出电路70可以同步于第一控制时钟WCK1、第二控制时钟WCK2、第三控制时钟WCK3和第四控制时钟WCK4而输出第一至第十六选择数据SD<1:16>作为第一至第十六输出数据DATA<1:16>。
下面参考图7描述内部时钟ICLK、反相内部时钟ICLKB、第一控制时钟WCK1、第二控制时钟WCK2、第三控制时钟WCK3和第四控制时钟WCK4之间的相位差。
反相内部时钟ICLKB被产生为具有与内部时钟ICLK相反的相位。第一控制时钟WCK1被产生为具有与内部时钟ICLK相同的相位。第二控制时钟WCK2被产生为具有与第一控制时钟WCK1成90度的相位差。第三控制时钟WCK3被产生为具有与反相内部时钟ICLKB相同的相位。第三控制时钟WCK3被产生为具有与第二控制时钟WCK2成90度的相位差。第四控制时钟WCK4被产生为具有与第三控制时钟WCK3成90度的相位差。
参考图8，选择信号发生电路40可以包括突发输入控制信号发生电路41、突发输出控制信号发生电路42和突发锁存电路43。
突发输入控制信号发生电路41可以同步于内部时钟ICLK而从读取信号ERT产生突发输入控制信号FIN。在与内部时钟ICLK的上升沿同步地输入读取信号ERT的情况下，突发输入控制信号发生电路41可以产生被使能的突发输入控制信号FIN。
突发输出控制信号发生电路42可以通过移位读取信号ERT来产生突发输出控制信号FOUT。突发输出控制信号发生电路42可以通过将读取信号ERT移位内部时钟ICLK转变的预设次数来产生突发输出控制信号FOUT。可以根据突发长度(BL)不同地设定内部时钟ICLK转变的预设次数。突发长度表示在第一突发操作和第二突发操作的每个中输入/输出的数据的比特位数。
突发锁存电路43可以在输入突发输入控制信号FIN的时刻锁存突发控制信号B3。突发锁存电路43可以在输入突发输出控制信号FOUT的时刻输出被锁存的突发控制信号B3作为选择信号SEL。
参考图9，数据对齐电路50可以包括读取输入控制信号发生电路51、读取输出控制信号发生电路52和读取锁存电路53。
读取输入控制信号发生电路51可以同步于内部时钟ICLK而从读取信号ERT产生读取输入控制信号RIN。在与内部时钟ICLK的上升沿同步地输入读取信号ERT的情况下，读取输入控制信号发生电路51可以产生被使能的读取输入控制信号RIN。
读取输出控制信号发生电路52可以同步于内部时钟ICLK而移位读取信号ERT，并且可以同步于第一控制时钟WCK1而从被移位的读取信号ERT产生第一读取输出控制信号ROUT1<1:8>。读取输出控制信号发生电路52可以同步于内部时钟ICLK而移位读取信号ERT，并且可以同步于第二控制时钟WCK2而从被移位的读取信号ERT产生第二读取输出控制信号ROUT2<1:8>。读取输出控制信号发生电路52可以同步于内部时钟ICLK而移位读取信号ERT，并且可以同步于第三控制时钟WCK3而从被移位的读取信号ERT产生第三读取输出控制信号ROUT3<1:8>。读取输出控制信号发生电路52可以同步于内部时钟ICLK而移位读取信号ERT，并且可以同步于第四控制时钟WCK4而从被移位的读取信号ERT产生第四读取输出控制信号ROUT4<1:8>。
读取锁存电路53可以在输入读取输入控制信号RIN的时刻锁存第一至第十六内部数据ID<1:16>。
在输入第一读取输出控制信号ROUT1<1:8>、第二读取输出控制信号ROUT2<1:8>、第三读取输出控制信号ROUT3<1:8>和第四读取输出控制信号ROUT4<1:8>的时刻，读取锁存电路53可以输出第一至第十六内部数据ID<1:16>作为第一至第十六对齐数据AD<1:16>，并且可以改变第一至第十六内部数据ID<1:16>的顺序以及输出第一至第十六转换数据ED<1:16>。
参考图10，读取输出控制信号发生电路52可以包括第一读取输出控制信号发生电路510、第二读取输出控制信号发生电路520、第三读取输出控制信号发生电路530和第四读取输出控制信号发生电路540。
第一读取输出控制信号发生电路510可以包括第一移位电路511和第一相变电路512。第一移位电路511可以同步于内部时钟ICLK而通过移位读取信号ERT来产生第一移位信号SFT1。对于不同的实施例，可以不同地设定用于移位读取信号ERT的时间。第一相变电路512可以同步于第一控制时钟WCK1而从第一移位信号SFT1产生第一读取输出控制信号ROUT1<1:8>。
第二读取输出控制信号发生电路520可以包括第二移位电路521和第二相变电路522。第二移位电路521可以同步于内部时钟ICLK而通过移位读取信号ERT来产生第二移位信号SFT2。对于不同的实施例，可以不同地设定用于移位读取信号ERT的时间。第二相变电路522可以同步于第二控制时钟WCK2而从第二移位信号SFT2产生第二读取输出控制信号ROUT2<1:8>。
第三读取输出控制信号发生电路530可以包括第三移位电路531和第三相变电路532。第三移位电路531可以同步于内部时钟ICLK而通过移位读取信号ERT来产生第三移位信号SFT3。对于不同的实施例，可以不同地设定用于移位读取信号ERT的时间。第三相变电路532可以同步于第三控制时钟WCK3而从第三移位信号SFT3产生第三读取输出控制信号ROUT3<1:8>。
第四读取输出控制信号发生电路540可以包括第四移位电路541和第四相变电路542。第四移位电路541可以同步于内部时钟ICLK而通过移位读取信号ERT来产生第四移位信号SFT4。对于不同的实施例，可以不同地设定用于移位读取信号ERT的时间。第四相变电路542可以同步于第四控制时钟WCK4而从第四移位信号SFT4产生第四读取输出控制信号ROUT4<1:8>。
参考图11，读取锁存电路53可以包括第一锁存电路550、第二锁存电路560、第三锁存电路570和第四锁存电路580。
第一锁存电路550可以在输入读取输入控制信号RIN的时刻锁存第一内部数据ID<1>、第五内部数据ID<5>、第九内部数据ID<9>和第十三内部数据ID<13>。
在输入第一读取输出控制信号ROUT1<1:8>的第一比特位ROUT1<1>的时刻，第一锁存电路550可以输出被锁存的第一内部数据ID<1>作为第一对齐数据AD<1>。在输入第一读取输出控制信号ROUT1<1:8>的第二比特位ROUT1<2>的时刻，第一锁存电路550可以输出被锁存的第五内部数据ID<5>作为第五对齐数据AD<5>。在输入第一读取输出控制信号ROUT1<1:8>的第三比特位ROUT1<3>的时刻，第一锁存电路550可以输出被锁存的第九内部数据ID<9>作为第九对齐数据AD<9>。在输入第一读取输出控制信号ROUT1<1:8>的第四比特位ROUT1<4>的时刻，第一锁存电路550可以输出被锁存的第十三内部数据ID<13>作为第十三对齐数据AD<13>。
在输入第一读取输出控制信号ROUT1<1:8>的第五比特位ROUT1<5>的时刻，第一锁存电路550可以输出被锁存的第九内部数据ID<9>作为第一转换数据ED<1>。在输入第一读取输出控制信号ROUT1<1:8>的第六比特位ROUT1<6>的时刻，第一锁存电路550可以输出被锁存的第十三内部数据ID<13>作为第五转换数据ED<5>。在输入第一读取输出控制信号ROUT1<1:8>的第七比特位ROUT1<7>的时刻，第一锁存电路550可以输出被锁存的第一内部数据ID<1>作为第九转换数据ED<9>。在输入第一读取输出控制信号ROUT1<1:8>的第八比特位ROUT1<8>的时刻，第一锁存电路550可以输出被锁存的第五内部数据ID<5>作为第十三转换数据ED<13>。
在输入读取输入控制信号RIN的时刻，第二锁存电路560可以锁存第二内部数据ID<2>、第六内部数据ID<6>、第十内部数据ID<10>和第十四内部数据ID<14>。
在输入第二读取输出控制信号ROUT2<1:8>的第一比特位ROUT2<1>的时刻，第二锁存电路560可以输出被锁存的第二内部数据ID<2>作为第二对齐数据AD<2>。在输入第二读取输出控制信号ROUT2<1:8>的第二比特位ROUT2<2>的时刻，第二锁存电路560可以输出被锁存的第六内部数据ID<6>作为第六对齐数据AD<6>。在输入第二读取输出控制信号ROUT2<1:8>的第三比特位ROUT2<3>的时刻，第二锁存电路560可以输出被锁存的第十内部数据ID<10>作为第十对齐数据AD<10>。在输入第二读取输出控制信号ROUT2<1:8>的第四比特位ROUT2<4>的时刻，第二锁存电路560可以输出被锁存的第十四内部数据ID<14>作为第十四对齐数据AD<14>。
在输入第二读取输出控制信号ROUT2<1:8>的第五比特位ROUT2<5>的时刻，第二锁存电路560可以输出被锁存的第十内部数据ID<10>作为第二转换数据ED<2>。在输入第二读取输出控制信号ROUT2<1:8>的第六比特位ROUT2<6>的时刻，第二锁存电路560可以输出被锁存的第十四内部数据ID<14>作为第六转换数据ED<6>。在输入第二读取输出控制信号ROUT2<1:8>的第七比特位ROUT2<7>的时刻，第二锁存电路560可以输出被锁存的第二内部数据ID<2>作为第十转换数据ED<10>。在输入第二读取输出控制信号ROUT2<1:8>的第八比特位ROUT2<8>的时刻，第二锁存电路560可以输出被锁存的第六内部数据ID<6>作为第十四转换数据ED<14>。
在输入读取输入控制信号RIN的时刻，第三锁存电路570可以锁存第三内部数据ID<3>、第七内部数据ID<7>、第十一内部数据ID<11>和第十五内部数据ID<15>。
在输入第三读取输出控制信号ROUT3<1:8>的第一比特位ROUT3<1>的时刻，第三锁存电路570可以输出被锁存的第三内部数据ID<3>作为第三对齐数据AD<3>。在输入第三读取输出控制信号ROUT3<1:8>的第二比特位ROUT3<2>的时刻，第三锁存电路570可以输出被锁存的第七内部数据ID<7>作为第七对齐数据AD<7>。在输入第三读取输出控制信号ROUT3<1:8>的第三比特位ROUT3<3>的时刻，第三锁存电路570可以输出被锁存的第十一内部数据ID<11>作为第十一对齐数据AD<11>。在输入第三读取输出控制信号ROUT3<1:8>的第四比特位ROUT3<4>的时刻，第三锁存电路570可以输出被锁存的第十五内部数据ID<15>作为第十五对齐数据AD<15>。
在输入第三读取输出控制信号ROUT3<1:8>的第五比特位ROUT3<5>的时刻，第三锁存电路570可以输出被锁存的第十一内部数据ID<11>作为第三转换数据ED<3>。在输入第三读取输出控制信号ROUT3<1:8>的第六比特位ROUT3<6>的时刻，第三锁存电路570可以输出被锁存的第十五内部数据ID<15>作为第七转换数据ED<7>。在输入第三读取输出控制信号ROUT3<1:8>的第七比特位ROUT3<7>的时刻，第三锁存电路570可以输出被锁存的第三内部数据ID<3>作为第十一转换数据ED<11>。在输入第三读取输出控制信号ROUT3<1:8>的第八比特位ROUT3<8>的时刻，第三锁存电路570可以输出被锁存的第七内部数据ID<7>作为第十五转换数据ED<15>。
在输入读取输入控制信号RIN的时刻，第四锁存电路580可以锁存第四内部数据ID<4>、第八内部数据ID<8>、第十二内部数据ID<12>和第十六内部数据ID<16>。
在输入第四读取输出控制信号ROUT4<1:8>的第一比特位ROUT4<1>的时刻，第四锁存电路580可以输出被锁存的第四内部数据ID<4>作为第四对齐数据AD<4>。在输入第四读取输出控制信号ROUT4<1:8>的第二比特位ROUT4<2>的时刻，第四锁存电路580可以输出被锁存的第八内部数据ID<8>作为第八对齐数据AD<8>。在输入第四读取输出控制信号ROUT4<1:8>的第三比特位ROUT4<3>的时刻，第四锁存电路580可以输出被锁存的第十二内部数据ID<12>作为第十二对齐数据AD<12>。在输入第四读取输出控制信号ROUT4<1:8>的第四比特位ROUT4<4>的时刻，第四锁存电路580可以输出被锁存的第十六内部数据ID<16>作为第十六对齐数据AD<16>。
在输入第四读取输出控制信号ROUT4<1:8>的第五比特位ROUT4<5>的时刻，第四锁存电路580可以输出被锁存的第十二内部数据ID<12>作为第四转换数据ED<4>。在输入第四读取输出控制信号ROUT4<1:8>的第六比特位ROUT4<6>的时刻，第四锁存电路580可以输出被锁存的第十六内部数据ID<16>作为第八转换数据ED<8>。在输入第四读取输出控制信号ROUT4<1:8>的第七比特位ROUT4<7>的时刻，第四锁存电路580可以输出被锁存的第四内部数据ID<4>作为第十二转换数据ED<12>。在输入第四读取输出控制信号ROUT4<1:8>的第八比特位ROUT4<8>的时刻，第四锁存电路580可以输出被锁存的第八内部数据ID<8>作为第十六转换数据ED<16>。
参考图12，选择数据发生电路60可以包括第一选择性传送电路61、第二选择性传送电路62、第三选择性传送电路63和第四选择性传送电路64。
在选择信号SEL被禁止的情况下，第一至第四选择性传送电路61、62、63和64可以输出第一至第十六对齐数据AD<1:16>作为第一至第十六选择数据SD<1:16>。在选择信号SEL被使能的情况下，第一至第四选择性传送电路61、62、63和64可以输出第一至第十六转换数据ED<1:16>作为第一至第十六选择数据SD<1:16>。
在选择信号SEL被禁止的情况下，第一选择性传送电路61可以分别输出第一对齐数据AD<1>、第五对齐数据AD<5>、第九对齐数据AD<9>和第十三对齐数据AD<13>作为第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>。
在选择信号SEL被使能的情况下，第一选择性传送电路61可以分别输出第一转换数据ED<1>、第五转换数据ED<5>、第九转换数据ED<9>和第十三转换数据ED<13>作为第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>。
在选择信号SEL被禁止的情况下，第二选择性传送电路62可以分别输出第二对齐数据AD<2>、第六对齐数据AD<6>、第十对齐数据AD<10>和第十四对齐数据AD<14>作为第二选择数据SD<2>、第六选择数据SD<6>、第十选择数据SD<10>和第十四选择数据SD<14>。
在选择信号SEL被使能的情况下，第二选择性传送电路62可以分别输出第二转换数据ED<2>、第六转换数据ED<6>、第十转换数据ED<10>和第十四转换数据ED<14>作为第二选择数据SD<2>、第六选择数据SD<6>、第十选择数据SD<10>和第十四选择数据SD<14>。
在选择信号SEL被禁止的情况下，第三选择性传送电路63可以分别输出第三对齐数据AD<3>、第七对齐数据AD<7>、第十一对齐数据AD<11>和第十五对齐数据AD<15>作为第三选择数据SD<3>、第七选择数据SD<7>、第十一选择数据SD<11>和第十五选择数据SD<15>。
在选择信号SEL被使能的情况下，第三选择性传送电路63可以分别输出第三转换数据ED<3>、第七转换数据ED<7>、第十一转换数据ED<11>和第十五转换数据ED<15>作为第三选择数据SD<3>、第七选择数据SD<7>、第十一选择数据SD<11>和第十五选择数据SD<15>。
在选择信号SEL被禁止的情况下，第四选择性传送电路64可以分别输出第四对齐数据AD<4>、第八对齐数据AD<8>、第十二对齐数据AD<12>以及第十六对齐数据AD<16>作为第四选择数据SD<4>、第八选择数据SD<8>、第十二选择数据SD<12>和第十六选择数据SD<16>。
在选择信号SEL被使能的情况下，第四选择性传送电路64可以分别输出第四转换数据ED<4>、第八转换数据ED<8>、第十二转换数据ED<12>和第十六转换数据ED<16>作为第四选择数据SD<4>、第八选择数据SD<8>、第十二选择数据SD<12>和第十六选择数据SD<16>。
参考图13，第一选择性传送电路61可以包括反相器IV61、IV62、IV63和IV64。反相器IV61反相并缓冲选择信号SEL，并输出输出信号。反相器IV62可以反相并缓冲第一对齐数据AD<1>、第五对齐数据AD<5>、第九对齐数据AD<9>和第十三对齐数据AD<13>，并将输出信号输出到节点nd61。反相器IV63可以反相并缓冲第一转换数据ED<1>、第五转换数据ED<5>、第九转换数据ED<9>和第十三转换数据ED<13>，并将输出信号输出到节点nd61。反相器IV64可以反相并缓冲节点nd61的信号，并产生第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>。
在选择信号SEL被禁止为逻辑低电平的情况下，第一选择性传送电路61可以通过反相器IV62和IV64分别输出第一对齐数据AD<1>、第五对齐数据AD<5>、第九对齐数据AD<9>和第十三对齐数据AD<13>作为第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>。
在选择信号SEL被使能为逻辑高电平的情况下，第一选择性传送电路61可以通过反相器IV63和IV64分别输出第一转换数据ED<1>、第五转换数据ED<5>、第九转换数据ED<9>和第十三转换数据ED<13>作为第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>。
由于图12中所示的第二至第四选择性传送电路62、63和64由相同电路实现，并执行与图13所示的第一选择性传送电路61相同的操作，除了输入其中的信号和从其中输出的信号不同之外，因此省略其详细描述。
参考图14，数据输出电路70可以包括第一输出电路71、第二输出电路72、第三输出电路73、第四输出电路74和收发器75。
第一输出电路71可以同步于第一控制时钟WCK1而输出第一选择数据SD<1>、第五选择数据SD<5>、第九选择数据SD<9>和第十三选择数据SD<13>作为第一传送数据TD<1>、第五传送数据TD<5>、第九传送数据TD<9>和第十三传送数据TD<13>。
第二输出电路72可以同步于第二控制时钟WCK2而输出第二选择数据SD<2>、第六选择数据SD<6>、第十选择数据SD<10>以及第十四选择数据SD<14>作为第二传送数据TD<2>、第六传送数据TD<6>、第十传送数据TD<10>和第十四传送数据TD<14>。
第三输出电路73可以同步于第三控制时钟WCK3而输出第三选择数据SD<3>、第七选择数据SD<7>、第十一选择数据SD<11>和第十五选择数据SD<15>作为第三传送数据TD<3>、第七传送数据TD<7>、第十一传送数据TD<11>和第十五传送数据TD<15>。
第四输出电路74可以同步于第四控制时钟WCK4而输出第四选择数据SD<4>、第八选择数据SD<8>、第十二选择数据SD<12>以及第十六选择数据SD<16>作为第四传送数据TD<4>、第八传送数据TD<8>、第十二传送数据TD<12>和第十六传送数据TD<16>。
收发器75可以缓冲第一至第十六传送数据TD<1:16>，并输出第一至第十六输出数据DATA<1:16>。收发器75可以将第一至第十六输出数据DATA<1:16>输出到外部。
下面参考图15描述在设定模式下根据本公开的实施例的半导体器件在设定突发操作之后执行连续读取操作的情况。
在时刻T1，第一至第七命令地址CA<1:7>的逻辑电平组合被输入为与内部时钟ICLK的上升沿同步的第一组合。
在时刻T2，因为同步于内部时钟ICLK和反相内部时钟ICLKB而芯片选择信号CS被使能为逻辑高电平并且第一至第七命令地址CA<1:7>的逻辑电平组合为第一组合，所以命令解码器1产生处于逻辑高电平的操作设定信号CAS。
在时刻T3，设定比特位ICAFF<7>以与内部时钟ICLK的下降沿同步的逻辑高电平来输入。
因为同步于反相内部时钟ICLKB而操作设定信号CAS处于逻辑高电平并且设定比特位ICAFF<7>处于逻辑高电平，所以控制信号发生电路10的突发信息发生电路11产生处于逻辑高电平的突发信息BI。
在时刻T4，第一至第七命令地址CA<1:7>的逻辑电平组合被输入为与内部时钟ICLK的上升沿同步的第二组合。
在时刻T5，控制信号发生电路10的预突发控制信号发生电路12同步于内部时钟ICLK而锁存突发信息BI，从而产生处于逻辑高电平的预突发控制信号B3_PRE。
因为同步于内部时钟ICLK和反相内部时钟ICLKB而芯片选择信号CS被使能为逻辑高电平并且第一至第七命令地址CA<1:7>的逻辑电平组合为第二组合，所以命令解码器1产生处于逻辑高电平的读取信号ERT。
当读取信号ERT以逻辑高电平输入到核心电路3时，核心电路3输出由第一至第四存储体地址BA<1:4>选择的第一至第十六内部数据ID<1:16>(储存在第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4中)。
在时刻T6，因为同步于反相内部时钟ICLKB而读取信号ERT处于逻辑高电平并且预突发控制信号B3_PRE处于逻辑高电平，所以控制信号发生电路10的设定控制信号发生电路13产生处于逻辑高电平的设定控制信号SET。
因为设定控制信号SET处于逻辑高电平，所以驱动电路20的驱动信号发生电路21产生处于逻辑低电平的驱动信号DRV。
驱动电路20的缓冲电路22通过反相并缓冲驱动信号DRV来产生处于逻辑高电平的突发控制信号B3。
通过根据处于逻辑高电平的突发控制信号B3而执行第二突发操作来改变第一至第十六内部数据ID<1:16>的比特位的顺序，数据处理电路4输出第一至第十六输出数据DATA<1:16>。
因为操作设定信号CAS与反相内部时钟ICLKB同步地处于逻辑低电平，所以控制信号发生电路10的突发信息发生电路11产生处于逻辑低电平的突发信息BI。
在时刻T7，控制信号发生电路10的预突发控制信号发生电路12同步于内部时钟ICLK而锁存突发信息BI，从而产生处于逻辑低电平的预突发控制信号B3_PRE。
在时刻T8，第一至第七命令地址CA<1:7>的逻辑电平组合被输入为与内部时钟ICLK的上升沿同步的第二组合。
在时刻T9，因为同步于内部时钟ICLK和反相内部时钟ICLKB而芯片选择信号CS被使能为逻辑高电平并且第一至第七命令地址CA<1:7>的逻辑电平组合为第二组合，所以命令解码器1产生处于逻辑高电平的读取信号ERT。
当读取信号ERT以逻辑高电平被输入到核心电路3时，核心电路3输出由第一至第四存储体地址BA<1:4>选择的第一至第十六内部数据ID<1:16>(储存在第一存储体组BG1、第二存储体组BG2、第三存储体组BG3和第四存储体组BG4中)。
在时刻T10，因为同步于反相内部时钟ICLKB而读取信号ERT处于逻辑高电平并且预突发控制信号B3_PRE处于逻辑低电平，所以控制信号发生电路10的设定控制信号发生电路13产生处于逻辑高电平的复位控制信号RESET。
因为复位控制信号RESET处于逻辑高电平，所以驱动电路20的驱动信号发生电路21产生处于逻辑高电平的驱动信号DRV。
驱动电路20的缓冲电路22通过反相并缓冲驱动信号DRV来产生处于逻辑低电平的突发控制信号B3。
通过根据处于逻辑低电平的突发控制信号B3而执行第一突发操作，数据处理电路4输出第一至第十六输出数据DATA<1:16>，而不改变第一至第十六内部数据ID<1:16>的比特位的顺序。
从以上描述中显而易见的是，对于根据本公开的实施例的半导体器件，通过在读取操作之前设定突发操作并利用被设定的突发操作执行读取操作，可以减少用于设定突发操作的额外时间。此外，对于根据本公开实施例的半导体器件，通过在读取操作之前设定突发操作并利用被设定的突发操作执行读取操作，因为不必输入用于设定突发操作的附加命令，所以可以减少或防止命令输入效率的损失。
参考图16，根据另一实施例的半导体器件20可以包括命令控制电路201、延时突发控制电路(latency burst control circuit)202、操作控制电路203、输入/输出控制电路204、数据输入/输出电路205和DRAM核206。
命令控制电路201可以包括输入驱动电路211、芯片选择信号缓冲器212、命令地址缓冲器213、命令解码器214和掉电控制电路215。输入驱动电路211可以接收并驱动芯片选择信号CS以及将其传送到掉电控制电路215。芯片选择信号缓冲器212可以基于芯片选择参考电压VREF_CS来缓冲并接收芯片选择信号CS。命令地址缓冲器213可以基于命令地址参考电压VREF_CA来缓冲并接收命令地址CA<0:6>。命令解码器214可以基于通过芯片选择信号缓冲器212缓冲的芯片选择信号CS而对通过命令地址缓冲器213缓冲的命令地址CA<0:6>进行解码，并且可以产生半导体器件20的操作所必需的各种命令。掉电控制电路215可以基于通过输入驱动电路211驱动而传送的芯片选择信号CS和在命令解码器214中产生的命令来控制掉电模式。
延时突发控制电路202可以包括突发长度信息发生器221、写入延时控制器222和突发长度控制电路223。突发长度信息发生器221可以基于通过命令解码器214传送的命令来产生控制突发长度操作所必需的信息。写入延时控制器222可以基于通过命令解码器214传送的命令而根据写入延时来执行控制操作。突发长度控制电路(BL CNTR)223可以包括信息储存电路(BLOTF FIFO)225，该信息储存电路225储存从突发长度信息发生器221传送的信息。突发长度控制电路223可以包括突发长度控制器226，该突发长度控制器226用于基于通过命令解码器214传送的命令、从写入延时控制器222传送的信号以及从突发长度信息发生器221传送的信息来控制突发长度操作。突发长度控制电路223可以包括突发结束控制器227，该突发结束控制器227用于基于通过命令解码器214传送的命令、从写入延时控制器222传送的信号以及从突发长度信息发生器221传送的信息来控制突发结束操作。
操作控制电路203可以包括读取/写入控制器231、地址控制器232、自动预充电(APCG)控制器233和行路径控制器234，并且可以产生读取/写入控制信号RD/WR Control以及行路径控制信号ACT/PCG/REF Control，该读取/写入控制信号RD/WR Control用于控制读取操作和写入操作，该行路径控制信号ACT/PCG/REF Control用于控制激活操作、预充电操作和刷新操作。当时钟CK_t和CK_c被激活时，读取/写入控制器231可以基于从延时突发控制电路202传送的信号和从地址控制器232传送的信号来控制读取操作和写入操作。地址控制器232可以基于从延时突发控制电路202传送的信号来控制地址的产生。当时钟CK_t和CK_c被激活时，自动预充电控制器233可以基于从延时突发控制电路202传送的信号来控制自动预充电操作。行路径控制器234可以基于通过命令解码器214传送的命令来控制行路径。
输入/输出控制电路204可以包括第一时钟缓冲器241、时钟使能信号发生器242、第二时钟缓冲器243、第一分频器244、第二分频器245、内部时钟驱动器246、输入/输出(I/O)控制器247和数据路径控制器248。第一时钟缓冲器241可以缓冲并接收时钟CK_t和CK_c。在通过第一时钟缓冲器241缓冲并接收的时钟CK_t和CK_c被激活之后，时钟使能信号发生器242可以产生时钟使能信号。第二时钟缓冲器243可以缓冲并接收数据时钟WCK和WCKB以用于数据输入/输出。第一分频器244可以将通过第二时钟缓冲器243缓冲并接收的数据时钟WCK和WCKB分频。第二分频器245可以接收并分频通过第一分频器244分频的时钟。内部时钟驱动器246可以接收并分频通过第一分频器244分频的时钟，并且可以产生内部数据时钟IWCK[0:3]。输入/输出控制器247可以通过接收经由第二分频器245分频的时钟和内部数据时钟IWCK[0:3]来控制数据输入/输出。数据路径控制器248可以基于通过输入/输出控制器247传送的信号和内部数据时钟IWCK[0:3]来控制要在数据输入/输出中使用的数据路径。
数据输入/输出电路205可以包括接收器251、解串行器252、写入驱动器253、写入多路复用器(WGIO MUX)254、读取多路复用器(RGIO MUX)255、读取驱动器256、串行器257和发送器258。接收器251可以同步于内部数据时钟IWCK[0:3]而基于数据参考电压VREF_DQ来接收传输数据DQ。解串行器252可以将通过接收器251串行接收的传输数据DQ转换为并行数据。写入驱动器253可以驱动被并行转换的数据并将其传送到写入多路复用器254。写入多路复用器254可以通过多路复用而将通过写入驱动器253驱动的数据加载在输入/输出线上，并且可以将被加载的数据传送到DRAM核206。在读取操作中，读取多路复用器255可以多路复用并输出经由输入/输出线从DRAM核206输出的数据。读取驱动器256可以驱动通过读取多路复用器255传送的数据并将其输出至串行器257。串行器257可以将通过读取驱动器256驱动并且并行接收的数据转换为串行数据。发送器258可以发送通过串行器257串行转换的数据作为传输数据DQ。
DRAM核206可以基于读取/写入控制信号RD/WR Control来执行经由数据输入/输出电路205输入和输出数据的读取操作和写入操作。DRAM核206可以基于行路径控制信号ACT/PCG/REF Control执行激活操作、预充电操作和刷新操作。
尽管上面已经描述了有限数量的可能实施例，但是本领域技术人员将理解的是，所描述的实施例仅用作示例而非旨在是穷举的。因此，不应基于所描述的实施例来限制本文中描述的半导体器件。

Claims (25)

1.一种半导体器件，包括：
突发控制电路，所述突发控制电路被配置为：当输入操作设定信号时根据设定比特位的逻辑电平来产生突发信息，并且被配置为：当输入读取信号时从所述突发信息产生突发控制信号；以及
数据处理电路，所述数据处理电路被配置为：通过根据所述突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。
2.根据权利要求1所述的半导体器件，其中，所述操作设定信号被使能，以进入用于设定所述第一突发操作和所述第二突发操作的设定模式。
3.根据权利要求1所述的半导体器件，其中，在从产生所述操作设定信号的时刻起经过内部时钟的一个周期时段之后产生所述读取信号。
4.根据权利要求1所述的半导体器件，其中，从与反相内部时钟同步地输入的命令地址中的一个命令地址产生所述设定比特位。
5.根据权利要求1所述的半导体器件，其中，所述第一突发操作是在不改变包括在所述内部数据中的多个比特位的顺序的情况下输出所述输出数据的操作，并且其中，所述第二突发操作是通过改变包括在所述内部数据中的多个比特位的顺序来输出所述输出数据的操作。
6.根据权利要求1所述的半导体器件，其中，所述突发控制电路包括：
控制信号发生电路，所述控制信号发生电路被配置为同步于内部时钟和反相内部时钟而锁存所述操作设定信号和所述设定比特位，并且被配置为当输入所述读取信号时从被锁存的操作设定信号和设定比特位产生设定控制信号和复位控制信号；以及
驱动电路，所述驱动电路被配置为产生突发控制信号，所述突发控制信号的使能时段根据所述设定控制信号和所述复位控制信号来设定。
7.根据权利要求6所述的半导体器件，其中，所述控制信号发生电路包括：
突发信息发生电路，所述突发信息发生电路被配置为：当与所述反相内部时钟同步地使能所述操作设定信号时，从所述设定比特位产生所述突发信息；
预突发控制信号发生电路，所述预突发控制信号发生电路被配置为：通过同步于所述内部时钟而锁存所述突发信息来产生预突发控制信号；
设定控制信号发生电路，所述设定控制信号发生电路被配置：当与所述反相内部时钟同步地使能所述读取信号时，从所述预突发控制信号产生所述设定控制信号；以及
复位控制信号发生电路，所述复位控制信号发生电路被配置为：当与所述反相内部时钟同步地使能所述读取信号时，从所述预突发控制信号产生所述复位控制信号。
8.根据权利要求7所述的半导体器件，其中，在从所述设定控制信号被使能起经过所述反相内部时钟的两个周期之后，所述复位控制信号被使能。
9.根据权利要求6所述的半导体器件，其中，所述驱动电路包括：
驱动信号发生电路，所述驱动信号发生电路被配置为根据所述设定控制信号的逻辑电平和所述复位控制信号的逻辑电平来产生驱动信号；以及
缓冲电路，所述缓冲电路被配置为锁存所述驱动信号，并且被配置为通过反相并缓冲被锁存的驱动信号来输出所述突发控制信号。
10.根据权利要求1所述的半导体器件，其中，所述数据处理电路包括：
选择信号发生电路，所述选择信号发生电路被配置为；当与内部时钟同步地输入所述读取信号时，从所述突发控制信号产生选择信号；
数据对齐电路，所述数据对齐电路被配置为：当输入所述读取信号时，同步于所述内部时钟而锁存所述内部数据，并且被配置为：同步于控制时钟而从所述内部数据产生对齐数据和转换数据；
选择数据发生电路，所述选择数据发生电路被配置为：根据所述选择信号而输出所述对齐数据和所述转换数据中的一个作为选择数据；以及
数据输出电路，所述数据输出电路被配置为：同步于所述控制时钟而输出所述选择数据作为所述输出数据。
11.根据权利要求10所述的半导体器件，其中，所述选择信号发生电路包括：
突发输入控制信号发生电路，所述突发输入控制信号发生电路被配置为同步于所述内部时钟而从所述读取信号产生突发输入控制信号；
突发输出控制信号发生电路，所述突发输出控制信号发生电路被配置为通过将所述读取信号移位所述内部时钟转变的预设次数来产生突发输出控制信号；以及
突发锁存电路，所述突发锁存电路配置为：当输入所述突发输入控制信号时锁存所述突发控制信号，并且配置为：当输入所述突发输出控制信号时输出被锁存的突发控制信号作为所述选择信号。
12.根据权利要求10所述的半导体器件，其中，所述数据对齐电路包括：
读取输入控制信号发生电路，所述读取输入控制信号发生电路被配置为：同步于所述内部时钟而从所述读取信号产生读取输入控制信号；
读取输出控制信号发生电路，所述读取输出控制信号发生电路被配置为：同步于所述内部时钟而移位所述读取信号，并且被配置为：同步于所述控制时钟而从被移位的读取信号产生读取输出控制信号；以及
读取锁存电路，所述读取锁存电路被配置为：当输入所述读取输入控制信号时锁存所述内部数据，并且配置为：根据所述读取输出控制信号，输出被锁存的内部数据作为所述对齐数据并且通过改变所述内部数据的顺序输出被锁存的内部数据作为所述转换数据。
13.一种半导体器件，包括：
命令解码器，所述命令解码器被配置为：根据与内部时钟和反相内部时钟同步的命令地址的组合，产生操作设定信号并且然后产生读取信号；
突发控制电路，所述突发控制电路被配置为：根据所述操作设定信号和所述读取信号而从设定比特位产生突发控制信号；以及
数据处理电路，所述数据处理电路被配置为：通过根据所述突发控制信号的逻辑电平而对内部数据执行第一突发操作和第二突发操作来输出输出数据。
14.根据权利要求13所述的半导体器件，其中，当所述命令地址的组合是与所述内部时钟同步的第一逻辑电平组合时，所述操作设定信号被使能，并且其中，当所述命令地址的组合是与所述内部时钟同步的第二逻辑电平组合时，所述读取信号被使能。
15.根据权利要求13所述的半导体器件，其中，所述操作设定信号被使能，以进入用于设定所述第一突发操作和所述第二突发操作的设定模式。
16.根据权利要求13所述的半导体器件，其中，在从产生所述操作设定信号的时刻起经过所述内部时钟的一个周期时段之后产生所述读取信号。
17.根据权利要求13所述的半导体器件，其中，从与所述反相内部时钟同步地输入的命令地址中的一个命令地址产生所述设定比特位。
18.根据权利要求13所述的半导体器件，其中，所述第一突发操作是在不改变包括在所述内部数据中的多个比特位的顺序的情况下输出所述输出数据的操作，并且其中，所述第二突发操作是通过改变包括在所述内部数据中的多个比特位的顺序来输出所述输出数据的操作。
19.根据权利要求13所述的半导体器件，其中，所述突发控制电路包括：
控制信号发生电路，所述控制信号发生电路被配置为同步于所述内部时钟和所述反相内部时钟而锁存所述操作设定信号和所述设定比特位，并且被配置为：当输入所述读取信号时从被锁存的操作设定信号和设定比特位产生设定控制信号和复位控制信号；以及
驱动电路，所述驱动电路被配置为产生突发控制信号，所述突发控制信号的使能时段根据所述设定控制信号和所述复位控制信号来设定。
20.根据权利要求19所述的半导体器件，其中，所述控制信号发生电路包括：
突发信息发生电路，所述突发信息发生电路被配置为：当与反相内部时钟同步地使能所述操作设定信号时，从所述设定比特位产生所述突发信息；
预突发控制信号发生电路，所述预突发控制信号发生电路被配置为：通过同步于所述内部时钟而锁存所述突发信息来产生预突发控制信号；
设定控制信号发生电路，所述设定控制信号发生电路被配置为：当与所述反相内部时钟同步地使能所述读取信号时，从所述预突发控制信号产生所述设定控制信号；以及
复位控制信号发生电路，所述复位控制信号发生电路被配置为：当与所述反相内部时钟同步地使能所述读取信号时，从所述预突发控制信号产生所述复位控制信号。
21.根据权利要求20所述的半导体器件，其中，在从所述设定控制信号被使能起经过所述反相内部时钟的两个周期之后，所述复位控制信号被使能。
22.根据权利要求19所述的半导体器件，其中，所述驱动电路包括：
驱动信号发生电路，所述驱动信号发生电路被配置为根据所述设定控制信号的逻辑电平和所述复位控制信号的逻辑电平来产生驱动信号；以及
缓冲电路，所述缓冲电路被配置为锁存所述驱动信号，并且被配置为通过反相并缓冲被锁存的驱动信号来输出所述突发控制信号。
23.根据权利要求13所述的半导体器件，其中，所述数据处理电路包括：
选择信号发生电路，所述选择信号发生电路被配置为：当与所述内部时钟同步地输入所述读取信号时，从所述突发控制信号产生选择信号；
数据对齐电路，所述数据对齐电路被配置为：当输入所述读取信号时，同步于所述内部时钟而锁存所述内部数据，并且被配置为：同步于控制时钟而从所述内部数据产生对齐数据和转换数据；
选择数据发生电路，所述选择数据发生电路被配置为：根据所述选择信号而输出所述对齐数据和所述转换数据中的一个作为选择数据；以及
数据输出电路，所述数据输出电路被配置为：同步于所述控制时钟而输出所述选择数据作为所述输出数据。
24.根据权利要求23所述的半导体器件，其中，所述选择信号发生电路包括：
突发输入控制信号发生电路，所述突发输入控制信号发生电路被配置同步于所述内部时钟而从所述读取信号产生突发输入控制信号；
突发输出控制信号发生电路，所述突发输出控制信号发生电路被配置为通过将所述读取信号移位所述内部时钟转变的预设次数来产生突发输出控制信号；以及
突发锁存电路，所述突发锁存电路被配置为当输入所述突发输入控制信号时锁存所述突发控制信号，并且配置为当输入所述突发输出控制信号时输出被锁存的突发控制信号作为所述选择信号。
25.根据权利要求23所述的半导体器件，其中，所述数据对齐电路包括：
读取输入控制信号发生电路，所述读取输入控制信号发生电路被配置为同步于所述内部时钟而从所述读取信号产生读取输入控制信号；
读取输出控制信号发生电路，所述读取输出控制信号发生电路被配置为同步于所述内部时钟而移位所述读取信号，并且被配置为同步于所述控制时钟而从被移位的读取信号产生读取输出控制信号；以及
读取锁存电路，所述读取锁存电路被配置为：当输入所述读取输入控制信号时锁存所述内部数据，并且被配置为：根据所述读取输出控制信号，输出被锁存的内部数据作为所述对齐数据并且通过改变所述内部数据的顺序输出被锁存的内部数据作为所述转换数据。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072183A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 写入转换电路和存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220009787A (ko) * 2020-07-16 2022-01-25 에스케이하이닉스 주식회사 버스트동작을 수행하기 위한 전자장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010039602A1 (en) * 1998-09-24 2001-11-08 Tatsuya Kanda Semiconductor memory device and method of controlling the same
US20040047230A1 (en) * 2002-09-05 2004-03-11 Hiroshi Mizuhashi Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
US20060158952A1 (en) * 2005-01-15 2006-07-20 Samsung Electronics Co., Ltd. SRAM device capable of performing burst operation
CN101674055A (zh) * 2009-10-16 2010-03-17 上海博为光电科技有限公司 自适应突发信号接收再生放大器
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN103339895A (zh) * 2011-01-31 2013-10-02 日本电信电话株式会社 信号复用设备
US20140032812A1 (en) * 2009-08-19 2014-01-30 Grandis, Inc. Method and design for high performance non-volatile memory
CN106205688A (zh) * 2014-12-23 2016-12-07 爱思开海力士有限公司 半导体器件以及包括该半导体器件的半导体系统
CN107919146A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN108231111A (zh) * 2016-12-21 2018-06-29 爱思开海力士有限公司 半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560773B1 (ko) * 2003-10-09 2006-03-13 삼성전자주식회사 동작 모드의 재설정없이 버스트 길이를 제어할 수 있는반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
US9721633B2 (en) 2013-08-30 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device with address latch circuit
KR102166762B1 (ko) 2013-12-26 2020-10-16 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102558827B1 (ko) * 2018-01-02 2023-07-24 삼성전자주식회사 반도체 메모리 장치, 및 이 장치를 구비하는 메모리 시스템 및 전자 장치

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010039602A1 (en) * 1998-09-24 2001-11-08 Tatsuya Kanda Semiconductor memory device and method of controlling the same
US20040047230A1 (en) * 2002-09-05 2004-03-11 Hiroshi Mizuhashi Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
US20060158952A1 (en) * 2005-01-15 2006-07-20 Samsung Electronics Co., Ltd. SRAM device capable of performing burst operation
US20140032812A1 (en) * 2009-08-19 2014-01-30 Grandis, Inc. Method and design for high performance non-volatile memory
CN101674055A (zh) * 2009-10-16 2010-03-17 上海博为光电科技有限公司 自适应突发信号接收再生放大器
CN102281051A (zh) * 2010-06-09 2011-12-14 海力士半导体有限公司 数据输入电路
CN103339895A (zh) * 2011-01-31 2013-10-02 日本电信电话株式会社 信号复用设备
CN106205688A (zh) * 2014-12-23 2016-12-07 爱思开海力士有限公司 半导体器件以及包括该半导体器件的半导体系统
CN107919146A (zh) * 2016-10-06 2018-04-17 爱思开海力士有限公司 半导体器件
CN108231111A (zh) * 2016-12-21 2018-06-29 爱思开海力士有限公司 半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KUAN-CHANG CHEN等: "A 25Gb/s APD-based burst-mode optical receiver with 2.24ns reconfiguration time in 28nm CMOS", 《2018 IEEE CUSTOM INTEGRATED CIRCUITS CONFERENCE (CICC)》 *
黄秋元,刘炜霞,陈伟,周鹏: "APON系统中突发式光收发模块的测试系统设计" *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072183A (zh) * 2023-04-06 2023-05-05 长鑫存储技术有限公司 写入转换电路和存储器
CN116072183B (zh) * 2023-04-06 2023-08-22 长鑫存储技术有限公司 写入转换电路和存储器

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