KR20220009787A - 버스트동작을 수행하기 위한 전자장치 - Google Patents

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Abstract

전자장치는클럭 및 데이터를 출력하고, 라이트동작을 수행하기 위한 칩선택신호 및 커맨드어드레스를 연속으로 출력하는 컨트롤러 및 상기 클럭에 동기 되어 제1 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 라이트동작에 진입하고, 제2 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 상기 라이트동작 시 제1 버스트동작 및 제2 버스트동작을 선택적으로 수행하여 상기 데이터를 저장하는 반도체장치를 포함한다.

Description

버스트동작을 수행하기 위한 전자장치{ELECTRONIC DEVICE FOR EXECUTING FOR BURST OPERATION}
본 발명은 연속적으로 입력되는 커맨드어드레스에 의해 버스트동작을 수행하기 위한 전자장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체장치는 외부 칩 셋(chip set)으로부터 입력되는 커맨드에 따라 데이터의 읽기 및 쓰기 동작을 수행한다. 반도체장치가 이러한 읽기 및 쓰기 동작을 수행하기 위해서는 액티브동작을 수행하여야 한다. 반도체장치는 커맨드어드레스핀을 통해 입력되는 커맨드 및 어드레스에 의해 액티브동작을 수행하기 위한 액티브커맨드와 내부어드레스를 생성하는데, 칩선택신호(chip selection signal)를 사용하여 연속적으로 입력되는 커맨드와 어드레스를 구분하고 있다.
한편, 반도체장치는 버스트동작을 지원하고 있는데, 버스트동작은 한번의 읽기 및 쓰기 동작 시 입출력되는 데이터의 길이(Burst Length)를 설정하는 동작을 의미한다. 예를 들어, 버스트동작 시 16비트의 데이터를 입출력하는 동작과 버스트동작 시 32비트의 데이터를 입출력하는 동작을 지원하고 있다.
본 발명은 클럭에 동기 되어 연속적으로 입력되는 칩선택신호 및 커맨드어드레스에 의해 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 신호의 인에이블구간을 설정하기 위한 전자장치를 제공한다.
이를 위해 본 발명은 클럭 및 데이터를 출력하고, 라이트동작을 수행하기 위한 칩선택신호 및 커맨드어드레스를 연속으로 출력하는 컨트롤러 및 상기 클럭에 동기 되어 제1 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 라이트동작에 진입하고, 제2 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 상기 라이트동작 시 제1 버스트동작 및 제2 버스트동작을 선택적으로 수행하여 상기 데이터를 저장하는 반도체장치를 제공한다.
또한, 본 발명은 내부칩선택신호 및 내부커맨드어드레스에 의해 라이트동작을 수행하기 위한 라이트커맨드펄스, 제1 버스트동작을 수행하기 위한 제1 라이트제어신호 및 제2 버스트동작을 수행하기 위한 제2 라이트제어신호를 생성하는 커맨드제어회로 및 상기 라이트커맨드펄스 및 상기 제1 라이트제어신호에 의해 상기 라이트동작 구간 동안 인에이블되는 제1 라이트인에이블신호를 생성하고, 상기 라이트커맨드펄스 및 상기 제2 라이트제어신호에 의해 상기 라이트동작 구간 동안 선택적으로 인에이블되는 제2 라이트인에이블신호를 생성하는 컬럼제어회로를 포함하는 전자장치를 제공한다.
본 발명에 의하면 클럭에 동기 되어 연속적으로 입력되는 칩선택신호 및 커맨드어드레스에 의해 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 신호의 인에이블구간을 설정함으로써 불필요한 전류소모량을 감소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 전자장치에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 내부클럭생성회로의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 라이트동작 및 리드동작을 수행하기 위한 칩선택신호 및 커맨드어드레스의 로직레벨을 도시한 표이다.
도 5는 도 2에 도시된 반도체장치에 포함된 커맨드제어회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 커맨드제어회로에 포함된 커맨드시프팅회로의 구성을 도시한 도면이다.
도 7은 도 5에 도시된 커맨드제어회로에 포함된 버스트제어회로의 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 버스트제어회로에 포함된 제1 라이트시프팅회로의 구성을 도시한 도면이다.
도 9는 도 7에 도시된 버스트제어회로에 포함된 제2 라이트시프팅회로의 구성을 도시한 도면이다.
도 10은 도 2에 도시된 반도체장치에 포함된 컬럼제어회로의 구성을 도시한 블럭도이다.
도 11은 도 10에 도시된 컬럼제어회로에 포함된 비교회로의 구성을 도시한 회로도이다.
도 12는 도 10에 도시된 컬럼제어회로에 포함된 인에이블신호생성회로의 구성을 도시한 블럭도이다.
도 13은 도 12에 도시된 인에이블신호생성회로에 포함된 제1 인에이블신호생성회로의 구성을 도시한 회로도이다.
도 14는 도 12에 도시된 인에이블신호생성회로에 포함된 제2 인에이블신호생성회로의 구성을 도시한 회로도이다.
도 15 및 16은 본 발명의 일 실시예에 따른 전자장치의 버스트동작을 설명하기 위한 타이밍도이다.
도 17 및 18은 본 발명의 일 실시예에 따른 전자장치의 제1 및 제2 버스트동작을 설명하기 위한 도면이다.
도 19는 도 1 내지 도 18에 도시된 전자장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 버스트동작을 수행하기 위한 전자장치(100)는 컨트롤러(110) 및 반도체장치(120)를 포함할 수 있다. 반도체장치(120)는 커맨드제어회로(203), 컬럼제어회로(204), 데이터입출력회로(206) 및 코어회로(207)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(31), 제3 컨트롤핀(51) 및 제4 컨트롤핀(71)을 포함할 수 있다. 반도체장치(120)는 제1 반도체핀(21), 제2 반도체핀(41), 제3 반도체핀(61) 및 제4 반도체핀(81)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 제4 전송라인(L71)은 제4 컨트롤핀(71) 및 제4 반도체핀(81) 사이에 연결될 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 칩선택신호(CS)를 제2 전송라인(L31)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 커맨드어드레스(CA)를 제3 전송라인(L51)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제4 전송라인(L71)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
컨트롤러(110)는 라이트동작을 수행하기 위한 클럭(CLK), 칩선택신호(CS), 커맨드어드레스(CA) 및 데이터(DATA)를 반도체장치(120)로 출력할 수 있다. 컨트롤러(110)는 리드동작을 수행하기 위한 클럭(CLK), 칩선택신호(CS) 및 커맨드어드레스(CA)를 반도체장치(120)로 출력할 수 있다. 컨트롤러(110)는 리드동작 시 반도체장치(120)로부터 데이터(DATA)를 수신할 수 있다. 칩선택신호(CS) 및 커맨드어드레스(CA)는 클럭(CLK)에 포함된 홀수 펄스 또는 짝수 펄스에 동기 되어 연속적으로 출력될 수 있다.
커맨드제어회로(203)는 내부칩선택신호(도 2의 ICS) 및 내부커맨드어드레스(도 2의 ICA<1:6>)에 의해 라이트동작을 수행하기 위한 라이트커맨드펄스(도 2의 EWT)를 생성할 수 있다. 커맨드제어회로(203)는 내부칩선택신호(도 2의 ICS) 및 내부커맨드어드레스(도 2의 ICA<1:5>)에 의해 제1 버스트동작을 수행하기 위한 제1 라이트제어신호(도 2의 WT_BL16)를 생성할 수 있다. 커맨드제어회로(203)는 내부칩선택신호(도 2의 ICS) 및 내부커맨드어드레스(도 2의 ICA<1:5>)에 의해 제2 버스트동작을 수행하기 위한 제2 라이트제어신호(도 2의 WT_BL32)를 생성할 수 있다.
컬럼제어회로(204)는 라이트커맨드펄스(도 2의 EWT) 및 제1 라이트제어신호(도 2의 WT_BL16)에 의해 라이트동작 구간 동안 인에이블되는 제1 라이트인에이블신호(도 2의 WEN16)를 생성할 수 있다. 컬럼제어회로(204)는 라이트커맨드펄스(도 2의 EWT) 및 제2 라이트제어신호(도 2의 WT_BL32)에 의해 라이트동작 구간 동안 선택적으로 인에이블되는 제2 라이트인에이블신호(도 2의 WEN32)를 생성할 수 있다.
데이터입출력회로(206)는 제1 라이트인에이블신호(도 2의 WEN16)의 인에이블 구간 동안 제1 버스트동작을 수행하여 데이터(DATA)로부터 내부데이터(도 2의 ID<1:M>)를 생성할 수 있다. 데이터입출력회로(206)는 제2 라이트인에이블신호(도 2의 WEN32)의 인에이블 구간 동안 제2 버스트동작을 수행하여 데이터(DATA)로부터 내부데이터(도 2의 ID<1:M>)를 생성할 수 있다.
코어회로(207)는 라이트동작 시 내부어드레스(도 2의 IADD<1:N>)에 의해 내부데이터(도 2의 ID<1:M>)를 저장할 수 있다.
도 2는 반도체장치(120)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(120)는 내부클럭생성회로(201), 커맨드어드레스입력회로(202), 커맨드제어회로(203), 컬럼제어회로(204), 내부어드레스생성회로(205), 데이터입출력회로(206) 및 코어회로(207)를 포함할 수 있다.
내부클럭생성회로(201)는 클럭(CLK)을 입력 받아 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성할 수 있다. 내부클럭생성회로(201)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(201)는 클럭(CLK)과 반대 위상을 갖는 반전내부클럭(ICLKB)을 생성할 수 있다. 클럭(CLK), 내부클럭(ICLK) 및 반전내부클럭(ICLKB)의 주파수 및 토글링 주기는 동일하게 설정될 수 있다. 내부클럭생성회로(201)에서 클럭(CLK)을 입력 받아 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성하는 동작은 후술하는 도 3을 통해 구체적으로 설명하도록 한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)로부터 내부칩선택신호(ICS)를 생성할 수 있다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성할 수 있다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)로부터 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)를 버퍼링하여 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성할 수 있다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제6 커맨드어드레스(CA<6>)로부터 버스트제어신호(BL32)를 생성할 수 있다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제6 커맨드어드레스(CA<6>)를 버퍼링하여 버스트제어신호(BL32)를 생성할 수 있다. 버스트제어신호(BL32)는 제1 버스트동작 및 제2 버스트동작을 설정하기 위한 신호로 설정될 수 있다. 제1 버스트동작은 한번의 라이트동작 시 16비트의 데이터를 저장하는 동작으로 설정될 수 있다. 제2 버스트동작은 한번의 라이트동작 시 32비트의 데이터를 저장하는 동작으로 설정될 수 있다. 제2 버스트동작에서 저장되는 데이터의 비트는 제1 버스트동작에서 저장되는 데이터의 비트의 2N배로 설정될 수 있다.
커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 라이트커맨드펄스(EWT)를 생성할 수 있다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 제1 버스트동작을 수행하기 위한 제1 라이트제어신호(WT_BL16)를 생성할 수 있다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 제2 버스트동작을 수행하기 위한 제2 라이트제어신호(WT_BL32)를 생성할 수 있다.
커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)가 제1 조합으로 입력되는 경우 발생하는 펄스를 포함하는 라이트커맨드펄스(EWT)를 생성할 수 있다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)가 제2 조합으로 입력되는 경우 라이트커맨드펄스(EWT)를 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 제1 라이트제어신호(WT_BL16)를 생성할 수 있다. 커맨드제어회로(203)는 라이트제어신호(WT_BL16)를 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 제2 라이트제어신호(WT_BL32)를 생성할 수 있다. 커맨드제어회로(203)에서 라이트커맨드펄스(EWT), 제1 라이트제어신호(WT_BL16) 및 제2 라이트제어신호(WT_BL32)를 생성하기 위한 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)의 로직레벨 조합은 후술하는 도 4를 통해 구체적으로 설명하도록 한다.
컬럼제어회로(204)는 라이트커맨드펄스(EWT) 및 제1 라이트제어신호(WT_BL16)에 의해 라이트동작 구간 동안 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다. 컬럼제어회로(204)는 버스트제어신호(BL32), 라이트커맨드펄스(EWT) 및 제2 라이트제어신호(WT_BL32)에 의해 라이트동작 구간 동안 선택적으로 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다.
내부어드레스생성회로(205)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성할 수 있다. 내부어드레스생성회로(205)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성할 수 있다. 내부어드레스생성회로(205)에서 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성하기 위한 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)의 비트들은 후술하는 도 4를 통해 구체적으로 설명하도록 한다.
데이터입출력회로(206)는 제1 라이트인에이블신호(WEN16)의 인에이블 구간 동안 제1 버스트동작을 수행하여 제1 내지 제M 데이터(DATA<1:M>)로부터 제1 내지 제M 내부데이터(ID<1:M>)를 생성할 수 있다. 데이터입출력회로(206)는 제2 라이트인에이블신호(WEN32)의 인에이블 구간 동안 제2 버스트동작을 수행하여 제1 내지 제M 데이터(DATA<1:M>)로부터 제1 내지 제M 내부데이터(ID<1:M>)를 생성할 수 있다. 데이터입출력회로(206)는 제2 버스트동작 시 제1 내지 제M 데이터(DATA<1:M>)를 2회 입력 받아 제1 내지 제M 내부데이터(ID<1:M>)를 2회 생성할 수 있다.
코어회로(207)는 다수의 메모리셀(미도시)을 포함하는 일반적인 메모리회로로 구현될 수 있다. 코어회로(207)는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 제1 내지 제M 내부데이터(ID<1:M>)를 저장할 수 있다. 코어회로(207)는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 메모리셀(미도시)에 제1 내지 제M 내부데이터(ID<1:M>)를 저장할 수 있다.
한편, 본 발명의 전자장치는 라이트동작에 대한 구성 및 동작을 설명하고 있지만 실시예 따라 리드동작을 수행하는 구성으로 구현될 수 있다.
도 3을 참고하여 내부클럭생성회로(201)의 동작을 설명하면 다음과 같다.
내부클럭생성회로(201)는 클럭(CLK)과 동일한 위상을 갖는 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(201)는 클럭(CLK)과 반대 위상을 갖는 반전내부클럭(ICLKB)을 생성할 수 있다.
T1 시점을 참고하면, 내부클럭생성회로(201)는 클럭(CLK)의 라이징에지에 동기 되어 로직하이레벨로 토글링되는 내부클럭(ICLK)을 생성할 수 있다.
T2 시점을 참고하면, 내부클럭생성회로(201)는 클럭(CLK)의 폴링에지에 동기 되어 로직하이레벨로 토글링되는 반전내부클럭(ICLKB)을 생성할 수 있다.
도 4를 참고하여, 본 발명의 일 실시예에 따른 라이트동작을 수행하기 위한 칩선택신호 및 커맨드어드레스의 로직레벨 조합을 설명하면 다음과 같다.
라이트동작을 수행하기 위한 제1 조합(WRITE-1)은 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)가 로직로우레벨이고, 제2 커맨드어드레스(CA<2>)가 로직로우레벨이며, 제3 커맨드어드레스(CA<3>)가 로직하이레벨이고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨이며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨인 경우로 설정될 수 있다.
또한, 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제6 커맨드어드레스(CA<6>)는 버스트제어신호(BL32)를 생성하기 위한 비트로 설정될 수 있다. 제6 커맨드어드레스(CA<6>)가 로직로우레벨인 경우 제1 버스트동작을 수행하기 위한 로직로우레벨의 버스트제어신호(BL32)가 생성될 수 있다. 제6 커맨드어드레스(CA<6>)가 로직하이레벨인 경우 제2 버스트동작을 수행하기 위한 로직하이레벨의 버스트제어신호(BL32)가 생성될 수 있다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제1 비트(BK<1>)로 설정되고, 제2 커맨드어드레스(CA<2>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제2 비트(BK<2>)로 설정되며, 제3 커맨드어드레스(CA<3>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제3 비트(BK<3>)로 설정될 수 있다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제4 커맨드어드레스(CA<4>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제1 비트(COL<1>)로 설정되고, 제5 커맨드어드레스(CA<5>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제2 비트(COL<2>)로 설정되며, 제6 커맨드어드레스(CA<6>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제3 비트(COL<3>)로 설정될 수 있다.
라이트동작을 수행하기 위한 제2 조합(WRITE-2)은 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)가 로직로우레벨이고, 제2 커맨드어드레스(CA<2>)가 로직하이레벨이며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨이고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨이며, 제5 커맨드어드레스(CA<5>)가 로직하이레벨인 경우로 설정될 수 있다. 이때, 제6 커맨드어드레스(CA<6>)는 돈케어 처리되어 라이트동작에 무관한 신호로 설정될 수 있다. 도 4에 도시된 'X'는 라이트동작에서 사용되지 않는 커맨드어드레스를 의미한다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제4 비트(COL<4>)로 설정되고, 제2 커맨드어드레스(CA<2>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제5 비트(COL<5>)로 설정되며, 제3 커맨드어드레스(CA<3>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제6 비트(COL<6>)로 설정되고, 제4 커맨드어드레스(CA<4>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제7 비트(COL<7>)로 설정되고, 제5 커맨드어드레스(CA<5>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제8 비트(COL<8>)로 설정되며, 제6 커맨드어드레스(CA<6>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제9 비트(COL<9>)로 설정될 수 있다.
도 4를 참고하여, 본 발명이 적용 가능한 리드동작을 수행하기 위한 칩선택신호 및 커맨드어드레스의 로직레벨 조합을 설명하면 다음과 같다.
리드동작을 수행하기 위한 제1 조합(READ-1)은 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)가 로직로우레벨이고, 제2 커맨드어드레스(CA<2>)가 로직하이레벨이며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨이고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨이며, 제5 커맨드어드레스(CA<5>)가 로직로우레벨인 경우로 설정될 수 있다.
또한, 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제6 커맨드어드레스(CA<6>)는 버스트제어신호(BL32)를 생성하기 위한 비트로 설정될 수 있다. 제6 커맨드어드레스(CA<6>)가 로직로우레벨인 경우 제1 버스트동작을 수행하기 위한 로직로우레벨의 버스트제어신호(BL32)가 생성될 수 있다. 제6 커맨드어드레스(CA<6>)가 로직하이레벨인 경우 제2 버스트동작을 수행하기 위한 로직하이레벨의 버스트제어신호(BL32)가 생성될 수 있다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제1 비트(BK<1>)로 설정되고, 제2 커맨드어드레스(CA<2>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제2 비트(BK<2>)로 설정되며, 제3 커맨드어드레스(CA<3>)는 코어회로(207)에 포함된 다수의 뱅크를 선택하기 위한 제3 비트(BK<3>)로 설정될 수 있다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제4 커맨드어드레스(CA<4>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제1 비트(COL<1>)로 설정되고, 제5 커맨드어드레스(CA<5>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제2 비트(COL<2>)로 설정되며, 제6 커맨드어드레스(CA<6>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제3 비트(COL<3>)로 설정될 수 있다.
리드동작을 수행하기 위한 제2 조합(READ-2)은 칩선택신호(CS)가 로직하이레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)가 로직로우레벨이고, 제2 커맨드어드레스(CA<2>)가 로직하이레벨이며, 제3 커맨드어드레스(CA<3>)가 로직로우레벨이고, 제4 커맨드어드레스(CA<4>)가 로직로우레벨이며, 제5 커맨드어드레스(CA<5>)가 로직하이레벨인 경우로 설정될 수 있다. 이때, 제6 커맨드어드레스(CA<6>)는 돈케어 처리되어 리드동작에 무관한 신호로 설정될 수 있다. 도 4에 도시된 'X'는 리드동작에서 사용되지 않는 커맨드어드레스를 의미한다.
칩선택신호(CS)가 로직로우레벨인 구간 동안 클럭(CLK)의 라이징에지(Rising)에 동기 되어 입력되는 제1 커맨드어드레스(CA<1>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제4 비트(COL<4>)로 설정되고, 제2 커맨드어드레스(CA<2>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제5 비트(COL<5>)로 설정되며, 제3 커맨드어드레스(CA<3>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제6 비트(COL<6>)로 설정되고, 제4 커맨드어드레스(CA<4>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제7 비트(COL<7>)로 설정되고, 제5 커맨드어드레스(CA<5>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제8 비트(COL<8>)로 설정되며, 제6 커맨드어드레스(CA<6>)는 뱅크에 포함된 다수의 메모리셀을 선택하기 위한 제9 비트(COL<9>)로 설정될 수 있다.
도 5에 도시된 바와 같이 본 발명의 일 실시예에 따른 커맨드제어회로(203)는 커맨드디코더(211), 커맨드시프팅회로(212) 및 버스트제어회로(213)를 포함할 수 있다.
커맨드디코더(211)는 내부칩선택신호(ICS) 및 제 내지 제5 내부커맨드어드레스(ICA<1:5>)를 디코딩하여 선택적으로 인에이블되는 라이트커맨드펄스(EWT) 및 동작제어커맨드펄스(CAS)를 생성할 수 있다. 커맨드디코더(211)는 내부칩선택신호(ICS)가 로직하이레벨이고, 제1 내부커맨드어드레스(ICA<1>)가 로직로우레벨이며, 제2 내부커맨드어드레스(ICA<2>)가 로직로우레벨이고, 제3 내부커맨드어드레스(ICA<3>)가 로직하이레벨이며, 제4 내부커맨드어드레스(ICA<4>)가 로직로우레벨이고, 제5 내부커맨드어드레스(ICA<5>)가 로직로우레벨인 경우 발생하는 펄스를 포함하는 라이트커맨드펄스(EWT)를 생성할 수 있다. 커맨드디코더(211)는 내부칩선택신호(ICS)가 로직하이레벨이고 제1 내부커맨드어드레스(ICA<1>)가 로직로우레벨이며, 제2 내부커맨드어드레스(ICA<2>)가 로직하이레벨이고, 제3 내부커맨드어드레스(ICA<3>)가 로직로우레벨이며, 제4 내부커맨드어드레스(ICA<4>)가 로직로우레벨이고, 제5 내부커맨드어드레스(ICA<5>)가 로직하이레벨인 경우 발생하는 펄스를 포함하는 동작제어커맨드펄스(CAS)를 생성할 수 있다.
커맨드시프팅회로(212)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기 되어 라이트커맨드펄스(EWT) 및 동작제어커맨드펄스(CAS)로부터 시프팅커맨드(SWT)를 생성할 수 있다. 커맨드시프팅회로(212)는 반전내부클럭(ICLKB)에 동기 되어 라이트커맨드펄스(EWT)를 래치할 수 있다. 커맨드시프팅회로(212)는 내부클럭(ICLK)에 동기 되어 동작제어커맨드펄스(CAS)의 펄스가 생성되는 구간 동안 래치된 라이트커맨드펄스(EWT)를 시프팅하여 시프팅커맨드(SWT)를 생성할 수 있다.
버스트제어회로(213)는 내부클럭(ICLK)에 동기 되어 시프팅커맨드(SWT)를 시프팅하여 제1 라이트제어신호(WT_BL16)를 생성할 수 있다. 버스트제어회로(213)는 시프팅커맨드(SWT)를 제1 버스트동작을 위한 구간만큼 시프팅하여 제1 라이트제어신호(WT_BL16)를 생성할 수 있다. 버스트제어회로(213)는 제2 라이트인에이블신호(WEN32)의 인에이블 구간 동안 내부클럭(ICLK)에 동기 되어 제1 라이트제어신호(WT_BL16)를 시프팅하여 제2 라이트제어신호(WT_BL32)를 생성할 수 있다. 버스트제어회로(213)는 제1 라이트제어신호(WT_BL16)를 제2 버스트동작을 위한 구간만큼 시프팅하여 제2 라이트제어신호(WT_BL32)를 생성할 수 있다.
도 6에 도시된 바와 같이 본 발명의 일 실시예에 따른 커맨드시프팅회로(212)는 플립플롭들(212_1,212_3,212_4)과 앤드게이트(212_2)로 구현될 수 있다.
플립플롭(212_1)은 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 라이트커맨드펄스(EWT)를 래치할 수 있다. 플립플롭(212_1)은 반전내부클럭(ICLKB)의 라이징에지에 동기 되어 래치된 라이트커맨드펄스(EWT)를 래치커맨드펄스(LWT)로 출력할 수 있다. 플립플롭(212_1)은 반전내부클럭(ICLKB)의 한 주기만큼 라이트커맨드펄스(EWT)를 시프팅하여 래치커맨드펄스(LWT)를 생성할 수 있다.
앤드게이트(212_2)는 동작제어커맨드펄스(CAS)가 로직하이레벨로 입력되는 구간 동안 래치커맨드펄스(LWT)를 버퍼링하여 감지신호(DET)로 출력할 수 있다. 앤드게이트(212_2)는 동작제어커맨드펄스(CAS)와 래치커맨드펄스(LWT)를 논리곱연산을 수행하여 감지신호(DET)를 생성할 수 있다.
플립플롭(212_3)은 내부클럭(ICLK)의 라이징에지에 동기 되어 감지신호(DET)를 래치할 수 있다. 플립플롭(212_3)은 내부클럭(ICLK)의 라이징에지에 동기 되어 래치된 감지신호(DET)를 시프팅신호(SFT)로 출력할 수 있다. 플립플롭(212_3)은 내부클럭(ICLK)의 한 주기만큼 감지신호(DET)를 시프팅하여 시프팅신호(SFT)를 생성할 수 있다.
플립플롭(212_4)은 내부클럭(ICLK)의 라이징에지에 동기 되어 시프팅신호(SFT)를 래치할 수 있다. 플립플롭(212_4)은 내부클럭(ICLK)의 라이징에지에 동기 되어 래치된 시프팅신호(SFT)를 시프팅커맨드(SWT)로 출력할 수 있다. 플립플롭(212_4)은 내부클럭(ICLK)의 한 주기만큼 시프팅신호(SFT)를 시프팅하여 시프팅커맨드(SWT)를 생성할 수 있다.
도 7에 도시된 바와 같이 본 발명의 일 실시예에 따른 버스트제어회로(213)는 제1 라이트시프팅회로(213_1) 및 제2 라이트시프팅회로(213_2)를 포함할 수 있다.
제1 라이트시프팅회로(213_1)는 내부클럭(ICLK)에 동기 되어 시프팅커맨드(SWT)를 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 순차적으로 인에이블되는 라이트플래그신호(WTF) 및 제1 라이트제어신호(WT_BL16)를 생성할 수 있다.
제2 라이트시프팅회로(213_2)는 제2 라이트인에이블신호(WEN32)가 인에이블되는 구간 동안 내부클럭(ICLK)에 동기 되어 제1 라이트제어신호(WT_BL16)를 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 제2 라이트제어신호(WT_BL32)를 생성할 수 있다.
도 8에 도시된 바와 같이 본 발명의 일 실시예에 따른 제1 라이트시프팅회로(213_1)는 플립플롭들(210<1:K>)로 구현될 수 있다.
플립플롭(210<1>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 시프팅커맨드펄스(SWT)를 래치할 수 있다. 플립플롭(210<1>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 래치된 시프팅커맨드펄스(SWT)를 출력할 수 있다. 플립플롭(210<1>)은 내부클럭(ICLK)의 한 주기만큼 시프팅커맨드펄스(SWT)를 시프팅하여 출력할 수 있다.
플립플롭들(210<2:K-2>)은 플립플롭(210<1>)과 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
플립플롭(210<K-1>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 플립플롭(210<K-2>)의 출력신호를 래치할 수 있다. 플립플롭(210<K-1>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 래치된 플립플롭(210<K-2>)의 출력신호를 라이트플래그신호(WTF)로 출력할 수 있다. 플립플롭(210<K-1>)은 내부클럭(ICLK)의 한 주기만큼 플립플롭(210<K-2>)의 출력신호를 시프팅하여 라이트플래그신호(WTF)로 출력할 수 있다.
플립플롭(210<K>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 라이트플래그신호(WTF)를 래치할 수 있다. 플립플롭(210<K>)은 내부클럭(ICLK)의 라이징에지에 동기 되어 래치된 라이트플래그신호(WTF)를 제1 라이트제어신호(WT_BL16)로 출력할 수 있다. 플립플롭(210<K>)은 내부클럭(ICLK)의 한 주기만큼 라이트플래그신호(WTF)를 시프팅하여 제1 라이트제어신호(WT_BL16)로 출력할 수 있다.
제1 라이트시프팅회로(213_1)에 포함된 플립플롭들(210<1:K>)의 수 K는 제1 버스트동작을 위한 시프팅량에 맞춰 다양하게 설정될 수 있다.
도 9에 도시된 바와 같이 본 발명의 일 실시예에 따른 제2 라이트시프팅회로(213_2)는 앤드게이트(220<1>)와 플립플롭들(220<1:L>)로 구현될 수 있다.
앤드게이트(220<1>)는 제2 라이트인에이블신호(WEN32)가 로직하이레벨로 인에이블되는 구간 동안 내부클럭(ICLK)을 버퍼링하여 지연클럭(DCLK)을 생성할 수 있다. 앤드게이트(220<1>)는 제2 라이트인에이블신호(WEN32) 및 내부클럭(ICLK)을 논리곱 연산을 수행하여 지연클럭(DCLK)을 생성할 수 있다.
플립플롭(220<1>)은 지연클럭(DCLK)의 라이징에지에 동기 되어 제1 라이트제어신호(WT_BL16)를 래치할 수 있다. 플립플롭(220<1>)은 지연클럭(DCLK)의 라이징에지에 동기 되어 래치된 제1 라이트제어신호(WT_BL16)를 출력할 수 있다. 플립플롭(220<1>)은 지연클럭(DCLK)의 한 주기만큼 제1 라이트제어신호(WT_BL16)를 시프팅하여 출력할 수 있다.
플립플롭들(220<2:L-1>)은 플립플롭(220<1>)과 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
플립플롭(220<L>)은 지연클럭(DCLK)의 라이징에지에 동기 되어 플립플롭(220<L-1>)의 출력신호를 래치할 수 있다. 플립플롭(220<L>)은 지연클럭(DCLK)의 라이징에지에 동기 되어 래치된 플립플롭(220<L-1>)의 출력신호를 제2 라이트제어신호(WT_BL32)로 출력할 수 있다. 플립플롭(220<L>)은 지연클럭(DCLK)의 한 주기만큼 플립플롭(220<L-1>)의 출력신호를 시프팅하여 제2 라이트제어신호(WT_BL32)로 출력할 수 있다.
제2 라이트시프팅회로(213_2)에 포함된 플립플롭들(220<1:L>)의 수 L는 제2 버스트동작을 위한 시프팅량에 맞춰 다양하게 설정될 수 있다.
도 10에 도시된 바와 같이 본 발명의 일 실시예에 따른 컬럼제어회로(204)는 제1 카운터(221), 제2 카운터(222), 비교회로(223) 및 인에이블신호생성회로(224)를 포함할 수 있다.
제1 카운터(221)는 라이트커맨드펄스(EWT)가 입력되는 횟수만큼 카운팅되는 제1 내지 제4 라이트카운팅신호(WCNT<1:4>)를 생성할 수 있다. 제1 카운터(221)는 라이트커맨드펄스(EWT)가 입력되는 횟수만큼 순차적으로 인에이블되는 제1 내지 제4 라이트카운팅신호(WCNT<1:4>)를 생성할 수 있다. 예를 들어, 제1 카운터(221)는 라이트커맨드펄스(EWT)가 1회 입력되는 경우 제1 라이트카운팅신호(WCNT<1>)가 로직하이레벨로 생성될 수 있다. 제1 카운터(221)는 라이트커맨드펄스(EWT)가 2회 입력되는 경우 제2 라이트카운팅신호(WCNT<2>)가 로직하이레벨로 생성될 수 있다.
제2 카운터(222)는 제1 라이트제어신호(WT_BL16)가 입력되는 횟수만큼 카운팅되는 제1 내지 제4 내부라이트카운팅신호(IWCNT<1:4>)를 생성할 수 있다. 제2 카운터(222)는 제1 라이트제어신호(WT_BL16)가 입력되는 횟수만큼 순차적으로 인에이블되는 제1 내지 제4 내부라이트카운팅신호(IWCNT<1:4>)를 생성할 수 있다. 예를 들어, 제2 카운터(222)는 제1 라이트제어신호(WT_BL16)가 1회 입력되는 경우 제1 내부라이트카운팅신호(IWCNT<1>)가 로직하이레벨로 생성될 수 있다. 제2 카운터(222)는 제1 라이트제어신호(WT_BL16)가 2회 입력되는 경우 제2 내부라이트카운팅신호(IWCNT<2>)가 로직하이레벨로 생성될 수 있다.
비교회로(223)는 제1 내지 제4 라이트카운팅신호(WCNT<1:4>)와 제1 내지 제4 내부라이트카운팅신호(IWCNT<1:4>)를 비교하여 리셋신호(RST)를 생성할 수 있다. 비교회로(223)는 제1 내지 제4 라이트카운팅신호(WCNT<1:4>)와 제1 내지 제4 내부라이트카운팅신호(IWCNT<1:4>)가 동일한 횟수만큼 카운팅되는 경우 인에이블되는 리셋신호(RST)를 생성할 수 있다.
인에이블신호생성회로(224)는 라이트커맨드펄스(EWT), 제1 라이트제어신호(WT_BL16) 및 리셋신호(RST)에 의해 제1 버스트동작 및 제2 버스트동작 구간 동안 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다. 인에이블신호생성회로(224)는 라이트커맨드펄스(EWT)에 의해 인에이블되고 제1 라이트제어신호(WT_BL16)와 리셋신호(RST)에 의해 디스에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다.
인에이블신호생성회로(224)는 라이트플래그신호(WTF), 버스트제어신호(BL32), 제2 라이트제어신호(WT_BL32)에 의해 제2 버스트동작 구간 동안 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다. 인에이블신호생성회로(224)는 라이트플래그신호(WTF) 및 버스트제어신호(BL32)에 의해 인에이블되고 제2 라이트제어신호(WT_BL32)에 의해 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다.
도 11에 도시된 바와 같이 본 발명의 일 실시예에 따른 비교회로(223)는 비교신호생성회로(223_1) 및 논리회로(223_2)를 포함할 수 있다.
비교신호생성회로(223_1)는 배타적부정논리합게이트들(230<1:4>)로 구현될 수 있다.
배타적부정논리합게이트(230<1>)는 제1 라이트카운팅신호(WCNT<1>)와 제1 내부라이트카운팅신호(IWCNT<1>)를 비교하여 제1 비교신호(CMP<1>)를 생성할 수 있다. 배타적부정논리합게이트(230<1>)는 제1 라이트카운팅신호(WCNT<1>)와 제1 내부라이트카운팅신호(IWCNT<1>)가 동일한 로직레벨을 갖는 경우 로직하이레벨로 인에이블되는 제1 비교신호(CMP<1>)를 생성할 수 있다. 배타적부정논리합게이트(230<1>)는 제1 라이트카운팅신호(WCNT<1>)와 제1 내부라이트카운팅신호(IWCNT<1>)가 서로 상이한 로직레벨을 갖는 경우 로직로우레벨로 디스에이블되는 제1 비교신호(CMP<1>)를 생성할 수 있다.
배타적부정논리합게이트(230<2>)는 제2 라이트카운팅신호(WCNT<2>)와 제2 내부라이트카운팅신호(IWCNT<2>)를 비교하여 제2 비교신호(CMP<2>)를 생성할 수 있다. 배타적부정논리합게이트(230<2>)는 제2 라이트카운팅신호(WCNT<2>)와 제2 내부라이트카운팅신호(IWCNT<2>)가 동일한 로직레벨을 갖는 경우 로직하이레벨로 인에이블되는 제2 비교신호(CMP<2>)를 생성할 수 있다. 배타적부정논리합게이트(230<2>)는 제2 라이트카운팅신호(WCNT<2>)와 제2 내부라이트카운팅신호(IWCNT<2>)가 서로 상이한 로직레벨을 갖는 경우 로직로우레벨로 디스에이블되는 제2 비교신호(CMP<2>)를 생성할 수 있다.
배타적부정논리합게이트(230<3>)는 제3 라이트카운팅신호(WCNT<3>)와 제3 내부라이트카운팅신호(IWCNT<3>)를 비교하여 제3 비교신호(CMP<3>)를 생성할 수 있다. 배타적부정논리합게이트(230<3>)는 제3 라이트카운팅신호(WCNT<3>)와 제3 내부라이트카운팅신호(IWCNT<3>)가 동일한 로직레벨을 갖는 경우 로직하이레벨로 인에이블되는 제3 비교신호(CMP<3>)를 생성할 수 있다. 배타적부정논리합게이트(230<3>)는 제3 라이트카운팅신호(WCNT<3>)와 제3 내부라이트카운팅신호(IWCNT<3>)가 서로 상이한 로직레벨을 갖는 경우 로직로우레벨로 디스에이블되는 제3 비교신호(CMP<3>)를 생성할 수 있다.
배타적부정논리합게이트(230<4>)는 제4 라이트카운팅신호(WCNT<4>)와 제4 내부라이트카운팅신호(IWCNT<4>)를 비교하여 제4 비교신호(CMP<4>)를 생성할 수 있다. 배타적부정논리합게이트(230<4>)는 제4 라이트카운팅신호(WCNT<4>)와 제4 내부라이트카운팅신호(IWCNT<4>)가 동일한 로직레벨을 갖는 경우 로직하이레벨로 인에이블되는 제4 비교신호(CMP<4>)를 생성할 수 있다. 배타적부정논리합게이트(230<4>)는 제4 라이트카운팅신호(WCNT<4>)와 제4 내부라이트카운팅신호(IWCNT<4>)가 서로 상이한 로직레벨을 갖는 경우 로직로우레벨로 디스에이블되는 제4 비교신호(CMP<4>)를 생성할 수 있다.
논리회로(223_2)는 앤드게이트(230<5>)로 구현될 수 있다. 논리회로(223_2)는 제1 내지 제4 비교신호(CMP<1:4>)를 논리곱 연산을 수행하여 리셋신호(RST)를 생성할 수 있다. 논리회로(223_2)는 제1 내지 제4 비교신호(CMP<1:4>)가 모두 로직하이레벨인 경우 로직하이레벨로 인에이블되는 리셋신호(RST)를 생성할 수 있다. 논리회로(223_2)는 제1 내지 제4 비교신호(CMP<1:4>) 중 적어도 어느 하나가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 리셋신호(RST)를 생성할 수 있다.
도 12에 도시된 바와 같이 본 발명의 일 실시예에 따른 인에이블신호생성회로(224)는 제1 인에이블신호생성회로(224_1) 및 제2 인에이블신호생성회로(224_2)를 포함할 수 있다.
제1 인에이블신호생성회로(224_1)는 라이트커맨드펄스(EWT)가 입력되는 시점에 인에이블되고 제1 라이트제어신호(WT_BL16)와 리셋신호(RST)가 인에이블되는 시점에 디스에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다. 제1 인에이블신호생성회로(224_1)는 라이트커맨드펄스(EWT)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다. 제1 인에이블신호생성회로(224_1)는 제1 라이트제어신호(WT_BL16)가 로직하이레벨로 입력되고 리셋신호(RST)가 로직하이레벨로 입력되는 경우 로직로우레벨로 디스에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다.
제2 인에이블신호생성회로(224_2)는 라이트플래그신호(WTF) 및 버스트제어신호(BL32)가 인에이블되는 구간 동안 인에이블되고 제2 라이트제어신호(WT_BL32)가 입력되는 시점에 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다. 제2 인에이블신호생성회로(224_2)는 라이트플래그신호(WTF)가 로직하이레벨로 입력되고 버스트제어신호(BL32)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다. 제2 인에이블신호생성회로(224_2)는 제2 라이트제어신호(WT_BL32)가 로직하이레벨로 입력되는 경우 로직로우레벨로 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다.
도 13에 도시된 바와 같이 본 발명의 일 실시예에 따른 제1 인에이블신호생성회로(224_1)는 라이트지연신호생성회로(224_11) 및 제1 구동회로(224_12)를 포함할 수 있다.
라이트지연신호생성회로(224_11)는 딜레이(250<1>) 및 낸드게이트(250<2>)로 구현될 수 있다.
딜레이(250<1>)는 제1 라이트제어신호(WT_BL16)를 지연하여 출력할 수 있다.
낸드게이트(250<2>)는 딜레이(250<1>)의 출력신호와 리셋신호(RST)를 부정논리곱 연산을 수행하여 라이트지연신호(WTD)를 생성할 수 있다.
라이트지연신호생성회로(224_11)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 구간 동안 제1 라이트제어신호(WT_BL16)가 로직하이레벨로 입력되는 시점부터 내부지연 시간 이후 로직로우레벨로 인에이블되는 라이트지연신호(WTD)를 생성할 수 있다. 내부지연 시간은 딜레이(250<1>)의 지연시간을 의미할 수 있다.
제1 구동회로(224_12)는 PMOS 트랜지스터(250<3>), NMOS 트랜지스터(250<4>), 인버터들(250<5:6>)로 구현될 수 있다.
PMOS 트랜지스터(250<3>)는 전원전압(VDD)와 노드(nd250) 사이에 위치하고 라이트지연신호(WTD)에 의해 노드(nd250)를 풀업구동 할 수 있다.
NMOS 트랜지스터(250<4>)는 노드(nd250)와 접지전압(VSS) 사이에 위치하고 라이트커맨드펄스(EWT)에 의해 노드(nd250)를 풀다운구동 할 수 있다.
인버터들(250<5:6>)은 노드(nd250)의 신호를 래치하고, 래치된 신호를 반전 버퍼링하여 제1 라이트인에이블신호(WEN16)를 생성할 수 있다.
제1 구동회로(224_12)는 라이트커맨드펄스(EWT)가 로직하이레벨로 입력되는 시점에 로직하이레벨로 인에이블되고, 라이트지연신호(WTD)가 로직로우레벨로 입력되는 시점에 로직로우레벨로 디스에이블되는 제1 라이트인에이블신호(WEN16)를 생성할 수 있다.
도 14에 도시된 바와 같이 본 발명의 일 실시예에 따른 제2 인에이블신호생성회로(224_2)는 풀업풀다운신호생성회로(224_21) 및 제2 구동회로(224_22)를 포함할 수 있다.
풀업풀다운신호생성회로(224_21)는 인버터(260<1>) 및 앤드게이트(260<2>)로 구현될 수 있다.
인버터(260<1>)는 제2 라이트제어신호(WT_BL32)를 반전 버퍼링하여 풀업신호(PU)를 생성할 수 있다.
앤드게이트(260<2>)는 라이트플래그신호(WTF)와 버스트제어신호(BL32)를 논리곱연산을 수행하여 풀다운신호(PD)를 생성할 수 있다.
풀업풀다운신호생성회로(224_21)는 제2 라이트제어신호(WT_BL32)가 로직하이레벨로 입력되는 시점에 로직로우레벨로 인에이블되는 풀업신호(PU)를 생성할 수 있다. 풀업풀다운신호생성회로(224_21)는 라이트플래그신호(WTF)가 로직하이레벨로 입력되고 버스트제어신호(BL32)가 로직하이레벨로 입력되는 경우 로직하이레벨로 인에이블되는 풀다운신호(PD)를 생성할 수 있다.
제2 구동회로(224_22)는 PMOS 트랜지스터(260<3>), NMOS 트랜지스터(260<4>), 인버터들(260<5:6>)로 구현될 수 있다.
PMOS 트랜지스터(260<3>)는 전원전압(VDD)와 노드(nd260) 사이에 위치하고 풀업신호(PU)에 의해 노드(nd260)를 풀업구동 할 수 있다.
NMOS 트랜지스터(260<4>)는 노드(nd260)와 접지전압(VSS) 사이에 위치하고 풀다운신호(PD)에 의해 노드(nd260)를 풀다운구동 할 수 있다.
인버터들(260<5:6>)은 노드(nd260)의 신호를 래치하고, 래치된 신호를 반전 버퍼링하여 제2 라이트인에이블신호(WEN32)를 생성할 수 있다.
제2 구동회로(224_22)는 풀다운신호(PD)가 로직하이레벨로 입력되는 시점에 로직하이레벨로 인에이블되고, 풀업신호(PU)가 로직로우레벨로 입력되는 시점에 로직로우레벨로 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성할 수 있다.
도 15 및 16을 참고하여 본 발명의 일 실시예에 따른 전자장치(100)에서 연속적으로 수행되는 2회의 라이트동작 중 제2 버스트동작을 수행하기 위한 제1 라이트인에이블신호(WEN16) 및 제2 라이트인에이블신호(WEN32)를 생성하는 동작을 예를 들어 설명하면 다음과 같다.
T11 시점에, 컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제1 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한다. 또한, 컨트롤러(110)는 제2 버스트동작을 수행하기 위해 로직하이레벨의 제6 커맨드어드레스(CA<6>)를 출력한다.
내부클럭생성회로(201)는 클럭(CLK)을 입력 받아 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)를 버퍼링하여 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제1 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 라이트커맨드펄스(EWT)를 생성한다.
제1 카운터(221)는 로직하이레벨의 라이트커맨드펄스(EWT)를 입력 받아 로직하이레벨의 제1 라이트카운팅신호(WCNT<1>)를 생성한다.
제1 인에이블신호생성회로(224_1)는 로직하이레벨의 라이트커맨드펄스(EWT)에 의해 로직하이레벨로 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성한다.
T12 시점에, 컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제2 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제5 커맨드어드레스(CA<1:5>)를 버퍼링하여 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제2 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 동작제어커맨드펄스(CAS)를 생성한다.
T13 시점에, 커맨드시프팅회로(212)는 내부클럭(ICLK)에 동기 되어 라이트커맨드펄스(EWT) 및 동작제어커맨드펄스(CAS)로부터 로직하이레벨의 시프팅커맨드(SWT)를 생성한다.
T14 시점에, 컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제1 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한다. 또한, 컨트롤러(110)는 제2 버스트동작을 수행하기 위해 로직하이레벨의 제6 커맨드어드레스(CA<6>)를 출력한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 커맨드어드레스(CA<1:6>)를 버퍼링하여 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제1 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 라이트커맨드펄스(EWT)를 생성한다.
제1 카운터(221)는 로직하이레벨의 라이트커맨드펄스(EWT)를 입력 받아 로직로우레벨의 제1 라이트카운팅신호(WCNT<1>)와 로직하이레벨의 제2 라이트카운팅신호(WCNT<2>)를 생성한다.
제1 인에이블신호생성회로(224_1)는 로직하이레벨의 라이트커맨드펄스(EWT)에 의해 로직하이레벨로 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성한다.
T15 시점에, 컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제2 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제5 커맨드어드레스(CA<1:5>)를 버퍼링하여 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제2 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 동작제어커맨드펄스(CAS)를 생성한다.
T16 시점에, 커맨드시프팅회로(212)는 내부클럭(ICLK)에 동기 되어 라이트커맨드펄스(EWT) 및 동작제어커맨드펄스(CAS)로부터 로직하이레벨의 시프팅커맨드(SWT)를 생성한다.
T17 시점에, 제1 라이트시프팅회로(213_1)는 내부클럭(ICLK)에 동기 되어 T13 시점에 생성된 시프팅커맨드(SWT)를 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 로직하이레벨의 라이트플래그신호(WTF)를 생성한다.
제2 인에이블신호생성회로(224_2)는 로직하이레벨의 라이트플래그신호(WTF)와 로직하이레벨의 버스트제어신호(BL32)에 의해 로직하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
T18 시점에, 제1 라이트시프팅회로(213_1)는 내부클럭(ICLK)에 동기 되어 라이트플래그신호(WTF)를 시프팅하여 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 생성한다.
제2 카운터(222)는 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 입력 받아 로직하이레벨의 제1 내부라이트카운팅신호(IWCNT<1>)를 생성한다.
T19 시점에, 제2 라이트시프팅회로(213_2)는 로직하이레벨의 제2 라이트인에이블신호(WEN32)와 내부클럭(ICLK)에 동기 되어 T18 시점에 생성된 제1 라이트제어신호(WT_BL16)를 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 로직하이레벨의 제2 라이트제어신호(WT_BL32)를 생성한다.
제2 인에이블신호생성회로(224_2)는 로직하이레벨의 제2 라이트제어신호(WT_BL32)에 의해 로직로우레벨로 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
T20 시점에, 제1 라이트시프팅회로(213_1)는 내부클럭(ICLK)에 동기 되어 T16 시점에 생성된 시프팅커맨드(SWT)를 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 로직하이레벨의 라이트플래그신호(WTF)를 생성한다.
제2 인에이블신호생성회로(224_2)는 로직하이레벨의 라이트플래그신호(WTF)와 로직하이레벨의 버스트제어신호(BL32)에 의해 로직하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
T21 시점에, 제1 라이트시프팅회로(213_1)는 내부클럭(ICLK)에 동기 되어 라이트플래그신호(WTF)를 시프팅하여 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 생성한다.
제2 카운터(222)는 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 입력 받아 로직로우레벨의 제1 내부라이트카운팅신호(IWCNT<1>) 및 로직하이레벨의 제2 내부라이트카운팅신호(IWCNT<2>)를 생성한다.
비교회로(223)는 제1 내지 제4 라이트카운팅신호(WCNT<1:4>)와 제1 내지 제4 내부라이트카운팅신호(IWCNT<1:4>)가 동일한 횟수만큼 카운팅되므로 로직하이레벨의 리셋신호(RST)를 생성한다.
제1 인에이블신호생성회로(224_1)는 로직하이레벨의 제1 라이트제어신호(WT_BL16) 및 로직하이레벨의 리셋신호(RST)에 의해 로직로우레벨로 디스에이블되는 제1 라이트인에이블신호(WEN16)를 생성한다.
T22 시점에, 제2 라이트시프팅회로(213_2)는 로직하이레벨의 제2 라이트인에이블신호(WEN32)와 내부클럭(ICLK)에 동기 되어 T21 시점에 생성된 제1 라이트제어신호(WT_BL16)를 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 로직하이레벨의 제2 라이트제어신호(WT_BL32)를 생성한다.
제2 인에이블신호생성회로(224_2)는 로직하이레벨의 제2 라이트제어신호(WT_BL32)에 의해 로직로우레벨로 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치는 클럭에 동기 되어 연속적으로 입력되는 칩선택신호 및 커맨드어드레스에 의해 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 신호의 인에이블구간을 설정함으로써 불필요한 전류소모량을 감소할 수 있다.
도 17을 참고하여 본 발명의 일 실시예에 따른 전자장치(100)의 라이트동작 중 제1 버스트동작을 수행하기 위한 동작을 예를 들어 설명하면 다음과 같다.
컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제1 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한 이후 컨트롤러(110)는 제2 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한 한다. 또한, 컨트롤러(110)는 제1 버스트동작을 수행하기 위해 로직로우레벨의 제6 커맨드어드레스(CA<6>)를 출력한다.
내부클럭생성회로(201)는 클럭(CLK)을 입력 받아 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제5 커맨드어드레스(CA<1:5>)를 버퍼링하여 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제6 커맨드어드레스(CA<6>)를 버퍼링하여 로직로우레벨의 버스트제어신호(BL32)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제1 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 라이트커맨드펄스(EWT)를 생성한다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 제1 버스트동작을 수행하기 위한 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 생성한다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 로직로우레벨의 제2 라이트제어신호(WT_BL32)를 생성한다.
컬럼제어회로(204)는 로직하이레벨의 라이트커맨드펄스(EWT) 및 로직하이레벨의 제1 라이트제어신호(WT_BL16)에 의해 라이트동작 구간 동안 제1 버스트동작을 수행하기 위한 로직하이레벨로 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성한다. 컬럼제어회로(204)는 로직로우레벨의 버스트제어신호(BL32)에 의해 로직로우레벨로 디스에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
내부어드레스생성회로(205)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성한다.
데이터입출력회로(206)는 제1 라이트인에이블신호(WEN16)가 로직하이레벨로 인에이블 구간 동안 제1 버스트동작을 수행하여 제1 내지 제M 데이터(DATA<1:M>)로부터 제1 내지 제M 내부데이터(ID<1:M>)를 생성한다.
코어회로(207)는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 메모리셀(미도시)에 제1 내지 제M 내부데이터(ID<1:M>)를 저장한다.
도 18을 참고하여 본 발명의 일 실시예에 따른 전자장치(100)의 라이트동작 중 제2 버스트동작을 수행하기 위한 동작을 예를 들어 설명하면 다음과 같다.
컨트롤러(110)는 클럭(CLK) 및 라이트동작을 수행하기 위한 제1 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한 이후 컨트롤러(110)는 제2 조합을 갖는 로직하이레벨의 칩선택신호(CS), 제1 내지 제5 커맨드어드레스(CA<1:5>)를 출력한 한다. 또한, 컨트롤러(110)는 제2 버스트동작을 수행하기 위해 로직하이레벨의 제6 커맨드어드레스(CA<6>)를 출력한다.
내부클럭생성회로(201)는 클럭(CLK)을 입력 받아 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성한다.
커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 칩선택신호(CS)를 버퍼링하여 내부칩선택신호(ICS)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제1 내지 제5 커맨드어드레스(CA<1:5>)를 버퍼링하여 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)를 생성한다. 커맨드어드레스입력회로(202)는 내부클럭(ICLK)에 동기 되어 제6 커맨드어드레스(CA<6>)를 버퍼링하여 로직하이레벨의 버스트제어신호(BL32)를 생성한다.
커맨드디코더(211)는 로직하이레벨의 내부칩선택신호(ICS) 및 제1 조합의 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 라이트동작을 수행하기 위한 로직하이레벨의 라이트커맨드펄스(EWT)를 생성한다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 제1 버스트동작을 수행하기 위한 로직하이레벨의 제1 라이트제어신호(WT_BL16)를 생성한다. 커맨드제어회로(203)는 내부칩선택신호(ICS) 및 제1 내지 제5 내부커맨드어드레스(ICA<1:5>)에 의해 로직하이레벨의 제2 라이트제어신호(WT_BL32)를 생성한다.
컬럼제어회로(204)는 로직하이레벨의 라이트커맨드펄스(EWT) 및 로직하이레벨의 제1 라이트제어신호(WT_BL16)에 의해 라이트동작 구간 동안 제1 버스트동작을 수행하기 위한 로직하이레벨로 인에이블되는 제1 라이트인에이블신호(WEN16)를 생성한다. 컬럼제어회로(204)는 로직하이레벨의 버스트제어신호(BL32) 및 로직하이레벨의 라이트플래그신호(WTF)에 의해 로직하이레벨로 인에이블되는 제2 라이트인에이블신호(WEN32)를 생성한다.
내부어드레스생성회로(205)는 내부클럭(ICLK)에 동기 되어 제1 내지 제6 내부커맨드어드레스(ICA<1:6>)로부터 제1 내지 제N 내부어드레스(IADD<1:N>)를 생성한다.
데이터입출력회로(206)는 제1 라이트인에이블신호(WEN16)가 로직하이레벨로 인에이블 구간 동안 제1 버스트동작을 수행하여 제1 내지 제M 데이터(DATA<1:M>)로부터 제1 내지 제M 내부데이터(ID<1:M>)를 생성한다. 이후, 데이터입출력회로(206)는 제2 라이트인에이블신호(WEN32)가 로직하이레벨로 인에이블 구간 동안 제2 버스트동작을 수행하여 데이터(DATA)로부터 내부데이터(ID<1:M>)를 생성한다.
코어회로(207)는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 메모리셀(미도시)에 제1 버스트동작 시 생성된 제1 내지 제M 내부데이터(ID<1:M>)를 저장한다. 이후, 코어회로(207)는 제1 내지 제N 내부어드레스(IADD<1:N>)에 의해 선택되는 메모리셀(미도시)에 제2 버스트동작 시 생성된 제1 내지 제M 내부데이터(ID<1:M>)를 저장한다.
이와 같은 본 발명의 일 실시예에 따른 전자장치는 클럭에 동기 되어 연속적으로 입력되는 칩선택신호 및 커맨드어드레스에 의해 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 신호의 인에이블구간을 설정함으로써 불필요한 전류소모량을 감소할 수 있다.
도 19는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 19에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 라이트동작 시 제1 버스트동작 및 제2 버스트동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 클럭에 동기 되어 연속적으로 입력되는 칩선택신호 및 커맨드어드레스에 의해 제1 버스트동작 및 제2 버스트동작을 수행하기 위한 신호의 인에이블구간을 설정함으로써 불필요한 전류소모량을 감소할 수 있다.
컨트롤러(1300)는 각각은 도 1에 도시된 컨트롤러(110)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(120)로 구현될 수 있다. 실시예에 따라서 반도체장치(120)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1. 전자장치 110. 컨트롤러
120. 반도체장치 201. 내부클럭생성회로
202. 커맨드어드레스입력회로 203. 커맨드제어회로
204. 컬럼제어회로 205. 내부어드레스생성회로
206. 데이터입출력회로 207. 코어회로
211. 커맨드디코더 212. 커맨드시프팅회로
213. 버스트제어회로 213_1. 제1 라이트시프팅회로
213_2. 제2 라이트시프팅회로 221. 제1 카운터
222. 제2 카운터 223. 비교회로
224. 인에이블신호생성회로 224_1. 제1 인에이블신호생성회로
224_2. 제2 인에이블신호생성회로

Claims (23)

  1. 클럭 및 데이터를 출력하고, 라이트동작을 수행하기 위한 칩선택신호 및 커맨드어드레스를 연속으로 출력하는 컨트롤러; 및
    상기 클럭에 동기 되어 제1 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 라이트동작에 진입하고, 제2 시점에 입력되는 상기 칩선택신호 및 상기 커맨드어드레스에 의해 상기 라이트동작 시 제1 버스트동작 및 제2 버스트동작을 선택적으로 수행하여 상기 데이터를 저장하는 반도체장치를 포함하는 전자장치.
  2. 제 1 항에 있어서, 상기 제1 버스트동작 및 상기 제2 버스트동작은 상기 커맨드어드레스를 통해 입력되는 버스트제어신호의 로직레벨에 따라 선택적으로 수행되는 전자장치.
  3. 제 1 항에 있어서, 상기 제2 버스트동작은 상기 제1 버스트동작보다 2N 배수의 상기 데이터를 저장하기 위한 동작인 전자장치.
  4. 제 1 항에 있어서, 상기 반도체장치는
    상기 클럭으로부터 생성되는 내부클럭에 동기 되어 상기 칩선택신호 및 상기 커맨드어드레스로부터 내부칩선택신호 및 내부커맨드어드레스를 생성하고, 상기 커맨드어드레스에 포함된 비트로부터 버스트제어신호를 생성하는 커맨드어드레스입력회로;
    상기 내부칩선택신호가 입력되는 구간 동안 상기 내부커맨드어드레스가 제1 조합으로 입력되는 경우 라이트커맨드펄스를 생성하고, 상기 내부칩선택신호가 입력되는 구간 동안 상기 내부커맨드어드레스가 제2 조합으로 입력되는 경우 제1 라이트제어신호 및 제2 라이트제어신호를 생성하는 커맨드제어회로; 및
    상기 라이트커맨드펄스 및 상기 제1 라이트제어신호에 의해 상기 라이트동작 구간 동안 인에이블되는 제1 라이트인에이블신호를 생성하고, 상기 버스트제어신호, 상기 라이트커맨드펄스 및 상기 제2 라이트제어신호에 의해 상기 라이트동작 구간 동안 선택적으로 인에이블되는 제2 라이트인에이블신호를 생성하는 컬럼제어회로를 포함하는 전자장치.
  5. 제 4 항에 있어서, 상기 커맨드제어회로는
    상기 내부칩선택신호 및 상기 내부커맨드어드레스를 디코딩하여 선택적으로 인에이블되는 상기 라이트커맨드펄스 및 동작제어커맨드펄스를 생성하는 커맨드디코더;
    상기 내부클럭 및 상기 내부클럭의 반전 신호인 반전내부클럭에 동기 되어 상기 라이트커맨드펄스 및 상기 동작제어커맨드펄스로부터 시프팅커맨드를 생성하는 커맨드시프팅회로; 및
    상기 내부클럭에 동기 되어 상기 시프팅커맨드를 시프팅하여 상기 제1 라이트제어신호를 생성하고, 상기 제2 라이트인에이블신호의 인에이블 구간 동안 상기 내부클럭에 동기 되어 상기 제1 라이트제어신호를 시프팅하여 상기 제2 라이트제어신호를 생성하는 버스트제어회로를 포함하는 전자장치.
  6. 제 5 항에 있어서,
    상기 커맨드시프팅회로는 상기 반전내부클럭에 동기 되어 상기 라이트커맨드펄스를 래치하고,
    상기 커맨드시프팅회로는 상기 내부클럭에 동기 되어 상기 동작제어커맨드펄스의 펄스가 생성되는 구간 동안 래치된 상기 라이트커맨드펄스를 시프팅하여 상기 시프팅커맨드를 생성하는 전자장치.
  7. 제 5 항에 있어서, 상기 버스트제어회로는
    상기 내부클럭에 동기 되어 상기 시프팅커맨드를 상기 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 순차적으로 인에이블되는 라이트플래그신호 및 상기 제1 라이트제어신호를 생성하는 제1 라이트시프팅회로; 및
    상기 제2 라이트인에이블신호가 인에이블되는 구간 동안 상기 내부클럭에 동기 되어 상기 제1 라이트제어신호를 상기 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 상기 제2 라이트제어신호를 생성하는 제2 라이트시프팅회로를 포함하는 전자장치.
  8. 제 4 항에 있어서, 상기 컬럼제어회로는
    상기 라이트커맨드펄스가 입력되는 횟수만큼 카운팅되는 라이트카운팅신호를 생성하는 제1 카운터;
    상기 제1 라이트제어신호가 입력되는 횟수만큼 카운팅되는 내부라이트카운팅신호를 생성하는 제2 카운터;
    상기 라이트카운팅신호와 상기 내부라이트카운팅신호가 동일한 횟수만큼 카운팅되는 경우 인에이블되는 리셋신호를 생성하는 비교회로; 및
    상기 라이트커맨드펄스에 의해 인에이블되고 상기 제1 라이트제어신호와 상기 리셋신호에 의해 디스에이블되는 상기 제1 라이트인에이블신호를 생성하고, 라이트플래그신호 및 버스트제어신호에 의해 인에이블되고 상기 제2 라이트제어신호에 의해 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 인에이블신호생성회로를 포함하는 전자장치.
  9. 제 8 항에 있어서, 상기 인에이블신호생성회로는
    상기 라이트커맨드펄스가 입력되는 시점에 인에이블되고 상기 제1 라이트제어신호와 상기 리셋신호가 인에이블되는 시점에 디스에이블되는 상기 제1 라이트인에이블신호를 생성하는 제1 인에이블신호생성회로; 및
    상기 라이트플래그신호 및 상기 버스트제어신호가 인에이블되는 구간 동안 인에이블되고 상기 제2 라이트제어신호가 입력되는 시점에 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 제2 인에이블신호생성회로를 포함하는 전자장치.
  10. 제 9 항에 있어서, 상기 제1 인에이블신호생성회로는
    상기 리셋신호가 인에이블되는 구간 동안 상기 제1 라이트제어신호가 입력되는 시점부터 내부지연 시간 이후 인에이블되는 라이트지연신호를 생성하는 라이트지연신호생성회로; 및
    상기 라이트커맨드펄스가 입력되는 시점에 인에이블되고, 상기 라이트지연신호가 입력되는 시점에 디스에이블되는 상기 제1 라이트인에이블신호를 생성하는 제1 구동회로를 포함하는 전자장치.
  11. 제 9 항에 있어서, 상기 제2 인에이블신호생성회로는
    상기 제2 라이트제어신호가 입력되는 시점에 인에이블되는 풀업신호 및 상기 라이트플래그신호 및 상기 버스트제어신호가 인에이블되는 구간 동안 인에이블되는 풀다운신호를 생성하는 풀업풀다운신호생성회로; 및
    상기 풀다운신호가 입력되는 시점에 인에이블되고, 상기 풀업신호가 입력되는 시점에 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 제2 구동회로를 포함하는 전자장치.
  12. 제 4 항에 있어서, 상기 반도체장치는
    상기 내부클럭에 동기 되어 상기 내부칩선택신호가 입력되지 않는 구간 동안 상기 내부커맨드어드레스로부터 내부어드레스를 생성하는 내부어드레스생성회로;
    상기 제1 라이트인에이블신호의 인에이블 구간 동안 상기 제1 버스트동작을 수행하여 상기 데이터로부터 내부데이터를 생성하고, 상기 제2 라이트인에이블신호의 인에이블 구간 동안 상기 제2 버스트동작을 수행하여 상기 데이터로부터 상기 내부데이터를 생성하는 데이터입출력회로; 및
    상기 내부어드레스에 의해 상기 내부데이터를 저장하는 코어회로를 더 포함하는 전자장치.
  13. 내부칩선택신호 및 내부커맨드어드레스에 의해 라이트동작을 수행하기 위한 라이트커맨드펄스, 제1 버스트동작을 수행하기 위한 제1 라이트제어신호 및 제2 버스트동작을 수행하기 위한 제2 라이트제어신호를 생성하는 커맨드제어회로; 및
    상기 라이트커맨드펄스 및 상기 제1 라이트제어신호에 의해 상기 라이트동작 구간 동안 인에이블되는 제1 라이트인에이블신호를 생성하고, 상기 라이트커맨드펄스 및 상기 제2 라이트제어신호에 의해 상기 라이트동작 구간 동안 선택적으로 인에이블되는 제2 라이트인에이블신호를 생성하는 컬럼제어회로를 포함하는 전자장치.
  14. 제 13 항에 있어서, 상기 커맨드제어회로는
    상기 내부칩선택신호 및 상기 내부커맨드어드레스가 제1 조합으로 입력되는 경우 발생하는 펄스를 포함하는 상기 라이트커맨드펄스를 생성하는 전자장치.
  15. 제 13 항에 있어서, 상기 커맨드제어회로는
    상기 내부칩선택신호 및 상기 내부커맨드어드레스가 제2 조합으로 입력되는 경우 상기 라이트커맨드펄스를 상기 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 상기 제1 라이트제어신호를 생성하고, 상기 제1 라이트제어신호를 상기 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 상기 제2 라이트인에이블신호를 생성하는 전자장치.
  16. 제 13 항에 있어서, 상기 제2 버스트동작은 상기 제1 버스트동작보다 2N 배수의 데이터를 저장하기 위한 동작인 전자장치.
  17. 제 13 항에 있어서, 상기 커맨드제어회로는
    상기 내부칩선택신호 및 상기 내부커맨드어드레스를 디코딩하여 선택적으로 인에이블되는 상기 라이트커맨드펄스 및 동작제어커맨드펄스를 생성하는 커맨드디코더;
    내부클럭 및 반전내부클럭에 동기 되어 상기 라이트커맨드펄스 및 상기 동작제어커맨드펄스로부터 시프팅커맨드를 생성하는 커맨드시프팅회로; 및
    상기 내부클럭에 동기 되어 상기 시프팅커맨드를 시프팅하여 상기 제1 라이트제어신호를 생성하고, 상기 제2 라이트인에이블신호의 인에이블 구간 동안 상기 내부클럭에 동기 되어 제2 상기 제1 라이트제어신호를 시프팅하여 상기 제2 라이트제어신호를 생성하는 버스트제어회로를 포함하는 전자장치.
  18. 제 17 항에 있어서,
    상기 커맨드시프팅회로는 상기 반전내부클럭에 동기 되어 상기 라이트커맨드펄스를 래치하고,
    상기 커맨드시프팅회로는 상기 내부클럭에 동기 되어 상기 동작제어커맨드펄스의 펄스가 생성되는 구간 동안 래치된 상기 라이트커맨드펄스를 시프팅하여 상기 시프팅커맨드를 생성하는 전자장치.
  19. 제 17 항에 있어서, 상기 버스트제어회로는
    상기 내부클럭에 동기 되어 상기 시프팅커맨드를 상기 제1 버스트동작을 수행하기 위한 구간만큼 시프팅하여 순차적으로 인에이블되는 라이트플래그신호 및 상기 제1 라이트제어신호를 생성하는 제1 라이트시프팅회로; 및
    상기 제2 라이트인에이블신호가 인에이블되는 구간 동안 상기 내부클럭에 동기 되어 상기 제1 라이트제어신호를 상기 제2 버스트동작을 수행하기 위한 구간만큼 시프팅하여 상기 제2 라이트제어신호를 생성하는 제2 라이트시프팅회로를 포함하는 전자장치.
  20. 제 13 항에 있어서, 상기 컬럼제어회로는
    상기 라이트커맨드펄스가 입력되는 횟수만큼 카운팅되는 라이트카운팅신호를 생성하는 제1 카운터;
    상기 제1 라이트제어신호가 입력되는 횟수만큼 카운팅되는 내부라이트카운팅신호를 생성하는 제2 카운터;
    상기 라이트카운팅신호와 상기 내부라이트카운팅신호가 동일한 횟수만큼 카운팅되는 경우 인에이블되는 리셋신호를 생성하는 비교회로; 및
    상기 라이트커맨드펄스에 의해 인에이블되고 상기 제1 라이트제어신호와 상기 리셋신호에 의해 디스에이블되는 상기 제1 라이트인에이블신호를 생성하고, 라이트플래그신호 및 버스트제어신호에 의해 인에이블되고 상기 제2 라이트제어신호에 의해 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 인에이블신호생성회로를 포함하는 전자장치.
  21. 제 20 항에 있어서, 상기 인에이블신호생성회로는
    상기 라이트커맨드펄스가 입력되는 시점에 인에이블되고 상기 제1 라이트제어신호와 상기 리셋신호가 인에이블되는 시점에 디스에이블되는 상기 제1 라이트인에이블신호를 생성하는 제1 인에이블신호생성회로; 및
    상기 라이트플래그신호 및 상기 버스트제어신호가 인에이블되는 구간 동안 인에이블되고 상기 제2 라이트제어신호가 입력되는 시점에 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 제2 인에이블신호생성회로를 포함하는 전자장치.
  22. 제 21 항에 있어서, 상기 제1 인에이블신호생성회로는
    상기 리셋신호가 인에이블되는 구간 동안 상기 제1 라이트제어신호가 입력되는 시점부터 내부지연 시간 이후 인에이블되는 라이트지연신호를 생성하는 라이트지연신호생성회로; 및
    상기 라이트커맨드펄스가 입력되는 시점에 인에이블되고, 상기 라이트지연신호가 입력되는 시점에 디스에이블되는 상기 제1 라이트인에이블신호를 생성하는 제1 구동회로를 포함하는 전자장치.
  23. 제 21 항에 있어서, 상기 제2 인에이블신호생성회로는
    상기 제2 라이트제어신호가 입력되는 시점에 인에이블되는 풀업신호 및 상기 라이트플래그신호 및 상기 버스트제어신호가 인에이블되는 구간 동안 인에이블되는 풀다운신호를 생성하는 풀업풀다운신호생성회로; 및
    상기 풀다운신호가 입력되는 시점에 인에이블되고, 상기 풀업신호가 입력되는 시점에 디스에이블되는 상기 제2 라이트인에이블신호를 생성하는 제2 구동회로를 포함하는 전자장치.
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