CN113948133A - 被配置为执行突发操作的电子器件 - Google Patents

被配置为执行突发操作的电子器件 Download PDF

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Abstract

本申请公开了被配置为执行突发操作的电子器件。该电子器件包括控制器和半导体器件。控制器输出时钟信号和数据，并且相继输出用于执行写入操作的芯片选择信号以及命令和地址(命令/地址)信号。半导体器件基于在第一时间点同步于时钟信号输入的芯片选择信号和命令/地址信号来进入写入操作。此外，半导体器件基于在第二时间点同步于时钟信号输入的芯片选择信号和命令/地址信号来在写入操作期间选择性地执行第一突发操作和第二突发操作中的一个，从而将数据储存到半导体器件中。

Description

被配置为执行突发操作的电子器件
相关申请的交叉引用
本申请要求于2020年7月16日在韩国知识产权局提交的申请号为10-2020-0088422的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及被配置为基于相继输入的命令/地址信号来执行突发操作的电子器件。
背景技术
通常，诸如双倍数据速率同步动态随机存取存储(DDR SDRAM)器件之类的半导体器件根据由外部芯片组器件提供的命令来执行读取操作和写入操作。为了使半导体器件执行读取操作或写入操作，每个半导体器件必须执行激活操作。半导体器件可以通过命令/地址引脚相继接收命令和地址以产生用于执行激活操作的内部地址和激活命令，并且可以使用芯片选择信号来将命令与地址分离。
另外，半导体器件被设计为支持突发操作，并且突发操作是指确定在一次写入操作或一次读取操作期间输入到半导体器件或从半导体器件输出的数据的长度(即，突发长度)的操作。例如，半导体器件被设计为在突发操作期间支持用于接收和输出16比特位数据的操作以及用于接收和输出32比特位数据的操作。
发明内容
根据一个实施例，一种电子器件可以包括控制器和半导体器件。控制器可以被配置为输出时钟信号和数据，并且被配置为相继输出用于执行写入操作的芯片选择信号和命令/地址信号。半导体器件可以被配置为基于在第一时间点同步于时钟信号输入的芯片选择信号和命令/地址信号来进入写入操作。半导体器件可以被配置为基于在第二时间点同步于时钟信号输入的芯片选择信号和命令/地址信号来在写入操作期间选择性地执行第一突发操作和第二突发操作中的一个，从而将数据储存到半导体器件中。
根据另一实施例，一种电子器件可以包括命令控制电路和列控制电路。命令控制电路可以被配置为接收内部芯片选择信号和内部命令/地址信号以产生用于执行写入操作的写入命令脉冲、用于执行第一突发操作的第一写入控制信号以及用于执行第二突发操作的第二写入控制信号。列控制电路可以被配置为基于写入命令脉冲和第一写入控制信号来生成在写入操作期间被使能的第一写入使能信号。列控制电路可以被配置为基于写入命令脉冲和第二写入控制信号来生成在写入操作期间被选择性地使能的第二写入使能信号。
附图说明
图1是示出根据本公开的实施例的电子器件的配置的框图。
图2是示出图1的电子器件中包括的半导体器件的配置的框图。
图3是示出图2的半导体器件中包括的内部时钟发生电路的操作的时序图。
图4是示出根据本公开的实施例的用于执行写入操作和读取操作的芯片选择信号和命令/地址信号的逻辑电平的表。
图5是示出图2的半导体器件中包括的命令控制电路的配置的框图。
图6示出了图5的命令控制电路中包括的命令移位电路的配置。
图7是示出图5的命令控制电路中包括的突发控制电路的配置的框图。
图8示出了图7的突发控制电路中包括的第一写入移位电路的配置。
图9示出了图7的突发控制电路中包括的第二写入移位电路的配置。
图10是示出图2的半导体器件中包括的列控制电路的配置的框图。
图11是示出图10的列控制电路中包括的比较电路的配置的电路图。
图12是示出图10的列控制电路中包括的使能信号发生电路的配置的框图。
图13是示出图12的使能信号发生电路中包括的第一使能信号发生电路的配置的电路图。
图14是示出图12的使能信号发生电路中包括的第二使能信号发生电路的配置的电路图。
图15和图16是示出根据本公开的实施例的电子器件的突发操作的时序图。
图17和图18是分别示出根据本公开的实施例的电子器件的第一突发操作和第二突发操作的框图。
图19是示出采用图1至图18所示的电子器件的电子系统的配置的框图。
具体实施方式
在下面实施例的描述中，当参数被称为“预定的”时，其意图是指当在过程或算法中使用该参数时，预先确定该参数的值。参数的值可以在过程或算法开始时设置，或者可以在过程或算法被执行的时段期间设置。
将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可以在其他实施例中被称为第二元件，并且反之亦然。
此外，将理解的是，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到另一元件，或者可以存在居间元件。相反，当一个元件被称为“直接连接”或“直接耦接”至另一元件时，则不存在居间元件。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一个实施例中，逻辑“高”电平的电压电平可以被设置为高于逻辑“低”电平的电压电平。另外，根据实施例，信号的逻辑电平可以被设置为不同或相反。例如，在一个实施例中具有逻辑“高”电平的某个信号可以被设置为在另一实施例中具有逻辑“低”电平。此外，可以修改实现相同功能或操作所需的一个或多个逻辑门的配置。即，根据特定情况，可以将用于一种类型操作的逻辑门配置和用于相同类型操作的另一逻辑门配置彼此替换。如果有必要，可以应用各种逻辑门来实现配置。
在下文中将参考附图来描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
如图1中所示，根据实施例的执行突发操作的电子器件100可以包括控制器110和半导体器件120。半导体器件120可以包括命令控制电路203、列控制电路204、数据输入/输出(I/O)电路206和核心电路207。
控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一控制引脚11和第一半导体引脚21可以通过第一传输线L11彼此连接。第二控制引脚31和第二半导体引脚41可以通过第二传输线L31彼此连接。第三控制引脚51和第三半导体引脚61可以通过第三传输线L51彼此连接。第四控制引脚71和第四半导体引脚81可以通过第四传输线L71彼此连接。控制器110可以通过第一传输线L11将时钟信号CLK传送到半导体器件120以控制半导体器件120。控制器110可以通过第二传输线L31将芯片选择信号CS传送到半导体器件120以控制半导体器件120。控制器110可以通过第三传输线L51将命令/地址信号CA传送到半导体器件120以控制半导体器件120。通过第四传输线L71，控制器110可以从半导体器件120接收数据DATA，或者可以将数据DATA传送到半导体器件120。
控制器110可以将时钟信号CLK、芯片选择信号CS、命令/地址信号CA和数据DATA输出到半导体器件120以执行写入操作。控制器110可以将时钟信号CLK、芯片选择信号CS和命令/地址信号CA输出到半导体器件120以执行读取操作。控制器110可以在读取操作期间从半导体器件120接收数据DATA。芯片选择信号CS和命令/地址信号CA可以同步于时钟信号CLK中包括的偶数脉冲或奇数脉冲而从控制器110相继输出。
命令控制电路203可以基于内部芯片选择信号(图2的ICS)和包括第一至第六内部命令/地址信号(图2的ICA<1:6>)的内部命令/地址信号来产生用于执行写入操作的写入命令脉冲(图2的EWT)。命令控制电路203可以基于内部芯片选择信号(图2的ICS)和第一至第五内部命令/地址信号ICA<1:5>来产生用于执行第一突发操作的第一写入控制信号(图2的WT_BL16)。命令控制电路203可以基于内部芯片选择信号(图2的ICS)和第一至第五内部命令/地址信号ICA<1:5>来产生用于执行第二突发操作的第二写入控制信号(图2的WT_BL32)。
列控制电路204可以基于写入命令脉冲(图2的EWT)和第一写入控制信号(图2的WT_BL16)来产生在写入操作期间被使能的第一写入使能信号(图2的WEN16)。列控制电路204可以基于写入命令脉冲(图2的EWT)和第二写入控制信号(图2的WT_BL32)来产生在写入操作期间被选择性地使能的第二写入使能信号(图2的WEN32)。
数据I/O电路206可以在第一写入使能信号(图2的WEN16)的使能时段期间执行第一突发操作，以从数据DATA(即，图2的DATA<1:M>)产生内部数据(图2的ID<1:M>)。数据I/O电路206可以在第二写入使能信号(图2的WEN32)的使能时段期间执行第二突发操作，以从数据DATA(即，图2的DATA<1:M>)产生内部数据(图2的ID<1:M>)。
核心电路207可以在写入操作期间基于内部地址(图2的IADD<1:N>)来储存内部数据(图2的ID<1:M>)。
图2是示出半导体器件120的配置的框图。如图2中所示，半导体器件120可以包括内部时钟发生电路201、命令/地址输入电路202、命令控制电路203、列控制电路204、内部地址发生电路205、数据I/O电路206和核心电路207。
内部时钟发生电路201可以接收时钟信号CLK以产生内部时钟信号ICLK和反相内部时钟信号ICLKB。内部时钟发生电路201可以产生具有与时钟信号CLK相同的相位的内部时钟信号ICLK。内部时钟发生电路201可以产生具有与时钟信号CLK相反的相位的反相内部时钟信号ICLKB。时钟信号CLK、内部时钟信号ICLK和反相内部时钟信号ICLKB可以具有相同的频率和相同的触发频率。稍后将参考图3描述用于从时钟信号CLK产生内部时钟信号ICLK和反相内部时钟信号ICLKB的内部时钟发生电路201的操作。
命令/地址输入电路202可以同步于内部时钟信号ICLK来从芯片选择信号CS产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS，以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来从包括第一至第六命令/地址信号CA<1:6>的命令/地址信号CA产生第一至第六内部命令/地址信号ICA<1:6>。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第六命令/地址信号CA<1:6>，以产生第一至第六内部命令/地址信号ICA<1:6>。命令/地址输入电路202可以同步于内部时钟信号ICLK来从第六命令/地址信号CA<6>产生突发控制信号BL32。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第六命令/地址信号CA<6>以产生突发控制信号BL32。突发控制信号BL32可以是用于执行第一突发操作或第二突发操作的信号。第一突发操作可以被设置为用于在写入操作期间一次储存16比特位数据的操作。第二突发操作可以被设置为用于在写入操作期间一次储存32比特位数据的操作。在第二突发操作期间一次储存的数据中包括的比特位的数目可以是在第一突发操作期间一次储存的数据中包括的比特位的数目的“2×N”倍(其中，“N”是自然数)。
命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生用于执行写入操作的写入命令脉冲EWT。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生用于执行第一突发操作的第一写入控制信号WT_BL16。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生用于执行第二突发操作的第二写入控制信号WT_BL32。
命令控制电路203可以产生包括在内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>具有第一逻辑电平组合时创建的脉冲的写入命令脉冲EWT。当内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>具有第二逻辑电平组合时，命令控制电路203可以将写入命令脉冲EWT移位用于执行第一突发操作的时段，以产生第一写入控制信号WT_BL16。命令控制电路203可以将第一写入控制信号WT_BL16移位用于执行第二突发操作的时段，以产生第二写入控制信号WT_BL32。稍后将参考图4详细描述用于产生从命令控制电路203输出的写入命令脉冲EWT、第一写入控制信号WT_BL16和第二写入控制信号WT_BL32的内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>的各种逻辑电平组合。
列控制电路204可以基于写入命令脉冲EWT和第一写入控制信号WT_BL16来产生在写入操作期间被使能的第一写入使能信号WEN16。列控制电路204可以基于突发控制信号BL32、写入命令脉冲EWT和第二写入控制信号WT_BL32来产生在写入操作期间被选择性地使能的第二写入使能信号WEN32。
内部地址发生电路205可以同步于内部时钟信号ICLK来从第一至第六内部命令/地址信号ICA<1:6>产生包括第一至第N内部地址信号IADD<1:N>的内部地址IADD<1:N>。内部地址发生电路205可以同步于内部时钟信号ICLK来对第一至第六内部命令/地址信号ICA<1:6>进行解码，以产生第一至第N内部地址信号IADD<1:N>，它们中的一个被选择性地使能。稍后将参考图4来描述用于产生从内部地址发生电路205输出的第一至第N内部地址信号IADD<1:N>的、包括在第一至第六内部命令/地址信号ICA<1:6>中的比特位的逻辑电平。
数据I/O电路206可以在第一写入使能信号WEN16的使能时段期间执行第一突发操作，以从包括第一至第M数据DATA<1:M>的数据DATA<1:M>产生包括第一至第M内部数据ID<1:M>的内部数据ID<1:M>。数据I/O电路206可以在第二写入使能信号WEN32的使能时段期间执行第二突发操作，以从第一至第M数据DATA<1:M>产生第一至第M内部数据ID<1:M>。数据I/O电路206可以在第二突发操作期间两次接收第一至第M数据DATA<1:M>，以两次产生第一至第M内部数据ID<1:M>。
可以使用包括多个存储单元(未示出)的通用存储电路来实现核心电路207。核心电路207可以基于第一至第N内部地址信号IADD<1:N>来储存第一至第M内部数据ID<1:M>。核心电路207可以将第一至第M内部数据ID<1:M>储存到由第一至第N内部地址信号IADD<1:N>选择的存储单元(未示出)中。
另外，尽管图1和图2示出了电子器件的写入操作，但是电子器件也可以被实现为执行根据实施例的读取操作。
在下文中，将参考图3描述内部时钟发生电路201的操作。
内部时钟发生电路201可以产生具有与时钟信号CLK相同相位的内部时钟信号ICLK。内部时钟发生电路201可以产生具有与时钟信号CLK相反的相位的反相内部时钟信号ICLKB。
在时间点“T1”处，内部时钟发生电路201可以同步于时钟信号CLK的上升沿来产生被触发为具有逻辑“高”电平的内部时钟信号ICLK。
在时间点“T2”处，内部时钟发生电路201可以同步于时钟信号CLK的下降沿来产生被触发为具有逻辑“高”电平的反相内部时钟信号ICLKB。
在下文中，将参考图4来描述根据本公开的实施例的用于执行写入操作的芯片选择信号CS和命令/地址信号CA<1:6>的逻辑电平组合。
用于执行写入操作的第一逻辑电平组合(WRITE-1)可以被设置为在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>、第二命令/地址信号CA<2>、第三命令/地址信号CA<3>、第四命令/地址信号CA<4>和第五命令/地址信号CA<5>分别具有逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平和逻辑“低(L)”的情况。
此外，在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以是设置为用于产生突发控制信号BL32的比特位。当第六命令/地址信号CA<6>具有逻辑“低(L)”电平时，可以产生具有逻辑“低”电平的突发控制信号BL32以执行第一突发操作。当第六命令/地址信号CA<6>具有逻辑“高(H)”电平时，可以产生具有逻辑“高”电平的突发控制信号BL32以执行第二突发操作。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>可以被设置为用于选择核心电路207中包括的多个存储体的第一比特位BK<1>，同步于时钟信号CLK的上升沿输入的第二命令/地址信号CA<2>可以被设置为用于选择核心电路207中包括的多个存储体的第二比特位BK<2>，并且同步于时钟信号CLK的上升沿输入的第三命令/地址信号CA<3>可以被设置为用于选择核心电路207中包括的多个存储体的第三比特位BK<3>。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第四命令/地址信号CA<4>可以被设置为用于选择存储体中包括的多个存储单元的第一比特位COL<1>，同步于时钟信号CLK的上升沿输入的第五命令/地址信号CA<5>可以被设置为用于选择存储体中包括的多个存储单元的第二比特位COL<2>，并且同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以被设置为用于选择存储体中包括的多个存储单元的第三比特位COL<3>。
用于执行写入操作的第二逻辑电平组合(WRITE-2)可以被设置为在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>、第二命令/地址信号CA<2>、第三命令/地址信号CA<3>、第四命令/地址信号CA<4>和第五命令/地址信号CA<5>分别具有逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“高(H)”的情况。在这种情况下，第六命令/地址信号CA<6>可以被设置为不管写入操作如何都具有“无关状态”的信号。图4中示出的符号“X”意指未被用于写入操作的命令/地址信号。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>可以被设置为用于选择存储体中包括的多个存储单元的第四比特位COL<4>，同步于时钟信号CLK的上升沿输入的第二命令/地址信号CA<2>可以被设置为用于选择存储体中包括的多个存储单元的第五比特位COL<5>，同步于时钟信号CLK的上升沿输入的第三命令/地址信号CA<3>可以被设置为用于选择存储体中包括的多个存储单元的第六比特位COL<6>，同步于时钟信号CLK的上升沿输入的第四命令/地址信号CA<4>可以被设置为用于选择存储体中包括的多个存储单元的第七比特位COL<7>，同步于时钟信号CLK的上升沿输入的第五命令/地址信号CA<5>可以被设置为用于选择存储体中包括的多个存储单元的第八比特位COL<8>，并且同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以被设置为用于选择存储体中包括的多个存储单元的第九比特位COL<9>。
在下文中，将参考图4描述用于执行适用于本公开的读取操作的芯片选择信号CS和命令/地址信号CA<1:6>的逻辑电平组合。
用于执行读取操作的第一逻辑电平组合(READ-1)可以被设置为在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>、第二命令/地址信号CA<2>、第三命令/地址信号CA<3>、第四命令/地址信号CA<4>和第五命令/地址信号CA<5>分别具有逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“低(L)”的情况。
此外，在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以被设置为用于产生突发控制信号BL32的比特位。当第六命令/地址信号CA<6>具有逻辑“低(L)”电平时，可以产生具有逻辑“低”电平的突发控制信号BL32以执行第一突发操作。当第六命令/地址信号CA<6>具有逻辑“高(H)”电平时，可以产生具有逻辑“高”电平的突发控制信号BL32以执行第二突发操作。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>可以被设置为用于选择核心电路207中包括的多个存储体的第一比特位BK<1>，同步于时钟信号CLK的上升沿输入的第二命令/地址信号CA<2>可以被设置为用于选择核心电路207中包括的多个存储体的第二比特位BK<2>，并且同步于时钟信号CLK的上升沿输入的第三命令/地址信号CA<3>可以被设置为用于选择核心电路207中包括的多个存储体的第三比特位BK<3>。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第四命令/地址信号CA<4>可以被设置为用于选择存储体中包括的多个存储单元的第一比特位COL<1>，同步于时钟信号CLK的上升沿输入的第五命令/地址信号CA<5>可以被设置为用于选择存储体中包括的多个存储单元的第二比特位COL<2>，并且同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以被设置为用于选择存储体中包括多个存储单元的第三比特位COL<3>。
用于执行读取操作的第二逻辑电平组合(READ-2)可以被设置为在芯片选择信号CS具有逻辑“高(H)”电平时同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>、第二命令/地址信号CA<2>、第三命令/地址信号CA<3>、第四命令/地址信号CA<4>和第五命令/地址信号CA<5>分别具有逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“高(H)”的情况。在这种情况下，第六命令/地址信号CA<6>可以被设置为不管读取操作如何都具有“无关状态”的信号。图4中示出的符号“X”意指未被用于读取操作的命令/地址信号。
在芯片选择信号CS具有逻辑“低(L)”电平的情况下，同步于时钟信号CLK的上升沿输入的第一命令/地址信号CA<1>可以被设置为用于选择存储体中包括的多个存储单元的第四比特位COL<4>，同步于时钟信号CLK的上升沿输入的第二命令/地址信号CA<2>可以被设置为用于选择存储体中包括的多个存储单元的第五比特位COL<5>，同步于时钟信号CLK的上升沿输入的第三命令/地址信号CA<3>可以被设置为用于选择存储体中包括的多个存储单元的第六比特位COL<6>，同步于时钟信号CLK的上升沿输入的第四命令/地址信号CA<4>可以被设置为用于选择存储体中包括的多个存储单元的第七比特位COL<7>，同步于时钟信号CLK的上升沿输入的第五命令/地址信号CA<5>可以被设置为用于选择存储体中包括的多个存储单元的第八比特位COL<8>，并且同步于时钟信号CLK的上升沿输入的第六命令/地址信号CA<6>可以被设置为用于选择存储体中包括的多个存储单元的第九比特位COL<9>。
如图5中所示，命令控制电路203可以包括命令解码器211、命令移位电路212和突发控制电路213。
命令解码器211可以对内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>进行解码，以产生写入命令脉冲EWT和操作控制命令脉冲CAS，它们中的一个被选择性地使能。命令解码器211可以产生写入命令脉冲EWT，该写入命令脉冲EWT是在内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>分别具有逻辑“高(H)”电平、“低(L)”电平、逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平和逻辑“低(L)”电平时创建的。命令解码器211可以产生操作控制命令脉冲CAS，该操作控制命令脉冲CAS是在内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>分别具有逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“高(H)”电平时创建的。
命令移位电路212可以同步于内部时钟信号ICLK和反相内部时钟信号ICLKB来从操作控制命令脉冲CAS产生移位命令SWT。命令移位电路212可以同步于反相内部时钟信号ICLKB来锁存写入命令脉冲EWT。在产生操作控制命令脉冲CAS的时段期间，命令移位电路212可以同步于内部时钟信号ICLK来移位写入命令脉冲EWT的锁存信号，以产生移位命令SWT。
突发控制电路213可以同步于内部时钟信号ICLK来对移位命令SWT进行移位以产生第一写入控制信号WT_BL16。突发控制电路213可以将移位命令SWT移位用于第一突发操作的时段，以产生第一写入控制信号WT_BL16。突发控制电路213可以在第二写入使能信号WEN32的使能时段期间同步于内部时钟信号ICLK来对第一写入控制信号WT_BL16进行移位，以产生第二写入控制信号WT_BL32。突发控制电路213可以将第一写入控制信号WT_BL16移位用于第二突发操作的时段，以产生第二写入控制信号WT_BL32。
如图6中所示，命令移位电路212可以使用触发器212_1、212_3和212_4以及与门212_2来实现。
触发器212_1可以同步于反相内部时钟信号ICLKB的上升沿来锁存写入命令脉冲EWT。触发器212_1可以输出写入命令脉冲EWT的锁存信号作为锁存命令脉冲LWT。触发器212_1可以将写入命令脉冲EWT移位内部时钟信号ICLKB的一个周期，以产生锁存命令脉冲LWT。
在操作控制命令脉冲CAS具有逻辑“高”电平的情况下，与门212_2可以缓冲锁存命令脉冲LWT，以输出锁存命令脉冲LWT的缓冲信号作为检测信号DET。与门212_2可以对操作控制命令脉冲CAS和锁存命令脉冲LWT执行逻辑与运算，以产生检测信号DET。
触发器212_3可以同步于内部时钟信号ICLK的上升沿来锁存检测信号DET。触发器212_3可以输出检测信号DET的锁存信号作为移位信号SFT。触发器212_3可以将检测信号DET移位内部时钟信号ICLK的一个周期，以产生移位信号SFT。
触发器212_4可以同步于内部时钟信号ICLK的上升沿来锁存移位信号SFT。触发器212_4可以输出移位信号SFT的锁存信号作为移位命令SWT。触发器212_4可以将移位信号SFT移位内部时钟信号ICLK的一个周期，以产生移位命令SWT。
如图7中所示，突发控制电路213可以包括第一写入移位电路213_1和第二写入移位电路213_2。
第一写入移位电路213_1可以同步于内部时钟信号ICLK来将移位命令SWT移位用于执行第一突发操作的时段，以产生被顺序地使能的写入标志信号WTF和第一写入控制信号WT_BL16。
在第二写入使能信号WEN32被使能的情况下，第二写入移位电路213_2可以同步于内部时钟信号ICLK来将第一写入控制信号WT_BL16移位用于执行第二突发操作的时段，以产生第二写入控制信号WT_BL32。
如图8中所示，可以使用触发器210<1:K>来实现第一写入移位电路213_1。
触发器210<1>可以同步于内部时钟信号ICLK的上升沿来锁存移位命令SWT。触发器210<1>可以输出移位命令SWT的锁存信号。触发器210<1>可以将移位命令SWT移位内部时钟信号ICLK的一个周期，以输出移位命令SWT的移位信号。
触发器210<2:(K-2)>中的每一个可以执行与触发器210<1>相同的操作。因此，在下文中将省略对触发器210<2:(K-2)>的操作的描述。
触发器210<K-1>可以同步于内部时钟信号ICLK的上升沿来锁存触发器210<K-2>的输出信号。触发器210<K-1>可以输出触发器210<K-2>的输出信号的锁存信号作为写入标志信号WTF。触发器210<K-1>可以将触发器210<K-2>的输出信号移位内部时钟信号ICLK的一个周期，以输出触发器210<K-2>的输出信号的移位信号作为写入标志信号WTF。
触发器210<K>可以同步于内部时钟信号ICLK的上升沿来锁存写入标志信号WTF。触发器210<K>可以输出写入标志信号WTF的锁存信号作为第一写入控制信号WT_BL16。触发器210<K>可以将写入标志信号WTF移位内部时钟信号ICLK的一个周期，以输出写入标志信号WTF的移位信号作为第一写入控制信号WT_BL16。
第一写入移位电路213_1中包括的触发器210<1:K>的数目“K”可以根据用于第一突发操作的移位时段而被设置为不同。
如图9中所示，第二写入移位电路213_2可以使用与门220<1>和触发器220<2:L>来实现。
在第二写入使能信号WEN32被使能为具有逻辑“高”电平的情况下，与门220<1>可以缓冲内部时钟信号ICLK以产生延迟时钟信号DCLK。与门220<1>可以对第二写入使能信号WEN32和内部时钟信号ICLK执行逻辑与运算，以产生延迟时钟信号DCLK。
触发器220<2>可以同步于延迟时钟信号DCLK的上升沿来锁存第一写入控制信号WT_BL16。触发器220<2>可以输出第一写入控制信号WT_BL16的锁存信号。触发器220<2>可以将第一写入控制信号WT_BL16移位延迟时钟信号DCLK的一个周期，以输出第一写入控制信号WT_BL16的移位信号。
触发器220<2:(L-1)>中的每一个可以执行与触发器220<2>相同的操作。因此，在下文中将省略对触发器220<2:(L-1)>的操作的描述。
触发器220<L>可以同步于延迟时钟信号DCLK的上升沿来锁存触发器220<L-1>的输出信号。触发器220<L>可以输出触发器220<L-1>的输出信号的锁存信号作为第二写入控制信号WT_BL32。触发器220<L>可以将触发器220<L-1>的输出信号移位延迟时钟信号DCLK的一个周期，以输出触发器220<L-1>的输出信号的移位信号作为第二写入控制信号WT_BL32。
第二写入移位电路213_2中包括的触发器220<2:L>的数目“L-1”可以根据用于第二突发操作的移位时段而被设置为不同。
如图10中所示，列控制电路204可以包括第一计数器221、第二计数器222、比较电路223和使能信号发生电路224。
第一计数器221可以产生第一至第四写入计数信号WCNT<1:4>，该第一至第四写入计数信号WCNT<1:4>被计数的次数与写入命令脉冲EWT被输入到第一计数器221的次数相同。第一计数器221可以产生第一至第四写入计数信号WCNT<1:4>，它们被顺序地使能的次数与写入命令脉冲EWT被输入到第一计数器221的次数相同。例如，当写入命令脉冲EWT被输入到第一计数器221一次时，第一计数器221可以产生具有逻辑“高”电平的第一写入计数信号WCNT<1>，并且当写入命令脉冲EWT被输入到第一计数器221两次时，第一计数器221可以产生具有逻辑“高”电平的第二写入计数信号WCNT<2>。
第二计数器222可以产生第一至第四内部写入计数信号IWCNT<1:4>，该第一至第四内部写入计数信号IWCNT<1:4>被计数的次数与第一写入控制信号WT_BL16被输入到第二计数器222的次数相同。第二计数器222可以产生第一至第四内部写入计数信号IWCNT<1:4>，它们被顺序地使能的次数与第一写入控制信号WT_BL16被输入到第二计数器222的次数相同。例如，当第一写入控制信号WT_BL16被输入到第二计数器222一次时，第二计数器222可以产生具有逻辑“高”电平的第一内部写入计数信号IWCNT<1>，并且当第一写入控制信号WT_BL16被输入到第二计数器222两次时，第二计数器222可以产生具有逻辑“高”电平的第二内部写入计数信号IWCNT<2>。
比较电路223可以将第一至第四写入计数信号WCNT<1:4>与第一至第四内部写入计数信号IWCNT<1:4>进行比较以产生复位信号RST。比较电路223可以产生复位信号RST，该复位信号RST在第一至第四写入计数信号WCNT<1:4>被计数的次数等于第一至第四内部写入计数信号IWCNT<1:4>被计数的次数时被使能。
使能信号发生电路224可以在第一突发操作和第二突发操作期间产生由写入命令脉冲EWT、第一写入控制信号WT_BL16和复位信号RST使能的第一写入使能信号WEN16。使能信号发生电路224可以产生由写入命令脉冲EWT使能而由第一写入控制信号WT_BL16和复位信号RST禁止的第一写入使能信号WEN16。
使能信号发生电路224可以在第二突发操作期间生成由写入标志信号WTF、突发控制信号BL32和第二写入控制信号WT_BL32使能的第二写入使能信号WEN32。使能信号发生电路224可以产生由写入标志信号WTF和突发控制信号BL32使能而由第二写入控制信号WT_BL32禁止的第二写入使能信号WEN32。
如图11中所示，比较电路223可以包括比较信号发生电路223_1和逻辑电路223_2。
比较信号发生电路223_1可以使用异或非门230<1:4>来实现。
异或非门230<1>可以将第一写入计数信号WCNT<1>与第一内部写入计数信号IWCNT<1>进行比较以产生第一比较信号CMP<1>。异或非门230<1>可以产生第一比较信号CMP<1>，当第一写入计数信号WCNT<1>和第一内部写入计数信号IWCNT<1>具有相同的逻辑电平时，第一比较信号CMP<1>被使能为具有逻辑“高”电平。异或非门230<1>可以产生第一比较信号CMP<1>，当第一写入计数信号WCNT<1>和第一内部写入计数信号IWCNT<1>具有不同的逻辑电平时，第一比较信号CMP<1>被禁止为具有逻辑“低”电平。
异或非门230<2>可以将第二写入计数信号WCNT<2>与第二内部写入计数信号IWCNT<2>进行比较以产生第二比较信号CMP<2>。异或门230<2>可以产生第二比较信号CMP<2>，当第二写入计数信号WCNT<2>和第二内部写入计数信号IWCNT<2>具有相同的逻辑电平时，第二比较信号CMP<2>被使能为具有逻辑“高”电平。异或门230<2>可以产生第二比较信号CMP<2>，当第二写入计数信号WCNT<2>和第二内部写入计数信号IWCNT<2>具有不同的逻辑电平时，第二比较信号CMP<2>被禁止为具有逻辑“低”电平。
异或非门230<3>可以将第三写入计数信号WCNT<3>与第三内部写入计数信号IWCNT<3>进行比较，以产生第三比较信号CMP<3>。异或非门230<3>可以产生第三比较信号CMP<3>，当第三写入计数信号WCNT<3>和第三内部写入计数信号IWCNT<3>具有相同的逻辑电平时，第三比较信号CMP<3>被使能为具有逻辑“高”电平。异或非门230<3>可以产生第三比较信号CMP<3>，当第三写入计数信号WCNT<3>和第三内部写入计数信号IWCNT<3>具有不同的逻辑电平时，第三比较信号CMP<3>被禁止为具有逻辑“低”电平。
异或非门230<4>可以将第四写入计数信号WCNT<4>与第四内部写入计数信号IWCNT<4>进行比较以产生第四比较信号CMP<4>。异或非门230<4>可以产生第四比较信号CMP<4>，当第四写入计数信号WCNT<4>和第四内部写入计数信号IWCNT<4>具有相同的逻辑电平时，第四比较信号CMP<4>被使能为具有逻辑“高”电平。异或门230<4>可以产生第四比较信号CMP<4>，当第四写入计数信号WCNT<4>和第四内部写入计数信号IWCNT<4>具有不同的逻辑电平时，第四比较信号CMP<4>被禁止为具有逻辑“低”电平。
逻辑电路223_2可以使用与门230<5>来实现。逻辑电路223_2可以对第一至第四比较信号CMP<1:4>执行逻辑与运算以产生复位信号RST。当第一至第四比较信号CMP<1:4>全部具有逻辑“高”电平时，逻辑电路223_2可以产生被使能为具有逻辑“高”电平的复位信号RST。当第一至第四比较信号CMP<1:4>中的至少一个具有逻辑“低”电平时，逻辑电路223_2可以产生被禁止为具有逻辑“低”电平的复位信号RST。
如图12中所示，使能信号发生电路224可以包括第一使能信号发生电路224_1和第二使能信号发生电路224_2。
第一使能信号发生电路224_1可以产生第一写入使能信号WEN16，该第一写入使能信号WEN16在写入命令脉冲EWT被输入到第一使能信号发生电路224_1的时间点被使能，而在第一写入控制信号WT_BL16和复位信号RST被使能的时间点被禁止。当具有逻辑“高”电平的写入命令脉冲EWT被输入时，第一使能信号发生电路224_1可以产生被使能为具有逻辑“高”电平的第一写入使能信号WEN16。当输入具有逻辑“高”电平的第一写入控制信号WT_BL16被输入并且具有逻辑“高”电平的复位信号RST时，第一使能信号发生电路224_1可以产生被禁止为具有逻辑“低”电平的第一写入使能信号WEN16。
第二使能信号发生电路224_2可以产生第二写入使能信号WEN32，该第二写入使能信号WEN32在写入标志信号WTF和突发控制信号BL32被使能的情况下被使能，而在第二写入控制信号WT_BL32被输入到第二使能信号发生电路224_2的时间点被禁止。当写入标志信号WTF和突发控制信号BL32具有逻辑“高”电平时，第二使能信号发生电路224_2可以产生被使能为具有逻辑“高”电平的第二写入使能信号WEN32。当第二写入控制信号WT_BL32具有逻辑“高”电平时，第二使能信号发生电路224_2可以产生被禁止为具有逻辑“低”电平的第二写入使能信号WEN32。
如图13中所示，第一使能信号发生电路224_1可以包括写入延迟信号发生电路224_11和第一驱动电路224_12。
写入延迟信号发生电路224_11可以使用延迟电路250<1>和与非门250<2>来实现。
延迟电路250<1>可以将第一写入控制信号WT_BL16延迟以输出第一写入控制信号WT_BL16的延迟信号。
与非门250<2>可以对延迟电路250<1>的输出信号和复位信号RST执行逻辑与非运算，以产生写入延迟信号WTD。
写入延迟信号发生电路224_11可以产生写入延迟信号WTD，在复位信号RST被使能为具有逻辑“高”电平的情况下，所述写入延迟信号WTD在从第一写入控制信号WT_BL16具有逻辑“高”电平时间点起经过了内部延迟时间之后被使能为具有逻辑“低”电平。内部延迟时间意指延迟电路250<1>的延迟时间。
第一驱动电路224_12可以使用PMOS晶体管250<3>、NMOS晶体管250<4>以及反相器250<5>和250<6>来实现。
PMOS晶体管250<3>可以耦接在电源电压VDD的供电端子与节点nd250之间，以响应于写入延迟信号WTD而上拉节点nd250的电平。
NMOS晶体管250<4>可以耦接在节点nd250与接地电压VSS的供电端子之间，以响应于写入命令脉冲EWT而下拉节点nd250的电平。
反相器250<5:6>可以锁存节点nd250的信号，并且可以反相缓冲节点nd250的信号的锁存信号以产生第一写入使能信号WEN16。
第一驱动电路224_12可以产生第一写入使能信号WEN16，该第一写入使能信号WEN16在具有逻辑“高”电平的写入命令脉冲EWT被输入到第一驱动电路224_12的时间点被使能为具有逻辑“高”电平，而在具有逻辑“低”电平的写入延迟信号WTD被输入到第一驱动电路224_12的时间点被禁止为具有逻辑“低”电平。
如图14中所示，第二使能信号发生电路224_2可以包括上拉/下拉信号发生电路224_21和第二驱动电路224_22。
上拉/下拉信号发生电路224_21可以使用反相器260<1>和与门260<2>来实现。
反相器260<1>可以反相缓冲第二写入控制信号WT_BL32以产生上拉信号PU。
与门260<2>可以对写入标志信号WTF和突发控制信号BL32执行逻辑与运算，以产生下拉信号PD。
上拉/下拉信号发生电路224_21可以产生上拉信号PU，该上拉信号PU在具有逻辑“高”电平的第二写入控制信号WT_BL32被输入到上拉/下拉信号发生电路224_21的时间点被使能为具有逻辑“低”电平。上拉/下拉信号发生电路224_21可以产生下拉信号PD，该下拉信号PD在具有逻辑“高”电平的写入标志信号WTF和具有逻辑“高”电平的突发控制信号BL32被输入到上拉/下拉信号发生电路224_21时被使能为具有逻辑“高”电平。
第二驱动电路224_22可以使用PMOS晶体管260<3>、NMOS晶体管260<4>以及反相器260<5>和260<6>来实现。
PMOS晶体管260<3>可以耦接在电源电压VDD的供电端子与节点nd260之间，以响应于上拉信号PU来上拉节点nd260的电平。
NMOS晶体管260<4>可以耦接在节点nd260与接地电压VSS的供电端子之间，以响应于下拉信号PD来下拉节点nd260的电平。
反相器260<5:6>可以锁存节点nd260的信号，并且可以反相缓冲节点nd260的信号的锁存信号以产生第二写入使能信号WEN32。
第二驱动电路224_22可以产生第二写入使能信号WEN32，该第二写入使能信号WEN32在具有逻辑“高”电平的下拉信号PD被输入到第二驱动电路224_22的时间点被使能为具有逻辑“高”电平，而在具有逻辑“低”电平的上拉信号PU被输入到第二驱动电路224_22的时间点被禁止为具有逻辑“低”电平。
在下文中，将参考图15至图16来描述用于在电子器件100中相继执行的两个写入操作期间产生用于执行第二突发操作的第一写入使能信号WEN16和第二写入使能信号WEN32的操作。
在时间点“T11”处，控制器110可以输出时钟信号CLK以及具有用于执行写入操作的第一逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>。另外，控制器110可以输出具有逻辑“高”电平的第六命令/地址信号CA<6>以执行第二突发操作。
内部时钟发生电路201可以接收时钟信号CLK以产生内部时钟信号ICLK和反相内部时钟信号ICLKB。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第六命令/地址信号CA<1:6>，以产生第一至第六内部命令/地址信号ICA<1:6>。
命令解码器211可以基于具有第一逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高”电平的写入命令脉冲EWT。
第一计数器221可以接收具有逻辑“高”电平的写入命令脉冲EWT以产生具有逻辑“高”电平的第一写入计数信号WCNT<1>。
第一使能信号发生电路224_1可以基于具有逻辑“高”电平的写入命令脉冲EWT来产生被使能为具有逻辑“高”电平的第一写入使能信号WEN16。
在时间点“T12”处，控制器110可以输出时钟信号CLK以及具有用于执行写入操作的第二逻辑电平组合的芯片选择信号CS和第一至第五命令/地址信号CA<1:5>。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS，以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第五命令/地址信号CA<1:5>，以产生第一至第五内部命令/地址信号ICA<1:5>。
命令解码器211可以基于具有第二逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高”电平的操作控制命令脉冲CAS。
在时间点“T13”处，命令移位电路212可以同步于内部时钟信号ICLK来从写入命令脉冲EWT和操作控制命令脉冲CAS产生具有逻辑“高”电平的移位命令SWT。
在时间点“T14”处，控制器110可以输出时钟信号CLK以及具有用于执行写入操作的第一逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>。另外，控制器110可以输出具有逻辑“高”电平的第六命令/地址信号CA<6>以执行第二突发操作。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第六命令/地址信号CA<1:6>，以产生第一至第六内部命令/地址信号ICA<1:6>。
命令解码器211可以基于具有第一逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高”电平的写入命令脉冲EWT。
第一计数器221可以接收具有逻辑“高”电平的写入命令脉冲EWT以产生具有逻辑“低”电平的第一写入计数信号WCNT<1>和具有逻辑“高”电平的第二写入计数信号WCNT<2>。
第一使能信号发生电路224_1可以基于具有逻辑“高”电平的写入命令脉冲EWT来产生被使能为具有逻辑“高”电平的第一写入使能信号WEN16。
在时间点“T15”处，控制器110可以输出时钟信号CLK以及具有用于执行写入操作的第二逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第五命令/地址信号CA<1:5>，以产生第一至第五内部命令/地址信号ICA<1:5>。
命令解码器211可以基于具有第二逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高”电平的操作控制命令脉冲CAS。
在时间点“T16”处，命令移位电路212可以同步于内部时钟信号ICLK来从写入命令脉冲EWT和操作控制命令脉冲CAS产生具有逻辑“高”电平的移位命令SWT。
在时间点“T17”处，第一写入移位电路213_1可以同步于内部时钟信号ICLK将在时间点“T13”处产生的移位命令SWT移位用于执行第一突发操作的时段，以产生具有逻辑“高”电平的写入标志信号WTF。
第二使能信号发生电路224_2可以基于具有逻辑“高”电平的写入标志信号WTF和具有逻辑“高”电平的突发控制信号BL32来产生被使能为具有逻辑“高”电平的第二写入使能信号WEN32。
在时间点“T18”处，第一写入移位电路213_1可以同步于内部时钟信号ICLK来对移位命令SWT进行移位，以产生具有逻辑“高”电平的第一写入控制信号WT_BL16。
第二计数器222可以接收具有逻辑“高”电平的第一写入控制信号WT_BL16，以产生具有逻辑“高”电平的第一内部写入计数信号IWCNT<1>。
在时间点“T19”处，第二写入移位电路213_2可以同步于具有逻辑“高”电平的第二写入使能信号WEN32和内部时钟信号ICLK来将在时间点“T18”处产生的第一写入控制信号WT_BL16移位用于执行第二突发操作的时段，以产生具有逻辑“高”电平的第二写入控制信号WT_BL32。
第二使能信号发生电路224_2可以基于具有逻辑“高”电平的第二写入控制信号WT_BL32来产生被禁止为具有逻辑“低”电平的第二写入使能信号WEN32。
在时间点“T20”处，第一写入移位电路213_1可以同步于内部时钟信号ICLK将与在时间点“T16”处生成的移位命令SWT移位用于执行第一突发操作的时段，以产生具有逻辑“高”电平的写入标志信号WTF。
第二使能信号发生电路224_2可以基于具有逻辑“高”电平的写入标志信号WTF和具有逻辑“高”电平的突发控制信号BL32来产生被使能为具有逻辑“高”电平的第二写入使能信号WEN32。
在时间点“T21”处，第一写入移位电路213_1可以同步于内部时钟信号ICLK来对写入标志信号WTF进行移位，以产生具有逻辑“高”电平的第一写入控制信号WT_BL16。
第二计数器222可以接收具有逻辑“高”电平的第一写入控制信号WT_BL16以产生具有逻辑“低”电平的第一内部写入计数信号IWCNT<1>和具有逻辑“高”电平的第二内部写入计数信号IWCNT<2>。
因为第一至第四写入计数信号WCNT<1:4>被计数的次数等于第一至第四内部写入计数信号IWCNT<1:4>被计数的次数，所以比较电路223可以产生具有逻辑“高”电平的复位信号RST。
第一使能信号发生电路224_1可以基于具有逻辑“高”电平的第一写入控制信号WT_BL16和具有逻辑“高”电平的复位信号RST来产生被禁止为具有逻辑“低”电平的第一写入使能信号WEN16。
在时间点“T22”处，第二写入移位电路213_2可以同步于具有逻辑“高”电平的第二写入使能信号WEN32和内部时钟信号ICLK来将在时间点“T21”处产生的第一写入控制信号WT_BL16移位用于执行第二突发操作的时段，以产生具有逻辑“高”电平的第二写入控制信号WT_BL32。
第二使能信号发生电路224_2可以基于具有逻辑“高”电平的第二写入控制信号WT_BL32来产生被禁止为具有逻辑“低”电平的第二写入使能信号WEN32。
如上所述，根据实施例的电子器件可以基于同步于时钟信号相继输入的芯片选择信号和命令/地址信号来设置用于执行第一突发操作和第二突发操作的信号的使能时段。因此，能够减少电子器件的功耗。
在下文中，将参考图17描述根据本公开的实施例的用于在电子器件100的写入操作期间执行第一突发操作的操作。
控制器(图1的110)可以在输出时钟信号CLK以及具有用于执行写入操作的第一逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>之后输出具有第二逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>。另外，控制器110可以输出具有用于执行第一突发操作的逻辑“低”电平的第六命令/地址信号CA<6>。
内部时钟发生电路201可以接收时钟信号CLK以产生内部时钟信号ICLK和反相内部时钟信号ICLKB。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第五命令/地址信号CA<1:5>，以产生第一至第五内部命令/地址信号ICA<1:5>。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第六命令/地址信号CA<6>，以产生具有逻辑“低(L)”电平的突发控制信号BL32。
命令解码器211可以基于具有第一逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高(H)”电平的写入命令脉冲EWT。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行第一突发操作的逻辑“高”电平的第一写入控制信号WT_BL16。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生具有逻辑“低(L)”电平的第二写入控制信号WT_BL32。
列控制电路204可以基于具有逻辑“高(H)”电平的写入命令脉冲EWT和具有逻辑“高(H)”电平的第一写入控制信号WT_BL16来产生第一写入使能信号WEN16，该第一写入使能信号WEN16被使能为具有逻辑“高(H)”电平以用于在写入操作期间执行第一突发操作。列控制电路204可以基于具有逻辑“低”电平的突发控制信号BL32来产生被禁止为具有逻辑“低(L)”电平的第二写入使能信号WEN32。
内部地址发生电路205可以同步于内部时钟信号ICLK来从第一至第六内部命令/地址信号ICA<1:6>产生第一至第N内部地址信号IADD<1:N>。
数据I/O电路206可以在第一写入使能信号WEN16被使能为具有逻辑“高(H)”电平的情况下执行第一突发操作，从而从第一至第M数据DATA<1:M>产生第一至第M内部数据ID<1:M>。
核心电路207可以将第一至第M内部数据ID<1:M>储存到由第一至第N内部地址信号IADD<1:N>选择的存储单元(未示出)中。
在下文中，将参考图18来描述根据本公开的实施例的用于在电子器件100的写入操作期间执行第二突发操作的操作。
控制器(图1的110)可以在输出时钟信号CLK以及具有用于执行写入操作的第一逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>之后输出具有第二逻辑电平组合的芯片选择信号CS(具有逻辑“高”电平)和第一至第五命令/地址信号CA<1:5>。另外，控制器110可以输出具有用于执行第二突发操作的逻辑“高”电平的第六命令/地址信号CA<6>。
内部时钟发生电路201可以接收时钟信号CLK以产生内部时钟信号ICLK和反相内部时钟信号ICLKB。
命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲芯片选择信号CS以产生内部芯片选择信号ICS。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第一至第五命令/地址信号CA<1:5>，以产生第一至第五内部命令/地址信号ICA<1:5>。命令/地址输入电路202可以同步于内部时钟信号ICLK来缓冲第六命令/地址信号CA<6>，以产生具有逻辑“高(H)”电平的突发控制信号BL32。
命令解码器211可以基于具有第一逻辑电平组合的内部芯片选择信号ICS(具有逻辑“高”电平)和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行写入操作的逻辑“高(H)”电平的写入命令脉冲EWT。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生具有用于执行第一突发操作的逻辑“高(H)”电平的第一写入控制信号WT_BL16。命令控制电路203可以基于内部芯片选择信号ICS和第一至第五内部命令/地址信号ICA<1:5>来产生具有逻辑“高(H)”电平的第二写入控制信号WT_BL32。
列控制电路204可以基于具有逻辑“高(H)”电平的写入命令脉冲EWT和具有逻辑“高(H)”电平的第一写入控制信号WT_BL16来产生第一写入使能信号WEN16，该第一写入使能信号WEN16被使能为具有用于在写入操作期间执行第一突发操作的逻辑“高(H)”电平。列控制电路204可以基于具有逻辑“高(H)”电平的突发控制信号BL32和具有逻辑“高(H)”电平的写入标志信号WTF来产生被使能为具有逻辑“高(H)”电平的第二写入使能信号WEN32。
内部地址发生电路205可以同步于内部时钟信号ICLK来从第一至第六内部命令/地址信号ICA<1:6>产生第一至第N内部地址信号IADD<1:N>。
数据I/O电路206可以在第一写入使能信号WEN16被使能为具有逻辑“高”电平的情况下执行第一突发操作，从而从第一至第M数据DATA<1:M>产生第一至第M内部数据ID<1:M>。此后，数据I/O电路206可以在第二写入使能信号WEN32被使能为具有逻辑“高”电平的情况下执行第二突发操作，从而从数据DATA<1:M>产生第一至第M内部数据ID<1:M>。
核心电路207可以将在第一突发操作期间产生的第一至第M内部数据ID<1:M>储存到由第一至第N内部地址信号IADD<1:N>选择的存储单元(未示出)中。此后，核心电路207可以将在第二突发操作期间产生的第一至第M内部数据ID<1:M>储存到由第一至第N内部地址信号IADD<1:N>选择的存储单元(未示出)中。
如上所述，根据实施例的电子器件可以基于同步于时钟信号相继输入的芯片选择信号和命令/地址信号来设置用于执行第一突发操作和第二突发操作的信号的使能时段。因此，能够减少电子器件的功耗。
图19是示出根据本公开的实施例的电子系统1000的配置的框图。如图19中所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以使用接口协议来相互传送信号。用于主机1100和半导体系统1200之间的通信的接口协议可以包括诸如以下各种接口协议中的任意一种：多媒体卡(MMC)、增强型小设备接口(ESDI)、集成驱动电子器件(IDE)、外围组件快速互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接的SCSI(SAS)和通用串行总线(USB)。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)，以使得半导体器件1400(K:1)执行写入操作。控制器1300可以控制半导体器件1400(K:1)，以使得半导体器件1400(K:1)在写入操作期间执行第一突发操作和第二突发操作。半导体器件1400(K:1)中的每一个可以基于同步于时钟信号相继输入的芯片选择信号和命令/地址信号来设置用于执行第一突发操作和第二突发操作的信号的使能时段。因此，能够减少半导体系统1200的功耗。
控制器1300可以使用图1所示的控制器110来实现。每个半导体器件1400(K:1)可以使用图1所示的半导体器件120来实现。在一些实施例中，半导体器件120可以使用动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)中的一种来实现。

Claims (23)

1.一种电子器件，包括：
控制器，其被配置为输出时钟信号和数据，并且被配置为相继输出用于执行写入操作的芯片选择信号以及命令/地址信号；以及
半导体器件，其被配置为基于在第一时间点同步于所述时钟信号输入的所述芯片选择信号和所述命令/地址信号来进入所述写入操作，以及被配置为：基于在第二时间点同步于所述时钟信号输入的所述芯片选择信号和所述命令/地址信号来在所述写入操作期间选择性地执行第一突发操作和第二突发操作中的一个，以将所述数据储存到所述半导体器件中。
2.根据权利要求1所述的电子器件，其中，根据经由所述命令/地址信号输入的突发控制信号的逻辑电平而选择性地执行所述第一突发操作和所述第二突发操作中的一个。
3.根据权利要求1所述的电子器件，其中，在所述第二突发操作期间储存的数据中包括的比特位的数目是在所述第一突发操作期间储存的数据中包括的比特位的数目的“2×N”倍，其中“N”是自然数。
4.根据权利要求1所述的电子器件，其中，所述半导体器件包括：
命令/地址输入电路，其被配置为：接收从所述时钟信号产生的内部时钟信号，以同步于所述内部时钟信号来从所述芯片选择信号和所述命令/地址信号产生内部芯片选择信号和内部命令/地址信号，以及以同步于所述内部时钟信号来从所述命令/地址信号中包含的比特位信号产生突发控制信号；
命令控制电路，其被配置为：在所述内部芯片选择信号被输入的情况下，当所述内部命令/地址信号具有第一逻辑电平组合时产生写入命令脉冲，以及被配置为：在所述内部芯片选择信号被输入的情况下，当所述内部命令/地址信号具有第二逻辑电平组合时产生第一写入控制信号和第二写入控制信号；以及
列控制电路，其被配置为产生在所述写入操作期间基于所述写入命令脉冲和所述第一写入控制信号而被使能的第一写入使能信号，以及被配置为产生在所述写入操作期间基于所述突发控制信号、所述写入命令脉冲和所述第二写入控制信号而被选择性地使能的第二写入使能信号。
5.根据权利要求4所述的电子器件，其中，所述命令控制电路包括：
命令解码器，其被配置为：对所述内部芯片选择信号和所述内部命令/地址信号进行解码，以产生所述写入命令脉冲和操作控制命令脉冲，所述写入命令脉冲和所述操作控制命令脉冲中的一个被选择性地使能；
命令移位电路，其被配置为：接收所述内部时钟信号和与所述内部时钟信号的反相信号相对应的反相内部时钟信号，以同步于所述内部时钟信号和所述反相内部时钟信号来从所述写入命令脉冲和所述操作控制命令脉冲产生移位命令；以及
突发控制电路，其被配置为同步于所述内部时钟信号来对所述移位命令进行移位以产生所述第一写入控制信号，以及被配置为在所述第二写入使能信号的使能时段期间同步于所述内部时钟信号来对所述第一写入控制信号进行移位，以产生所述第二写入控制信号。
6.根据权利要求5所述的电子器件，
其中，所述命令移位电路被配置为同步于所述反相内部时钟信号来锁存所述写入命令脉冲；以及
其中，所述命令移位电路被配置为：在产生所述操作控制命令脉冲的情况下，同步于所述内部时钟信号来对被锁存的写入命令脉冲进行移位以产生所述移位命令。
7.根据权利要求5所述的电子器件，其中，所述突发控制电路包括：
第一写入移位电路，其被配置为：同步于所述内部时钟信号来将所述移位命令移位用于执行所述第一突发操作的时段，以产生顺序地被使能的写入标志信号和所述第一写入控制信号；以及
第二写入移位电路，其被配置为：在所述第二写入使能信号的使能时段期间，同步于所述内部时钟信号来将所述第一写入控制信号移位用于执行所述第二突发操作的时段，以产生所述第二写入控制信号。
8.根据权利要求4所述的电子器件，其中，所述列控制电路包括：
第一计数器，其被配置为产生写入计数信号，所述写入计数信号被计数的次数与所述写入命令脉冲被输入到所述第一计数器的次数相同；
第二计数器，其被配置为产生内部写入计数信号，所述内部写入计数信号被计数的次数与所述第一写入控制信号被输入到所述第二计数器的次数相同；
比较电路，其被配置为产生复位信号，当所述写入计数信号被计数的次数等于所述内部写入计数信号被计数的次数时，所述复位信号被使能；以及
使能信号发生电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号通过所述写入命令脉冲被使能，且所述第一写入使能信号通过所述第一写入控制信号和所述复位信号被禁止，并且所述使能信号发生电路被配置为产生所述第二写入使能信号，所述第二写入使能信号通过写入标志信号和所述突发控制信号被使能，且所述第二写入使能信号通过所述第二写入控制信号被禁止。
9.根据权利要求8所述的电子器件，其中，所述使能信号发生电路包括：
第一使能信号发生电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号在所述写入命令脉冲被输入到所述第一使能信号发生电路的时间点被使能，并且所述第一写入使能信号在所述第一写入控制信号和所述复位信号被使能的时间点被禁止；以及
第二使能信号发生电路，其被配置为产生所述第二写入使能信号，所述第二写入使能信号在所述写入标志信号和所述突发控制信号被使能的情况下被使能，并且所述第二写入使能信号在所述第二写入控制信号被输入到所述第二使能信号发生电路的时间点被禁止。
10.根据权利要求9所述的电子器件，其中，所述第一使能信号发生电路包括：
写入延迟信号发生电路，其被配置为产生写入延迟信号，在所述复位信号被使能的情况下，所述写入延迟信号在从所述第一写入控制信号被输入到所述写入延迟信号发生电路的时间点起经过了内部延迟时间之后被使能；以及
第一驱动电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号在所述写入命令脉冲被输入到所述第一驱动电路的时间点被使能，并且所述第一写入使能信号在所述写入延迟信号被输入到所述第一驱动电路的时间点被禁止。
11.根据权利要求9所述的电子器件，其中，所述第二使能信号发生电路包括：
上拉/下拉信号发生电路，其被配置为产生上拉信号，所述上拉信号在所述第二写入控制信号被输入到所述上拉/下拉信号发生电路的时间点被使能，并且所述上拉/下拉信号发生电路被配置为产生下拉信号，所述下拉信号在所述写入标志信号和所述突发控制信号被使能的情况下被使能；以及
第二驱动电路，其被配置为产生所述第二写入使能信号，所述第二写入使能信号在所述下拉信号被输入到所述第二驱动电路的时间点被使能，并且所述第二写入使能信号在所述上拉信号被输入到所述第二驱动电路的时间点被禁止。
12.根据权利要求4所述的电子器件，其中，所述半导体器件还包括：
内部地址发生电路，其被配置为接收所述内部时钟信号，以同步于所述内部时钟信号来在不产生所述内部芯片选择信号的情况下从所述内部命令/地址信号产生内部地址；
输入/输出电路，其被配置为：在所述第一写入使能信号的使能时段期间执行所述第一突发操作，以从所述数据产生内部数据，以及被配置为：在所述第二写入使能信号的使能时段期间执行所述第二突发操作，以从所述数据产生所述内部数据；以及
核心电路，其被配置为基于所述内部地址来储存所述内部数据。
13.一种电子器件，包括：
命令控制电路，其被配置为：接收内部芯片选择信号和内部命令/地址信号，以产生用于执行写入操作的写入命令脉冲、用于执行第一突发操作的第一写入控制信号以及用于执行第二突发操作的第二写入控制信号；以及
列控制电路，其被配置为：基于所述写入命令脉冲和所述第一写入控制信号来产生在所述写入操作期间被使能的第一写入使能信号，以及被配置为：基于所述写入命令脉冲和所述第二写入控制信号来产生在所述写入操作期间被选择性地使能的第二写入使能信号。
14.根据权利要求13所述的电子器件，其中，所述命令控制电路被配置为：当所述内部芯片选择信号和所述内部命令/地址信号具有第一逻辑电平组合时，产生所述写入命令脉冲。
15.根据权利要求13所述的电子器件，其中，当所述内部芯片选择信号和所述内部命令/地址信号具有第二逻辑电平组合时，所述命令控制电路被配置为：将所述写入命令脉冲移位用于执行所述第一突发操作的时段，以产生所述第一写入控制信号，以及被配置为：将所述第一写入控制信号移位用于执行所述第二突发操作的时段，以产生所述第二写入控制信号。
16.根据权利要求13所述的电子器件，其中，所述第二突发操作是用于储存包括多个比特位的数据的操作，所述多个比特位的数目是在所述第一突发操作期间储存的数据中包括的比特位的数目的“2×N”倍，其中“N”是自然数。
17.根据权利要求13所述的电子器件，其中，所述命令控制电路包括：
命令解码器，其被配置为：对所述内部芯片选择信号和所述内部命令/地址信号进行解码，以产生所述写入命令脉冲和操作控制命令脉冲，所述写入命令脉冲和所述操作控制命令脉冲中的一个被选择性地使能；
命令移位电路，其被配置为：接收内部时钟信号和反相内部时钟信号，以同步于所述内部时钟信号和所述反相内部时钟信号来从所述写入命令脉冲和所述操作控制命令脉冲产生移位命令；以及
突发控制电路，其被配置为同步于所述内部时钟信号来对所述移位命令进行移位以产生所述第一写入控制信号，以及被配置为在所述第二写入使能信号的使能时段期间同步于所述内部时钟信号来对所述第一写入控制信号进行移位，以产生所述第二写入控制信号。
18.根据权利要求17所述的电子器件，
其中，所述命令移位电路被配置为同步于所述反相内部时钟信号来锁存所述写入命令脉冲；以及
其中，所述命令移位电路被配置为：在产生所述操作控制命令脉冲的情况下，同步于所述内部时钟信号来对被锁存的写入命令脉冲进行移位以产生所述移位命令。
19.根据权利要求17所述的电子器件，其中，所述突发控制电路包括：
第一写入移位电路，其被配置为：同步于所述内部时钟信号来将所述移位命令移位用于执行所述第一突发操作的时段，以产生顺序地被使能的写入标志信号和所述第一写入控制信号；以及
第二写入移位电路，其被配置为：在所述第二写入使能信号的使能时段期间，同步于所述内部时钟信号来将所述第一写入控制信号移位用于执行所述第二突发操作的时段，以产生所述第二写入控制信号。
20.根据权利要求13所述的电子器件，其中，所述列控制电路包括：
第一计数器，其被配置为产生写入计数信号，所述写入计数信号被计数的次数与所述写入命令脉冲被输入到所述第一计数器的次数相同；
第二计数器，其被配置为产生内部写入计数信号，所述内部写入计数信号被计数的次数与所述第一写入控制信号被输入到所述第二计数器的次数相同；
比较电路，其被配置为产生复位信号，当所述写入计数信号被计数的次数等于所述内部写入计数信号被计数的次数时，所述复位信号被使能；以及
使能信号发生电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号通过所述写入命令脉冲被使能，且所述第一写入使能信号通过所述第一写入控制信号和所述复位信号被禁止，并且所述使能信号发生电路被配置为产生所述第二写入使能信号，所述第二写入使能信号通过写入标志信号和突发控制信号被使能，且所述第二写入使能信号通过所述第二写入控制信号被禁止。
21.根据权利要求20所述的电子器件，其中，所述使能信号发生电路包括：
第一使能信号发生电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号在所述写入命令脉冲被输入到所述第一使能信号发生电路的时间点被使能，并且所述第一写入使能信号在所述第一写入控制信号和所述复位信号被使能的时间点被禁止；以及
第二使能信号发生电路，其被配置为产生所述第二写入使能信号，所述第二写入使能信号在所述写入标志信号和所述突发控制信号被使能的情况下被使能，并且所述第二写入使能信号在所述第二写入控制信号被输入到所述第二使能信号发生电路的时间点被禁止。
22.根据权利要求21所述的电子器件，其中，所述第一使能信号发生电路包括：
写入延迟信号发生电路，其被配置为产生写入延迟信号，在所述复位信号被使能的情况下，所述写入延迟信号在从所述第一写入控制信号被输入到所述写入延迟信号发生电路的时间点起经过了内部延迟时间之后被使能；以及
第一驱动电路，其被配置为产生所述第一写入使能信号，所述第一写入使能信号在所述写入命令脉冲被输入到所述第一驱动电路的时间点被使能，并且所述第一写入使能信号在所述写入延迟信号被输入到所述第一驱动电路的时间点被禁止。
23.根据权利要求21所述的电子器件，其中，所述第二使能信号发生电路包括：
上拉/下拉信号发生电路，其被配置为产生上拉信号，所述上拉信号在所述第二写入控制信号被输入到所述上拉/下拉信号发生电路的时间点被使能，并且所述上拉/下拉信号发生电路被配置为产生下拉信号，所述下拉信号在所述写入标志信号和所述突发控制信号被使能的情况下被使能；以及
第二驱动电路，其被配置为产生所述第二写入使能信号，所述第二写入使能信号在所述下拉信号被输入到所述第二驱动电路的时间点被使能，并且所述第二写入使能信号在所述上拉信号被输入到所述第二驱动电路的时间点被禁止。
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