CN112466362A - 半导体设备 - Google Patents

半导体设备 Download PDF

Info

Publication number
CN112466362A
CN112466362A CN202010047616.XA CN202010047616A CN112466362A CN 112466362 A CN112466362 A CN 112466362A CN 202010047616 A CN202010047616 A CN 202010047616A CN 112466362 A CN112466362 A CN 112466362A
Authority
CN
China
Prior art keywords
signal
generate
address
read
latch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN202010047616.XA
Other languages
English (en)
Inventor
崔谨镐
金敬默
金雄来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112466362A publication Critical patent/CN112466362A/zh
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4082—Address Buffers; level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

半导体设备包括可变延迟电路和地址锁存电路。可变延迟电路在初始化操作期间将读取信号延迟一延迟时间以产生锁存控制信号，并在初始化操作期间接收反馈信号以调整用于将所述读取信号延迟的所述延迟时间。当将所述锁存控制信号输入到地址锁存电路时，地址锁存电路检测传输地址的逻辑电平并产生所述反馈信号。

Description

半导体设备
相关申请的交叉引用
本申请要求2019年9月6日提交的申请号为10-2019-0111076的韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及训练用于锁存地址的时刻的半导体设备。
背景技术
就半导体设备如动态随机存取存储(DRAM)设备而言，需要精确地执行读取操作和写入操作。为了精确地执行读取操作和写入操作，将具有关于数据储存位置的信息的地址与用于锁存该地址的锁存信号相匹配可能是重要的。
然而，随着使用先进的制造技术半导体设备变得更加高度集成，集成到半导体设备中的存储单元的数量不断增大。在这种情况下，半导体设备的内部电路可以具有各种信号路径，而当外部环境改变时，由于通过各种信号路径传输的信号之间的失配，半导体设备可能会发生故障。
发明内容
根据一个实施例，一种半导体设备包括可变延迟电路和地址锁存电路。所述可变延迟电路被配置为在初始化操作期间将读取信号延迟一延迟时间以产生锁存控制信号，并且被配置为在所述初始化操作期间接收反馈信号以调整用于将所述读取信号延迟的所述延迟时间。所述地址锁存电路被配置为在所述锁存控制信号被输入到所述地址锁存电路时检测传输地址的逻辑电平，并被配置为产生所述反馈信号。
根据另一实施例，一种半导体设备包括训练控制电路、可变延迟电路和地址锁存电路。所述训练控制电路被配置为从第一内部读取信号和第二内部读取信号产生读取信号，并且被配置为在初始化操作期间从所述测试模式信号以及所述第一内部读取信号和第二内部读取信号产生传输地址。所述可变延迟电路被配置为将所述读取信号延迟以产生锁存控制信号，并且被配置为接收反馈信号以调整用于将所述读取信号延迟的延迟时间。所述地址锁存电路被配置为在所述锁存控制信号被输入到所述地址锁存电路时，检测所述传输地址的逻辑电平，并被配置为产生所述反馈信号。
附图说明
图1是示出根据本公开的实施例的半导体设备的配置的框图。
图2是示出包括在图1的半导体设备中的训练控制电路的配置的框图。
图3是示出包括在图2的训练控制电路中的命令解码器的配置的电路图。
图4是示出图3所示的命令解码器的操作的表。
图5示出了包括在图2的训练控制电路中的测试读取信号发生电路的配置。
图6示出了包括在图2的训练控制电路中的控制电路的配置。
图7示出了包括在图6的控制电路中的读取信号发生电路的配置。
图8示出了包括在图6的控制电路中的传输地址发生电路的配置。
图9是示出包括在图1的半导体设备中的可变延迟电路的配置的框图。
图10示出了包括在图9的可变延迟电路中的代码信号发生电路的配置。
图11示出了包括在图9的可变延迟电路中的延迟时间控制电路的配置。
图12示出了包括在图1的半导体设备中的地址锁存电路的配置。
图13和图14是示出根据本公开的实施例的半导体设备的初始化操作的时序图。
图15是示出采用了参考图1至图14描述的半导体设备的电子系统的配置的框图。
具体实施方式
以下参考附图描述本公开的各种实施例。然而，本文描述的实施例仅用于说明性目的，并不旨在限制本公开的范围。
如图1所示，根据实施例的半导体设备1可以包括训练控制电路10、可变延迟电路20、地址锁存电路30和存储电路40。
在初始化操作期间，训练控制电路10可以根据测试模式信号TM而同步于时钟信号CLK来产生读取信号RD。训练控制电路10可以在初始化操作期间根据测试模式信号TM来产生传输地址TADD。在正常模式下，训练控制电路10可以根据芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合来产生读取信号RD。训练控制电路10可以在正常模式下从外部地址EADD来产生传输地址TADD。初始化操作可以被设置为在正常模式被激活之前用于控制由延迟锁定环(DLL)电路产生的内部时钟信号的相位的操作。正常模式可以被设置为其中执行半导体设备1的读取操作和写入操作的操作模式。测试模式信号TM可以被设置为被使能以激活半导体设备1的初始化操作的信号。外部地址EADD可以被设置为用于选择包括在存储电路40中的至少一个存储单元(未示出)的信号。稍后参考图3和图4详细描述在正常模式下用于产生读取信号RD的芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合。
在初始化操作期间，可变延迟电路20可以将读取信号RD延迟以产生锁存控制信号LAT_CON。可变延迟电路20可以在初始化操作期间接收反馈信号LAT_FED，以调整用于将读取信号RD延迟的延迟时间。可变延迟电路20可以在初始化操作期间逐渐增大用于将读取信号RD延迟的延迟时间。在正常模式下，可变延迟电路20可以将读取信号延迟受控的延迟时间以产生锁存控制信号LAT_CON。
在初始化操作期间当锁存控制信号LAT_CON被输入时，地址锁存电路30可以检测传输地址TADD的逻辑电平，从而产生反馈信号LAT_FED。在初始化操作期间当锁存控制信号LAT_CON被输入时，地址锁存电路30可以产生在传输地址TADD具有预定逻辑电平时被使能的反馈信号LAT_FED。地址锁存电路30可以基于测试模式信号而将锁存控制信号LAT_CON与传输地址TADD进行比较以产生反馈信号LAT_FED。在正常模式下当锁存控制信号LAT_CON被输入时，地址锁存电路30可以从传输地址TADD产生内部地址IADD。
如本文所使用的关于逻辑电平或逻辑电平组合的词“预定”是指逻辑电平或逻辑电平组合的一个或多个值在该逻辑电平或逻辑电平组合被用于过程或算法中之前已确定。对于一些实施例，该值或该多个值在过程或算法开始之前被确定。在其他实施例中，该值或该多个值在过程或算法期间但是在该值或该多个值被用于过程或算法中之前被确定。
存储电路40可以输出在由内部地址IADD选择的存储单元(未示出)中储存的数据DATA。存储电路40可以将由外部设备或外部系统提供的数据DATA储存到由内部地址IADD选择的存储单元(未示出)中。
参考图2，训练控制电路10可以包括命令解码器11、测试读取信号发生电路12和控制电路13。
命令解码器11可以根据芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合来产生正常读取信号N_RD。在芯片选择信号CS与第一至第五命令/地址信号CA<1:5>具有预定逻辑电平组合时命令解码器11可以产生被使能的正常读取信号N_RD。稍后参考图3和图4详细描述用于产生正常读取信号N_RD的芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合。
在初始化操作期间，测试读取信号发生电路12可以产生测试读取信号T_RD，所述测试读取信号T_RD通过时钟信号CLK被使能。测试读取信号发生电路12可以产生测试读取信号T_RD，所述测试读取信号T_RD通过测试模式信号TM被初始化。测试读取信号发生电路12可以产生通过时钟信号CLK而被使能的测试读取信号T_RD。
控制电路13可以基于测试模式信号TM和操作频率设置信号MR_SP而从正常读取信号N_RD和测试读取信号T_RD产生读取信号RD。在初始化操作期间，控制电路13可以基于操作频率设置信号MR_SP而从测试读取信号T_RD产生读取信号RD。在正常模式下，控制电路13可以基于操作频率设置信号MR_SP而从正常读取信号N_RD产生读取信号RD。在初始化操作期间，控制电路13可以从测试模式信号TM产生传输地址TADD。在正常模式下，控制电路13可以从外部地址EADD产生传输地址TADD。操作频率设置信号MR_SP可以被设置为包括与半导体设备1操作速度有关的信息的信号。操作频率设置信号MR_SP可以被设置为在半导体设备1执行快速操作时被使能的信号。
参考图3，命令解码器11可以包括与非门NAND11和或非门NOR11。
在正常模式下，命令解码器11可以产生用于执行读取操作(图4的READ)的正常读取信号N_RD。在芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合具有预定逻辑电平组合时命令解码器11可以产生被使能的正常读取信号N_RD。
下文中参考图4来描述芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的预定逻辑电平组合。
参考图4，当第一命令/地址信号CA<1>具有逻辑“高(H)”电平、第二命令/地址信号CA<2>具有逻辑“低(L)”电平、第三至第五命令/地址信号CA<3:5>具有逻辑“高(H)”电平同时芯片选择信号CS具有逻辑“低(L)”电平时，命令解码器11可以产生被使能为具有逻辑“高(H)”电平的正常读取信号N_RD。用于产生正常读取信号N_RD的芯片选择信号CS与第一至第五命令/地址信号CA<1:5>的逻辑电平组合可以根据实施例进行不同的设置。
参考图5，测试读取信号发生电路12可以利用反相器IV21和计数器CNT21来实现。
当初始化操作被激活时，测试读取信号发生电路12可以产生测试读取信号T_RD，所述测试读取信号T_RD通过具有逻辑“高”电平的测试模式信号TM被初始化为具有逻辑“低”电平。在初始化操作被激活之后，测试读取信号发生电路12可以产生测试读取信号T_RD，所述测试读取信号T_RD通过时钟信号CLK被使能为具有逻辑“高”电平。
参考图6，控制电路13可以包括预读取信号发生电路110、读取信号发生电路120和传输地址发生电路130。
预读取信号发生电路110可以利用或门OR31来实现。预读取信号发生电路110可以产生预读取信号RD_PRE，当正常读取信号N_RD和测试读取信号T_RD中的任何一个或两者具有逻辑“高”时，所述预读取信号RD_PRE被使能为具有逻辑“高”电平。预读取信号发生电路110可以对正常读取信号N_RD和测试读取信号T_RD执行逻辑或运算，以产生预读取信号RD_PRE。
读取信号发生电路120可以同步于时钟信号CLK而重复地将预读取信号RD_PRE延迟，以顺序地产生第一内部读取信号IRD1和第二内部读取信号IRD2。读取信号发生电路120可以同步于时钟信号CLK而基于操作频率设置信号MR_SP来输出第一内部读取信号IRD1与第二内部读取信号IRD2之中的一种作为读取信号RD。
在初始化操作期间，传输地址发生电路130可以从测试模式信号TM以及第一内部读取信号IRD1和第二内部读取信号IRD2产生传输地址TADD。在正常模式下，传输地址发生电路130可以从外部地址EADD产生传输地址TADD。
参考图7，读取信号发生电路120可以包括内部读取信号发生电路121、传输读取信号发生电路122、选择/传输电路123和脉冲宽度控制电路124。
内部读取信号发生电路121可以利用触发器FF31和FF32来实现。触发器FF31可以同步于时钟信号CLK将预读取信号RD_PRE延迟以产生第一内部读取信号IRD1。触发器FF31可以将预读取信号RD_PRE延迟时钟信号CLK的一个周期，以产生第一内部读取信号IRD1。触发器FF32可以同步于时钟信号CLK将第一内部读取信号IRD1延迟以产生第二内部读取信号IRD2。触发器FF32可以将第一内部读取信号IRD1延迟时钟信号CLK的一个周期，以产生第二内部读取信号IRD2。时钟信号CLK的一个周期可以被设置为在其期间时钟信号CLK被触发两次的时间间隔。
传输读取信号发生电路122可以利用与门AND31和AND32来实现。与门AND31可以同步于时钟信号CLK来缓冲第一内部读取信号IRD1以产生第一传输读取信号TRD1。与门AND31可以在时钟信号CLK被产生为具有逻辑“高”电平的时段期间来缓冲第一内部读取信号IRD1以产生第一传输读取信号TRD1。与门AND32可以同步于时钟信号CLK来缓冲第二内部读取信号IRD2以产生第二传输读取信号TRD2。与门AND32可以在时钟信号CLK被产生为具有逻辑“高”电平的时段期间来缓冲第二内部读取信号IRD2以产生第二传输读取信号TRD2。
选择/传输电路123可以基于操作频率设置信号MR_SP将第一传输读取信号TRD1与第二传输读取信号TRD2之中的一种输出为选择读取信号SRD。当操作频率设置信号MR_SP被使能时，选择/传输电路123可以将第一传输读取信号TRD1输出为选择读取信号SRD。当操作频率设置信号MR_SP被禁用时，选择/传输电路123可以将第二传输读取信号TRD2输出为选择读取信号SRD。操作频率设置信号MR_SP被使能的情况可以对应于半导体设备1执行快速操作的情况。
脉冲宽度控制电路124可以产生读取信号RD，所述读取信号RD包括当选择读取信号SRD输入到脉冲宽度控制电路124时创建的脉冲。脉冲宽度控制电路124可以控制选择读取信号SRD的脉冲宽度以产生读取信号RD。
参考图8，传输地址发生电路130可以包括传输读取地址发生电路131、选择地址发生电路132和地址输出电路133。
传输读取地址发生电路131可以利用反相器IV41和计数器CNT41来实现。当初始化操作被激活时，传输读取地址发生电路131可以产生传输读取地址TRADD，所述传输读取地址TRADD通过具有逻辑“高”电平的测试模式信号TM被初始化为具有逻辑“低”电平。在初始化操作被激活之后，传输读取地址发生电路131可以产生传输读取地址TRADD，所述传输读取地址TRADD通过第一内部读取信号IRD1被使能为具有逻辑“高”电平。
选择地址发生电路132可以基于测试模式信号TM而从传输读取地址TRADD和外部地址EADD来产生选择地址SADD。在初始化操作期间，选择地址发生电路132可以基于被使能为具有逻辑“高”电平的测试模式信号TM而从传输读取地址TRADD产生选择地址SADD。在正常模式下，选择地址发生电路132可以基于被禁用为具有逻辑“低”电平的测试模式信号TM而从外部地址EADD产生选择地址SADD。
地址输出电路133可以基于第二内部读取信号IRD2而将选择地址SADD输出为传输地址TADD。当第二内部读取信号IRD2被输入到地址输出电路133时，地址输出电路133可以将选择地址SADD输出为传输地址TADD。
参考图9，可变延迟电路20可以包括代码信号发生电路21和延迟时间控制电路22。
代码信号发生电路21可以产生第一、第二、第三和第四(也可以称为第一至第四)代码信号CODE<1:4>，它们通过复位信号RST而被初始化。代码信号发生电路21可以产生通过读取信号RD和反馈信号LAT_FED而被顺序地使能的第一至第四代码信号CODE<1:4>。在反馈信号LAT_FED被禁用时，代码信号发生电路21可以产生通过读取信号RD而被顺序地使能的第一至第四代码信号CODE<1:4>。在反馈信号LAT_FED被禁用时，代码信号发生电路21可以当读取信号RD被输入到代码信号发生电路21一次时产生被使能的第一代码信号CODE<1>。在反馈信号LAT_FED被禁用时，代码信号发生电路21可以当读取信号RD被输入到代码信号发生电路21两次时产生被使能的第二代码信号CODE<2>。在反馈信号LAT_FED被禁用时，代码信号发生电路21可以当读取信号RD被输入到代码信号发生电路21三次时产生被使能的第三代码信号CODE<3>。在反馈信号LAT_FED被禁用时，代码信号发生电路21可以当读取信号RD被输入到代码信号发生电路21四次时产生被使能的第四代码信号CODE<4>。虽然图9示出了其中产生了第一至第四代码信号CODE<1:4>的示例，但是代码信号中包括的位数可以根据实施例进行不同地设置。
延迟时间控制电路22可以将读取信号RD延迟一延迟时间以产生锁存控制信号LAT_CON，该延迟时间通过第一至第四代码信号CODE<1:4>进行调整。当第一代码信号CODE<1>被使能时，延迟时间控制电路22可以将读取信号RD延迟第一延迟时间以产生锁存控制信号LAT_CON。当第二代码信号CODE<2>被使能时，延迟时间控制电路22可以将读取信号RD延迟第二延迟时间以产生锁存控制信号LAT_CON。当第三代码信号CODE<3>被使能时，延迟时间控制电路22可以将读取信号RD延迟第三延迟时间以产生锁存控制信号LAT_CON。当第四代码信号CODE<4>被使能时，延迟时间控制电路22可以将读取信号RD延迟第四延迟时间以产生锁存控制信号LAT_CON。第四延迟时间可以被设置为长于第三延迟时间。第三延迟时间可以被设置为长于第二延迟时间。第二延迟时间可以被设置为长于第一延迟时间。
参考图10，代码信号发生电路21可以包括传输控制信号发生电路211、传输信号发生电路212和解码器213。
传输控制信号发生电路211可以利用反相器IV51和IV52以及与非门NAND51来实现。在反馈信号LAT_FED被禁用时，传输控制信号发生电路211可以产生传输控制信号TCON，所述传输控制信号TCON通过读取信号RD被使能。在反馈信号LAT_FED被禁用为具有逻辑“低”电平时，传输控制信号发生电路211可以对读取信号RD进行缓冲以产生传输控制信号TCON。
传输信号发生电路212可以利用串联耦接的第一计数器CNT51和第二计数器CNT52来实现。传输信号发生电路212可以产生第一和第二传输信号TS<1:2>，所述第一和第二传输信号TS<1:2>通过复位信号RST被初始化。传输信号发生电路212可以产生根据传输控制信号TCON顺序地计数的第一和第二传输信号TS<1:2>。当复位信号RST被输入到传输信号发生电路212时，传输信号发生电路212可以产生具有逻辑“低”电平的第一传输信号TS<1>和具有逻辑“低”电平的第二传输信号TS<2>。当传输控制信号TCON被输入到传输信号发生电路212一次时，传输信号发生电路212可以产生具有逻辑“高”电平的第一传输信号TS<1>和具有逻辑“低”电平的第二传输信号TS<2>。当传输控制信号TCON被输入到传输信号发生电路212两次时，传输信号发生电路212可以产生具有逻辑“低”电平的第一传输信号TS<1>和具有逻辑“高”电平的第二传输信号TS<2>。当传输控制信号TCON被输入到传输信号发生电路212三次时，传输信号发生电路212可以产生具有逻辑“高”电平的第一传输信号TS<1>和具有逻辑“高”电平的第二传输信号TS<2>。复位信号RST可以被设置为这样的信号，该信号被使能为具有逻辑“高”电平以执行半导体设备1的初始化操作。
解码器213可以将第一和第二传输信号TS<1:2>解码，以产生被顺序地使能的第一至第四代码信号CODE<1:4>。当第一传输信号TS<1>具有逻辑“低”电平并且第二传输信号TS<2>具有逻辑“低”电平时，解码器213可以产生被使能为具有逻辑“高”电平的第一代码信号CODE<1>。当第一传输信号TS<1>具有逻辑“高”电平并且第二传输信号TS<2>具有逻辑“低”电平时，解码器213可以产生被使能为具有逻辑“高”电平的第二代码信号CODE<2>。当第一传输信号TS<1>具有逻辑“低”电平并且第二传输信号TS<2>具有逻辑“高”电平时，解码器213可以产生被使能为具有逻辑“高”电平的第三代码信号CODE<3>。当第一传输信号TS<1>具有逻辑“高”电平并且第二传输信号TS<2>具有逻辑“高”电平时，解码器213可以产生被使能为具有逻辑“高”电平的第四代码信号CODE<4>。
参考图11，延迟时间控制电路22可以包括第一延迟电路221、第二延迟电路222、第三延迟电路223和第四延迟电路224。
第一延迟电路221可以利用反相器IV61和IV62以及多路复用器MUX61来实现。当第四代码信号CODE<4>被使能为具有逻辑“高”电平时，第一延迟电路221可以将读取信号RD延迟由反相器IV61和IV62设置的延迟时间以产生第一延迟信号D<1>。当第四代码信号CODE<4>被禁用为具有逻辑“低”电平时，第一延迟电路221可以将读取信号RD输出为第一延迟信号D<1>。
第二延迟电路222可以利用反相器IV63和IV64以及多路复用器MUX62来实现。当第三代码信号CODE<3>被使能为具有逻辑“高”电平时，第二延迟电路222可以将第一延迟信号D<1>延迟由反相器IV63和IV64设置的延迟时间以产生第二延迟信号D<2>。当第三代码信号CODE<3>被禁用为具有逻辑“低”电平时，第二延迟电路222可以将读取信号RD输出为第二延迟信号D<2>。
第三延迟电路223可以利用反相器IV65和IV66以及多路复用器MUX63来实现。当第二代码信号CODE<2>被使能为具有逻辑“高”电平时，第三延迟电路223可以将第二延迟信号D<2>延迟由反相器IV65和IV66设置的延迟时间以产生第三延迟信号D<3>。当第二代码信号CODE<2>被禁用为具有逻辑“低”电平时，第三延迟电路223可以将读取信号RD输出为第三延迟信号D<3>。
第四延迟电路224可以利用反相器IV67和IV68以及多路复用器MUX64来实现。当第一代码信号CODE<1>被使能为具有逻辑“高”时，第四延迟电路224可以将第三延迟信号D<3>延迟由反相器IV67和IV68设置的延迟时间以产生锁存控制信号LAT_CON。当第一代码信号CODE<1>被禁用为具有逻辑“低”电平时，第四延迟电路224可以将读取信号RD输出为锁存控制信号LAT_CON。
参考图12，地址锁存电路30可以包括锁存电路31、比较电路32、输出控制信号发生电路33、反馈信号发生电路34和内部地址发生电路35。
锁存电路31可以利用反相器IV71、触发器FF71和计数器CNT71来实现。当具有逻辑“高”电平的锁存控制信号LAT_CON被输入到锁存电路31时，锁存电路31可以将传输地址TADD锁存，从而产生锁存地址LADD。当具有逻辑“高”电平的测试模式信号TM被输入到锁存电路31时，锁存电路31可以产生被初始化为具有逻辑“低”电平的锁存延迟信号LD。当具有逻辑“高”电平的锁存控制信号LAT_CON被输入到锁存电路31时，锁存电路31可以产生被使能为具有逻辑“高”电平的锁存延迟信号LD。
比较电路32可以利用异或门ER71和反相器IV72来实现。比较电路32可以将锁存地址LADD与锁存延迟信号LD进行比较以产生比较信号CMP。当锁存地址LADD与锁存延迟信号LD具有相同的逻辑电平时，比较电路32可以产生被使能为具有逻辑“高”电平的比较信号CMP。当锁存地址LADD与锁存延迟信号LD具有不同的逻辑电平时，比较电路32可以产生被禁用为具有逻辑“低”电平的比较信号CMP。
输出控制信号发生电路33可以利用与非门NAND71和反相器IV73来实现。当测试模式信号TM被使能为具有逻辑“高”电平时，输出控制信号发生电路33可以对锁存控制信号LAT_CON进行缓冲以产生输出控制信号OCON。当测试模式信号TM被使能为具有逻辑“高”电平时，输出控制信号发生电路33可以当锁存控制信号LAT_CON被使能为具有逻辑“高”电平时产生被使能为具有逻辑“高”电平的输出控制信号OCON。输出控制信号发生电路33可以对锁存控制信号LAT_CON和测试模式信号TM执行逻辑与运算，以产生输出控制信号OCON。
反馈信号发生电路34可以同步于输出控制信号OCON而将比较信号CMP输出为反馈信号LAT_FED。当输出控制信号OCON被使能为具有逻辑“高”电平时，反馈信号发生电路34可以将比较信号CMP输出为反馈信号LAT_FED。
内部地址发生电路35可以利用反相器IV74和IV75以及与非门NAND72来实现。当测试模式信号TM被禁用为具有逻辑“低”电平时，内部地址发生电路35可以对传输地址TADD进行缓冲以产生内部地址IADD。
下文中参考图13来描述当半导体设备1执行快速操作时的半导体设备1的初始化操作。
参考图13，在时间“T1”处，测试读取信号发生电路12可以产生通过时钟信号CLK而被使能为具有逻辑“高”电平的测试读取信号T_RD。
预读取信号发生电路110可以产生通过具有逻辑“高”电平的测试读取信号T_RD而被使能为具有逻辑“高”电平的预读取信号RD_PRE。
读取信号发生电路120可以同步于时钟信号CLK将预读取信号RD_PRE延迟，以产生第一内部读取信号IRD1，并且可以基于操作频率设置信号MR_SP而从第一内部读取信号IRD1来产生读取信号RD。
传输地址发生电路130的传输读取地址发生电路131可以从测试模式信号TM和第一内部读取信号IRD1来产生传输读取地址TRADD。
选择地址发生电路132可以基于测试模式信号TM而从传输读取地址TRADD来产生选择地址SADD。在这种情况下，代码信号发生电路21可以产生通过具有逻辑“高”电平的读取信号RD和具有逻辑“低”电平的反馈信号LAT_FED而被顺序地使能的第一至第四代码信号CODE<1:4>。
在时间“T2”处，读取信号发生电路120可以同步于时钟信号CLK而将第一内部读取信号IRD1延迟以产生第二内部读取信号IRD2。
地址输出电路133可以基于第二内部读取信号IRD2而将选择地址SADD输出为传输地址TADD。
延迟时间控制电路22可以将在时间“T1”处产生的读取信号RD延迟已通过第一至第四代码信号CODE<1:4>被调整的延迟时间，以产生具有逻辑“高”电平的锁存控制信号LAT_CON。
地址锁存电路30可以基于锁存控制信号LAT_CON来检测传输地址TADD的逻辑电平，以产生具有逻辑“高”电平的反馈信号LAT_FED。
代码信号发生电路21可以基于具有逻辑“高”电平的反馈信号LAT_FED来固定第一至第四代码信号CODE<1:4>。
如上所述，根据实施例的半导体设备可以在快速操作模式下的初始化操作期间选择第一内部读取信号，并且可以根据该第一内部读取信号与地址之间的比较结果来调整将读取信号延迟的延迟时间，以防止该地址与用于锁存该地址的所述读取信号之间的失配。
下文中参考图14描述了当半导体设备1执行慢速操作时的半导体设备1的初始化操作。
参考图14，在时间“T11”处，测试读取信号发生电路12可以产生通过时钟信号CLK被使能为具有逻辑“高”电平的测试读取信号T_RD。
预读取信号发生电路110可以产生通过具有逻辑“高”电平的测试读取信号T_RD而被使能为具有逻辑“高”电平的预读取信号RD_PRE。
读取信号发生电路120可以同步于时钟信号CLK而将预读取信号RD_PRE延迟，以产生第一内部读取信号IRD1。
传输地址发生电路130的传输读取地址发生电路131可以从测试模式信号TM和第一内部读取信号IRD1来产生传输读取地址TRADD。
选择地址发生电路132可以基于测试模式信号TM而从传输读取地址TRADD来产生选择地址SADD。在这种情况下，代码信号发生电路21可以基于具有逻辑“低”电平的读取信号RD和具有逻辑“低”电平的反馈信号LAT_FED来固定第一至第四代码信号CODE<1:4>。
在时间“T12”处，读取信号发生电路120可以同步于时钟信号CLK而将在时间“T11”处产生的第一内部读取信号IRD1延迟，以产生第二内部读取信号IRD2，并且可以基于操作频率设置信号MR_SP而从第二内部读取信号IRD2来产生读取信号RD。
地址输出电路133可以基于第二内部读取信号IRD2而将选择地址SADD输出为传输地址TADD。
延迟时间控制电路22可以基于已固定的第一至第四代码信号CODE<1:4>而从读取信号RD来产生具有逻辑“高”电平的锁存控制信号LAT_CON。
地址锁存电路30可以基于锁存控制信号LAT_CON来检测传输地址TADD的逻辑电平，以产生具有逻辑“高”电平的反馈信号LAT_FED。
代码信号发生电路21可以基于具有逻辑“高”电平的反馈信号LAT_FED来固定第一至第四代码信号CODE<1:4>。
如上所述，根据实施例的半导体设备可以在慢速操作模式下的初始化操作期间选择第二内部读取信号，并且可以根据该第二内部读取信号与地址之间的比较结果来调整将读取信号延迟的延迟时间，以防止该地址与用于锁存该地址的所述读取信号之间的失配。
根据上述实施例，可以在初始化操作期间根据操作速度来选择用于锁存地址的内部读取信号中的任何一个，并且可以将所选择的内部读取信号的输入时间与该地址的输入时间进行比较，以根据所述比较结果来调整将读取信号延迟的延迟时间。因此，可以防止该地址与用于锁存该地址的所述读取信号之间的失配。
参考图1至图14描述的半导体设备可以应用于包括存储系统、图形系统、计算系统、或移动系统等的电子系统。例如，如图15所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002输出的控制信号来储存从存储器控制器1002输出的数据、或者可以将储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括图1所示的半导体设备1。同时，数据储存电路1001可以包括即使当其电源中断时也可以保留其储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型闪存或NAND型闪存之类的闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图15示出了具有单个块的存储器控制器1002，但是存储器控制器1002可以包括用于控制由非易失性存储器构成的数据储存电路1001的一个控制器，并且可以包括用于控制由易失性存储器构成的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时储存从数据储存电路1001输出或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004而接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将由存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004而与主机进行通信。I/O接口1004可以包括各种接口协议中的任何一种，如通用串行总线(USB)驱动器、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接的SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB驱动器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。

Claims (24)

1.一种半导体设备，包括：
可变延迟电路，其被配置为在初始化操作期间将读取信号延迟一延迟时间以产生锁存控制信号，并且被配置为在所述初始化操作期间接收反馈信号以调整用于将所述读取信号延迟的所述延迟时间；和
地址锁存电路，其被配置为在所述锁存控制信号被输入到所述地址锁存电路时检测传输地址的逻辑电平，并被配置为产生所述反馈信号。
2.根据权利要求1所述的半导体设备，其中，所述可变延迟电路被配置为在所述初始化操作期间逐渐增大用于将所述读取信号延迟的所述延迟时间。
3.根据权利要求1所述的半导体设备，其中，当所述锁存控制信号被输入到所述地址锁存电路时，所述反馈信号在所述传输地址具有预定逻辑电平时被使能。
4.根据权利要求1所述的半导体设备，其中，所述可变延迟电路包括：
代码信号发生电路，其被配置为产生第一代码信号至第四代码信号，所述第一代码信号至第四代码信号通过复位信号被初始化以及通过所述读取信号和所述反馈信号被顺序地使能；和
延迟时间控制电路，其被配置为将所述读取信号延迟所述延迟时间以产生所述锁存控制信号，其中，所述延迟时间根据所述第一代码信号至第四代码信号而被调整。
5.根据权利要求4所述的半导体设备，其中，所述代码信号发生电路包括：
传输控制信号发生电路，其被配置为在所述反馈信号被禁用时产生传输控制信号，所述传输控制信号通过所述读取信号被使能；
传输信号发生电路，其被配置为产生第一传输信号和第二传输信号，所述第一传输信号和所述第二传输信号通过所述复位信号被初始化，以及所述传输信号发生电路被配置为产生根据所述传输控制信号顺序计数的所述第一传输信号和所述第二传输信号；和
解码器，其被配置为将所述第一传输信号和第二传输信号解码，以产生被顺序使能的所述第一代码信号至第四代码信号。
6.根据权利要求4所述的半导体设备，其中，所述延迟时间控制电路包括：
第一延迟电路，其被配置为：根据所述第四代码信号的逻辑电平，将所述读取信号延迟以产生第一延迟信号或将所述读取信号输出为所述第一延迟信号；
第二延迟电路，其被配置为：根据第三代码信号的逻辑电平，将所述第一延迟信号延迟以产生第二延迟信号或将所述读取信号输出为所述第二延迟信号；
第三延迟电路，其被配置为：根据第二代码信号的逻辑电平，将所述第二延迟信号延迟以产生第三延迟信号或将所述读取信号输出为所述第三延迟信号；和
第四延迟电路，其被配置为：根据所述第一代码信号的逻辑电平，将所述第三延迟信号延迟以产生所述锁存控制信号或将所述读取信号输出为所述锁存控制信号。
7.根据权利要求1所述的半导体设备，其中，所述地址锁存电路包括：
锁存电路，其被配置为当所述锁存控制信号被输入到所述锁存电路时，通过锁存所述传输地址来产生锁存地址，并被配置为产生锁存延迟信号，所述锁存延迟信号通过测试模式信号被禁用并通过所述锁存控制信号被使能；
比较电路，其被配置为：将所述锁存地址与所述锁存延迟信号进行比较以产生比较信号；
输出控制信号发生电路，其被配置为在所述测试模式信号被使能时产生输出控制信号，所述输出控制信号通过所述锁存控制信号被使能；和
反馈信号发生电路，其被配置为：同步于所述输出控制信号而将所述比较信号输出为所述反馈信号。
8.一种半导体设备，包括：
训练控制电路，其被配置为从第一内部读取信号和第二内部读取信号来产生读取信号，并被配置为在初始化操作期间从测试模式信号以及所述第一内部读取信号和第二内部读取信号来产生传输地址；
可变延迟电路，其被配置为将所述读取信号延迟以产生锁存控制信号，并被配置为接收反馈信号以调整用于将所述读取信号延迟的延迟时间；和
地址锁存电路，其被配置为当所述锁存控制信号被输入到所述地址锁存电路时检测所述传输地址的逻辑电平，并被配置为产生所述反馈信号。
9.根据权利要求8所述的半导体设备，其中，所述第一内部读取信号和第二内部读取信号同步于时钟信号而被顺序地产生。
10.根据权利要求8所述的半导体设备，其中，所述读取信号根据所述半导体设备的操作速度而从所述第一内部读取信号与所述第二内部读取信号之中的一种产生。
11.根据权利要求8所述的半导体设备，其中，所述可变延迟电路被配置为：在所述初始化操作期间逐渐增大用于将所述读取信号延迟的所述延迟时间。
12.根据权利要求8所述的半导体设备，其中，当所述锁存控制信号被输入到所述地址锁存电路时，所述反馈信号在所述传输地址具有预定逻辑电平时被使能。
13.根据权利要求8所述的半导体设备，其中，所述训练控制电路包括：
测试读取信号发生电路，其被配置为产生测试读取信号，所述测试读取信号通过所述测试模式信号被初始化并通过时钟信号被使能；和
控制电路，其被配置为基于操作频率设置信号而将所述第一内部读取信号和第二内部读取信号之中的一种输出为所述读取信号，所述第一内部读取信号和第二内部读取信号在所述测试模式信号被使能时产生，并被配置为从所述测试模式信号产生所述传输地址。
14.根据权利要求13所述的半导体设备，其中，所述控制电路包括：
预读取信号发生电路，其被配置为产生预读取信号，所述预读取信号在所述测试读取信号被使能时被使能；
读取信号发生电路，其被配置为同步于所述时钟信号而重复地将所述预读取信号延迟，以顺序地产生所述第一内部读取信号和第二内部读取信号，并且被配置为基于所述操作频率设置信号而同步于所述时钟信号将所述第一内部读取信号和第二内部读取信号之中的一种输出为所述读取信号；和
传输地址发生电路，其被配置为从所述测试模式信号以及所述第一内部读取信号和第二内部读取信号来产生所述传输地址。
15.根据权利要求14所述的半导体设备，其中，所述读取信号发生电路包括：
内部读取信号发生电路，其被配置为同步于所述时钟信号而将所述预读取信号延迟以产生所述第一内部读取信号，并且配置为同步于所述时钟信号而将所述第一内部读取信号延迟以产生所述第二内部读取信号；
传输读取信号发生电路，其被配置为同步于所述时钟信号而将所述第一内部读取信号缓冲以产生第一传输读取信号，并且被配置为同步于所述时钟信号而将所述第二内部读取信号缓冲以产生第二传输读取信号；
选择/传输电路，其被配置为：基于所述操作频率设置信号而将所述第一传输读取信号和所述第二传输读取信号之中的一种输出为选择读取信号；和
脉冲宽度控制电路，其被配置为产生所述读取信号，所述读取信号包括当所述选择读取信号被输入到所述脉冲宽度控制电路时创建的脉冲。
16.根据权利要求14所述的半导体设备，其中，所述传输地址发生电路包括：
传输读取地址发生电路，其被配置为产生传输读取地址，所述传输读取地址通过所述测试模式信号被初始化以及在所述第一内部读取信号被输入到所述传输读取地址发生电路时被使能；
选择地址发生电路，其被配置为：当所述测试模式信号被使能时，从所述传输读取地址来产生选择地址；和
地址输出电路，其被配置为：当所述第二内部读取信号被输入到所述地址输出电路时，将所述选择地址输出为所述传输地址。
17.根据权利要求8所述的半导体设备，其中，所述可变延迟电路包括：
代码信号发生电路，其被配置为产生第一代码信号至第四代码信号，所述第一代码信号至第四代码信号通过复位信号被初始化以及通过所述读取信号和所述反馈信号被顺序地使能；和
延迟时间控制电路，其被配置为将所述读取信号延迟一延迟时间以产生所述锁存控制信号，其中，所述延迟时间根据所述第一代码信号至第四代码信号而被调整。
18.根据权利要求17所述的半导体设备，其中，所述代码信号发生电路包括：
传输控制信号发生电路，其被配置为在所述反馈信号被禁用时产生传输控制信号，所述传输控制信号通过所述读取信号被使能；
传输信号发生电路，其被配置为产生第一传输信号和第二传输信号，所述的第一传输信号和所述第二传输信号通过所述复位信号被初始化，以及所述传输信号发生电路被配置为产生根据所述传输控制信号顺序计数的所述第一传输信号和所述第二传输信号；和
解码器，其被配置为将所述第一传输信号和第二传输信号解码，以产生被顺序使能的所述第一代码信号至第四代码信号。
19.根据权利要求17所述的半导体设备，其中，所述延迟时间控制电路包括：
第一延迟电路，其被配置为：根据所述第四代码信号的逻辑电平，将所述读取信号延迟以产生第一延迟信号或将所述读取信号输出为所述第一延迟信号；
第二延迟电路，其被配置为：根据第三代码信号的逻辑电平，将所述第一延迟信号延迟以产生第二延迟信号或将所述读取信号输出为所述第二延迟信号；
第三延迟电路，其被配置为：根据第二代码信号的逻辑电平，将所述第二延迟信号延迟以产生第三延迟信号或将所述读取信号输出为所述第三延迟信号；和
第四延迟电路，其被配置为：根据所述第一代码信号的逻辑电平，将所述第三延迟信号延迟以产生所述锁存控制信号或将所述读取信号输出为所述锁存控制信号。
20.根据权利要求8所述的半导体设备，其中，所述地址锁存电路包括：
锁存电路，其被配置为：当所述锁存控制信号被输入到所述锁存电路时，通过锁存所述传输地址来产生锁存地址；并且被配置为产生锁存延迟信号，所述锁存延迟信号通过所述测试模式信号被禁用以及通过所述锁存控制信号被使能；
比较电路，其被配置为将所述锁存地址与所述锁存延迟信号进行比较以产生比较信号；
输出控制信号发生电路，其被配置为在所述测试模式信号被使能时产生输出控制信号，所述输出控制信号通过所述锁存控制信号被使能；和
反馈信号发生电路，其被配置为同步于所述输出控制信号而将所述比较信号输出为所述反馈信号。
21.根据权利要求20所述的半导体设备，其中，所述地址锁存电路还包括：
内部地址发生电路，其被配置为：当所述测试模式信号被禁用时，将所述传输地址缓冲以产生内部地址。
22.根据权利要求8所述的半导体设备，其中，所述训练控制电路被配置为：
在所述初始化操作之后，在正常模式下，当芯片选择信号和命令/地址信号具有预定逻辑电平组合时，产生所述读取信号；和
在所述正常模式下，从外部地址产生所述传输地址。
23.根据权利要求22所述的半导体设备，其中，在所述正常模式下，所述地址锁存电路同步于所述锁存控制信号而从所述传输地址产生内部地址。
24.根据权利要求22所述的半导体设备，还包括：存储电路，所述存储电路被配置为在所述正常模式下基于从所述传输地址产生的内部地址来接收或输出数据。
CN202010047616.XA 2019-09-06 2020-01-16 半导体设备 Withdrawn CN112466362A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190111076A KR20210029616A (ko) 2019-09-06 2019-09-06 반도체장치
KR10-2019-0111076 2019-09-06

Publications (1)

Publication Number Publication Date
CN112466362A true CN112466362A (zh) 2021-03-09

Family

ID=73823518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010047616.XA Withdrawn CN112466362A (zh) 2019-09-06 2020-01-16 半导体设备

Country Status (3)

Country Link
US (1) US10872645B1 (zh)
KR (1) KR20210029616A (zh)
CN (1) CN112466362A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200137658A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
KR20230021409A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 트레이닝동작을 수행하기 위한 반도체시스템

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829455B1 (ko) * 2006-11-13 2008-05-15 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 제어신호 생성회로 및방법
KR101989393B1 (ko) * 2012-08-24 2019-06-14 에스케이하이닉스 주식회사 반도체 장치의 도메인 크로싱 회로
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
KR102608909B1 (ko) 2017-01-04 2023-12-04 에스케이하이닉스 주식회사 반도체장치

Also Published As

Publication number Publication date
KR20210029616A (ko) 2021-03-16
US10872645B1 (en) 2020-12-22

Similar Documents

Publication Publication Date Title
US10134485B2 (en) Semiconductor devices for impedance calibration including systems and methods thereof
US10372157B2 (en) Semiconductor devices
US9858972B1 (en) Semiconductor devices
CN110060714B (zh) 半导体器件以及包括其的半导体系统
US10373662B2 (en) Semiconductor device having ranks that perform a termination operation
US10109326B2 (en) Semiconductor devices
CN111105823B (zh) 半导体器件
US10872645B1 (en) Semiconductor devices
US11107547B2 (en) Semiconductor devices and semiconductor systems that operate with strobe signal during test mode
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
US11062750B2 (en) Semiconductor devices and semiconductor systems
US11004487B2 (en) Semiconductor device and semiconductor system
US11062749B2 (en) Data output method and semiconductor device using the data output method
US11048441B2 (en) Semiconductor devices
US10636462B2 (en) Semiconductor devices
US10418078B1 (en) Semiconductor devices
US10658015B2 (en) Semiconductor devices
CN113012735A (zh) 半导体器件
US10950283B1 (en) Semiconductor devices
CN111199760B (zh) 半导体器件
CN111696594B (zh) 半导体器件
US20240061464A1 (en) Semiconductor devices and semiconductor systems related to synchronization between clocks
CN109903808B (zh) 电子器件
US10121524B1 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20210309

WW01 Invention patent application withdrawn after publication