CN109903808B - 电子器件 - Google Patents

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Abstract

一种电子器件包括区域控制信号发生电路和区域列控制信号发生电路。区域控制信号发生电路响应于操作控制信号和内部信息信号来产生区域控制信号。区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息。区域列控制信号发生电路将列脉冲信号延迟根据区域控制信号确定的延迟时段，以产生控制多个单元区域的列操作的区域列控制信号。

Description

电子器件
相关申请的交叉引用
本申请要求于2017年12月7日提交的申请号为10-2017-0167842的韩国申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及执行错误校正操作的电子器件。
背景技术
最近，已经使用在每一个时钟周期期间接收和输出四比特位数据或八比特位数据的DDR2方案或DDR3方案来提高半导体器件的操作速度。如果半导体器件的数据传输速度变得更快，则在半导体器件中传输数据的同时，错误发生的概率可能增大。因此，已经提出了各种设计方案来保证数据传输的可靠性。
无论何时在半导体器件中传输数据，都可以产生能够检测错误发生的错误码并且错误码与数据一起传输，以保证数据传输的可靠性。错误码可以包括能够检测错误的错误检测码(EDC)和能够自行校正检测到的错误的错误校正码(ECC)。
在Park等人的题为“SEMICONDUCTOR MEMORY DEVICE HAVING SELECTIVE ECCFUNCTION”(具有选择性ECC功能的半导体存储器件)的美国专利No.9646718中公开了ECC功能。
发明内容
根据一个实施例，一种电子器件包括区域控制信号发生电路和区域列控制信号发生电路。区域控制信号发生电路响应于操作控制信号和内部信息信号来产生区域控制信号。区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息。区域列控制信号发生电路将列脉冲信号延迟根据区域控制信号确定的延迟时段，以产生控制多个单元区域的列操作的区域列控制信号。
根据另一个实施例，一种电子器件包括区域控制信号发生电路和操作控制电路。区域控制信号发生电路响应于操作控制信号和内部信息信号来产生区域控制信号。区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息。操作控制电路根据区域控制信号来控制多个单元区域中的每一个单元区域的刷新周期时间或者控制多个单元区域中的每一个单元区域的内部电压信号的电压电平。
根据又一个实施例，电子器件包括区域控制信号发生电路、区域列控制信号发生电路、区域命令/地址发生电路、核心电路和操作控制电路。区域控制信号发生电路响应于操作控制信号和内部信息信号来产生区域控制信号。区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息。区域列控制信号发生电路将列脉冲信号延迟根据区域控制信号确定的延迟时段，以产生控制多个单元区域的列操作的区域列控制信号。区域命令/地址发生电路通过将内部命令和地址延迟根据区域控制信号确定的预定延迟时段来产生第一延迟命令、第二延迟命令、第一延迟地址和第二延迟地址。核心电路响应于第一延迟命令和第二延迟命令、第一延迟地址和第二延迟地址以及区域列控制信号来控制多个单元区域的列操作。操作控制电路根据区域控制信号来控制多个单元区域中的每一个单元区域的刷新周期时间或者控制多个单元区域中的每一个单元区域的内部电压信号的电压电平。
附图说明
鉴于附图和所附详细描述，本公开的各种实施例将变得更加明显，其中：
图1是示出根据本公开实施例的电子器件的配置的框图；
图2是示出图1的电子器件中包括的操作控制信号发生电路的示例的电路图；
图3是示出图1的电子器件中包括的区域控制信号发生电路的示例的电路图；
图4是示出图3所示的区域控制信号发生电路的操作的表格；
图5是示出图1的电子器件中包括的区域列控制信号发生电路的示例；
图6是示出图5的区域列控制信号发生电路中包括的第一延迟电路和第二延迟电路的电路图；
图7示出了图1的电子器件中包括的区域命令/地址发生电路的示例；
图8是示出图7的区域命令/地址发生电路中包括的第一命令延迟电路和第二命令延迟电路的电路图；
图9是示出图7的区域命令/地址发生电路中包括的第一地址延迟电路和第二地址延迟电路的电路图；
图10是示出图1的电子器件中包括的核心电路的示例的框图；
图11是示出图1的电子器件中包括的操作控制电路的示例的框图；
图12是示出采用图1所示的电子器件的电子系统的配置的框图；以及
图13是示出采用图1所示的电子器件的另一个电子系统的配置的框图。
具体实施方式
以下将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性的目的，并非意在限制本公开的范围。
如图1所示，根据一个实施例的电子器件可以包括命令解码器1、信息信号提取电路2、模式寄存器3、操作控制信号发生电路4、区域控制信号发生电路5、区域列控制信号发生电路6、区域命令/地址发生电路7、核心电路8和操作控制电路9。
命令解码器1可以响应于外部控制信号CA<L:1>来产生内部命令ICMD和模式寄存器写入信号MRW。命令解码器1可以对外部控制信号CA<L:1>进行解码以产生内部命令ICMD和模式寄存器写入信号MRW。根据外部控制信号CA<L:1>的逻辑电平组合可以选择性地使能内部命令ICMD和模式寄存器写入信号MRW中的一个。外部控制信号CA<L:1>可以包括地址、命令和信息信号OP<4:1>。包括在外部控制信号CA<L:1>中的比特位的数量可以根据实施例而被设置为不同。内部命令ICMD可以被使能以执行读取操作或写入操作。尽管使用单个信号线示出了内部命令ICMD，但是根据该实施例，内部命令ICMD可以使用多个信号线，每一个信号线对应于各种操作中的任意一种。模式寄存器写入信号MRW可以被使能以执行模式寄存器写入操作。
信息信号提取电路2可以响应于外部控制信号CA<L:1>来产生信息信号OP<4:1>。信息信号提取电路2可以提取包括在外部控制信号CA<L:1>中的一些比特位的数据，以将所提取的数据输出为信息信号OP<4:1>。在本实施例中，包括在信息信号OP<4:1>中的比特位的数量被设置为与包括在核心电路8中的第一区域到第四区域或第一单元区域到第四单元区域(图10的821、822、823和824)的数量相对应的四，但是信息信号中包括的比特位的数量可以根据实施例而被设置为不同。
模式寄存器3可以响应于模式寄存器写入信号MRW来将信息信号OP<4:1>储存在其中并且可以产生内部信息信号IOP<4:1>。如果模式寄存器写入信号MRW被使能以执行模式寄存器写入操作，则模式寄存器3可以将信息信号OP<4:1>储存在其中并且可以将所储存的信息信号OP<4:1>输出为内部信息信号IOP<4:1>。如果执行模式寄存器写入操作，则可以从信息信号OP<4:1>提取并产生内部信息信号IOP<4:1>。在本实施例中，信息信号OP<4:1>可以包括关于执行错误校正操作的区域821、822、823或824的信息。表示执行错误校正操作的区域的信息信号OP<4:1>的逻辑电平组合可以根据实施例而被设置为不同。信息信号OP<4:1>还可以包括关于延时、突发长度等的信息。
操作控制信号发生电路4可以响应于错误校正操作激活信号ECC_ON和固定信号ECC_FIX来产生操作控制信号TCON。如果执行错误校正操作，则错误校正操作激活信号ECC_ON和固定信号ECC_FIX可以被使能。错误校正操作激活信号ECC_ON可以由诸如控制器(未示出)或测试装置(未示出)的外部设备来提供。固定信号ECC_FIX可以由电子器件的内部电路来产生，并且固定信号ECC_FIX的使能可以根据电子器件中包括的熔丝的电开路/短路状态来控制。被使能的错误校正操作激活信号ECC_ON和固定信号ECC_FIX的逻辑电平可以根据实施例而被设置为不同。如果错误校正操作激活信号ECC_ON或固定信号ECC_FIX被使能，则操作控制信号发生电路4可以产生被使能的操作控制信号TCON。被使能的操作控制信号TCON的逻辑电平可以根据实施例而被设置为不同。随后将参考图2更全面地描述操作控制信号发生电路4的配置和操作。
区域控制信号发生电路5可以响应于内部信息信号IOP<4:1>和操作控制信号TCON来产生区域控制信号TCON_A<4:1>。当操作控制信号TCON被使能以执行错误校正操作时，区域控制信号发生电路5可以产生包括被选择性使能的四个比特位的区域控制信号TCON_A<4:1>，以在根据内部信息信号IOP<4:1>的逻辑电平组合选中的区域821、822、823和824中执行错误校正操作。可以根据内部信息信号IOP<4:1>的逻辑电平组合来确定包括在区域控制信号TCON_A<4:1>中的比特位之中的被使能的比特位。随后将参考图3和图4更全面地描述区域控制信号发生电路5的配置和操作。
区域列控制信号发生电路6可以响应于区域控制信号TCON_A<4:1>来从列脉冲信号CP_A<4:1>产生区域列控制信号CCNT_A<4:1>。区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>延迟根据区域控制信号TCON_A<4:1>的逻辑电平组合而设置的延迟时段，以产生区域列控制信号CCNT_A<4:1>。列脉冲信号CP_A<4:1>可以被创建以分别执行区域821、822、823和824的列操作。每一个列操作可以包括读取操作和写入操作。列脉冲信号CP_A<4:1>可以被创建以独立地激活每一个区域的读取驱动器(未示出)或写入驱动器(未示出)。在本实施例中，包括在列脉冲信号CP_A<4:1>中的比特位的数量被设置为与包括在核心电路8中的第一区域至第四区域(图10的821、822、823和824)的数量相对应的四，但是包括在列脉冲中的比特位的数量可以根据实施例而被设置为不同。稍后将参考图5和图6更全面地描述区域列控制信号发生电路6的配置和操作。
区域命令/地址发生电路7可以响应于区域控制信号TCON_A<4:1>来从内部命令ICMD和地址ADD产生第一延迟命令CMD_d1<4:1>、第二延迟命令CMD_d2<4:1>、第一延迟地址ADD_d1<4:1>以及第二延迟地址ADD_d2<4:1>。区域命令/地址发生电路7可以通过将内部命令ICMD延迟根据区域控制信号TCON_A<4:1>的逻辑电平组合来设置的延迟时段而产生第一延迟命令CMD_d1<4:1>和第二延迟命令CMD_d2<4:1>。区域命令/地址发生电路7可以通过将内部命令ICMD延迟根据区域控制信号TCON_A<4:1>的逻辑电平组合来设置的延迟时段而产生第一延迟地址ADD_d1<4:1>和第二延迟地址ADD_d2<4:1>。稍后将参考图7、图8和图9更全面地描述区域命令/地址发生电路7的配置和操作。
核心电路8可以响应于第一延迟命令CMD_d1<4:1>和第二延迟命令CMD_d2<4:1>、第一延迟地址ADD_d1<4:1>和第二延迟地址ADD_d2<4:1>以及区域列控制信号CCNT_A<4:1>来控制第一区域至第四区域821、822、823和824的列操作。稍后将参考图10更全面地描述核心电路8的配置和操作。
操作控制电路9可以响应于区域控制信号TCON_A<4:1>来产生刷新脉冲信号REFP<4:1>和内部电压信号VINT<4:1>。根据区域控制信号TCON_A<4:1>的逻辑电平组合，操作控制电路9可以控制包括在刷新脉冲信号REFP<4:1>中的数据比特位的周期时间，或者可以控制包括在内部电压信号VINT<4:1>中的数据比特位的电平。换言之，根据区域控制信号TCON_A<4:1>的逻辑电平组合，操作控制电路9可以控制多个单元区域821、822、823和824中的每一个单元区域的刷新周期时间，或者操作控制电路9可以控制多个单元区域821、822、823和824中的每一个单元区域的内部电压信号VINT<4:1>的电压电平。在一个示例中，操作控制电路9可以增大执行错误校正操作的单元区域821、822、823或824的刷新周期时间。稍后将参考图11更全面地描述操作控制电路9的配置和操作。
参考图2，操作控制信号发生电路4可以包括或非门NOR4和反相器IV4。操作控制信号发生电路4可以执行错误校正操作激活信号ECC_ON与固定信号ECC_FIX的逻辑或操作以产生操作控制信号TCON。如果错误校正操作激活信号ECC_ON和固定信号ECC_FIX中的至少一个被使能为具有逻辑“高”电平，则操作控制信号发生电路4可以产生被使能为具有逻辑“高”电平的操作控制信号TCON。如果操作控制信号TCON被使能，则可以在包括在核心电路8中的第一区域至第四区域821、822、823和824中的至少一个区域中执行错误校正操作。
参考图3，区域控制信号发生电路5可以包括与门AND51、AND52、AND53和AND54。区域控制信号发生电路5可以执行内部信息信号IOP<4:1>与操作控制信号TCON的逻辑与操作以产生区域控制信号TCON_A<4:1>。如果操作控制信号TCON被禁止为具有逻辑“低”电平，则区域控制信号发生电路5可以产生包括四个比特位的区域控制信号TCON_A<4:1>，其全部比特位被禁止为具有逻辑“低”电平。在这种情况下，第一区域至第四区域821、822、823和824都不能执行错误校正操作。当操作控制信号TCON被使能为具有逻辑“高”电平时，如果内部信息信号IOP<4:1>的第一比特位IOP<1>具有逻辑“高”电平，则区域控制信号发生电路5可以产生具有被使能为具有逻辑“高”电平的第一比特位TCON_A<1>的区域控制信号TCON_A<4:1>，以执行第一区域821的错误校正操作。当操作控制信号TCON被使能为具有逻辑“高”电平时，如果内部信息信号IOP<4:1>的第二比特位IOP<2>具有逻辑“高”电平，则区域控制信号发生电路5可以产生具有被使能为具有逻辑“高”电平的第二比特位TCON_A<2>的区域控制信号TCON_A<4:1>，以执行第二区域822的错误校正操作。当操作控制信号TCON被使能为具有逻辑“高”电平时，如果内部信息信号IOP<4:1>的第三比特位IOP<3>具有逻辑“高”电平，则区域控制信号发生电路5可以产生具有被使能为具有逻辑“高”电平的第三比特位TCON_A<3>的区域控制信号TCON_A<4:1>，以执行第三区域823的错误校正操作。当操作控制信号TCON被使能为具有逻辑“高”电平时，如果内部信息信号IOP<4:1>的第四比特位IOP<4>具有逻辑“高”电平，则区域控制信号发生电路5可以产生具有被使能为具有逻辑“高”电平的第四比特位TCON_A<4>的区域控制信号TCON_A<4:1>，以执行第四区域824的错误校正操作。
图4示出了当操作控制信号TCON被使能为逻辑“高”电平时，根据内部信息信号IOP<4:1>的各种逻辑电平组合来执行错误校正操作的核心电路8中包括的区域。在本实施例中，错误校正操作可以使用错误校正码(ECC)来执行。参考图4，如果内部信息信号IOP<4:1>具有逻辑电平组合“L、L、L、L”(即，包括在内部信息信号IOP<4:1>中的所有比特位具有逻辑“低”电平)，则第一区域至第四区域821、822、823和824都不执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平组合“L、L、L、H”(即，包括在内部信息信号IOP<4:1>中的第一比特位至第四比特位之中仅第一比特位IOP<1>具有逻辑“高”电平)，则第一区域至第四区域821、822、823和824之中仅第一区域821执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平组合“L、L、H、L”(即，包括在内部信息信号IOP<4:1>中的第一比特位至第四比特位之中仅第二比特位IOP<2>具有逻辑“高”电平)，则第一区域至第四区域821、822、823和824之中仅第二区域822执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平组合“L、L、H、H”(即，包括在内部信息信号IOP<4:1>中的第一比特位至第四比特位之中仅第一比特位和第二比特位IOP<2:1>具有逻辑“高”电平)，则第一区域至第四区域821、822、823和824之中仅第一区域821和第二区域822执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平组合“L、H、L、L”(即，包括在内部信息信号IOP<4:1>中的第一比特位至第四比特位之中仅第三比特位IOP<3>具有逻辑“高”电平)，则第一区域至第四区域821、822、823和824之中仅第三区域823执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平组合“L、H、H、H”(即，包括在内部信息信号IOP<4:1>中的第一比特位至第四比特位之中仅第一比特位至第三比特位IOP<3:1>具有逻辑“高”电平)，则第一区域至第四区域821、822、823和824之中仅第一区域至第三区域821、822和823执行错误校正操作。如果内部信息信号IOP<4:1>具有逻辑电平的组合“H、H、H、H”(即，包括在内部信息信号IOP<4:1>中的全部比特位具有逻辑“高”电平)，则第一区域至第四区域821，822，823，和824的全部区域可以执行错误校正操作。
参考图5，区域列控制信号发生电路6可以包括第一延迟电路61、第二延迟电路62、反相器IV6以及与非门NAND61、NAND62和NAND63。第一延迟电路61可以将列脉冲信号CP_A<4:1>延迟第一延迟时段，以输出延迟的列脉冲。第二延迟电路62可以将列脉冲信号CP_A<4:1>延迟第二延迟时段，以输出延迟的列脉冲。在本实施例中，第二延迟时段可以被设置为比第一延迟时段更长。然而，在一些其他实施例中，第二延迟时段可以被设置为比第一延迟时段更短。根据区域控制信号TCON_A<4:1>，第一延迟电路61或第二延迟电路62的输出信号可以被缓冲以提供区域列控制信号CCNT_A<4:1>。虽然图5示出了使用单个信号线的列脉冲信号CP_A<4:1>、区域控制信号TCON_A<4:1>和区域列控制信号CCNT_A<4:1>中的每一个，但是列脉冲信号CP_A<4:1>、区域控制信号TCON_A<4:1>和区域列控制信号CCNT_A<4:1>中的每一个可以分别使用与包括在列脉冲信号CP_A<4:1>、区域控制信号TCON_A<4:1>和区域列控制信号CCNT_A<4:1>中的每一个中的比特位(即，第一比特位至第四比特位)相对应的多个信号线(即，四个信号线)。在这种情况下，区域列控制信号发生电路6可以包括多个电路，每一个电路具有与图5所示的电路基本类似的配置。
如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“低”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第一比特位CP_A<1>延迟第一延迟时段，以产生区域列控制信号CCNT_A<4:1>的第一比特位信号CCNT_A<1>。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“高”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第一比特位CP_A<1>延迟第二延迟时段，以产生区域列控制信号CCNT_A<4:1>的第一比特位信号CCNT_A<1>。如果执行第一区域821的错误校正操作，则区域列控制信号发生电路6可以产生第一比特位信号CCNT_A<1>，与不执行第一区域821的错误校正操作时相比，该第一比特位信号CCNT_A<1>在被延迟相对更长的延迟时段的时间处被创建。
如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“低”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第二比特位CP_A<2>延迟第一延迟时段，以产生区域列控制信号CCNT_A<4:1>的第二比特位信号CCNT_A<2>。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“高”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第二比特位CP_A<2>延迟第二延迟时段，以产生区域列控制信号CCNT_A<4:1>的第二比特位信号CCNT_A<2>。如果执行第二区域822的错误校正操作，则区域列控制信号发生电路6可以产生第二比特位信号CCNT_A<2>，与不执行第二区域822的错误校正操作时相比，该第二比特位信号CCNT_A<2>在被延迟相对更长的延迟时段的时间处被创建。
如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“低”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第三比特位CP_A<3>延迟第一延迟时段，以产生区域列控制信号CCNT_A<4:1>的第三比特位信号CCNT_A<3>。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“高”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第三比特位CP_A<3>延迟第二延迟时段，以产生区域列控制信号CCNT_A<4:1>的第三比特位信号CCNT_A<3>。如果执行第三区域823的错误校正操作，则区域列控制信号发生电路6可以产生第三比特位信号CCNT_A<3>，与不执行第三区域823的错误校正操作时相比，该第三比特位信号CCNT_A<3>在被延迟相对更长的延迟时段的时间处被创建。
如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“低”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第四比特位CP_A<4>延迟第一延迟时段，以产生区域列控制信号CCNT_A<4:1>的第四比特位信号CCNT_A<4>。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“高”电平，则区域列控制信号发生电路6可以将列脉冲信号CP_A<4:1>的第四比特位CP_A<4>延迟第二延迟时段，以产生区域列控制信号CCNT_A<4:1>的第四比特位信号CCNT_A<4>。如果执行第四区域824的错误校正操作，则区域列控制信号发生电路6可以产生第四比特位信号CCNT_A<4>，与不执行第四区域824的错误校正操作时相比，该第四比特位信号CCNT_A<4>在被延迟相对更长的延迟时段的时间处被创建。
参考图6，示出了第一延迟电路61的电路图和第二延迟电路62的电路图。第一延迟电路61和第二延迟电路62中的每一个可以使用反相器链来实现。在本实施例中，第二延迟电路62中包括的反相器的数量可以大于包括在第一延迟电路61中的反相器的数量。包括在第一延迟电路61中的反相器的数量可以根据实施例而被设置为不同。另外，包括在第二延迟电路62中的反相器的数量也可以根据本实施例而被设置为不同。
参考图7，区域命令/地址发生电路7可以包括第一选择器71、第一命令延迟电路72、第二命令延迟电路73、第二选择器74、第一地址延迟电路75和第二地址延迟电路76。
第一选择器71可以响应于区域控制信号TCON_A<4:1>来将内部命令ICMD输出为第一选择命令CMD_S1<4:1>或第二选择命令CMD_S2<4:1>。尽管图7使用单个框示出了第一选择器71，但是第一选择器71可以使用分别与包括在区域控制信号TCON_A<4:1>、第一选择命令CMD_S1<4:1>和第二选择命令CMD_S2<4:1>的每一个中的比特位相对应的多个电路来实现。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“低”电平，则第一选择器71可以将内部命令ICMD输出为第一选择命令CMD_S1<4:1>的第一比特位CMD_S1<1>的数据。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“高”电平，则第一选择器71可以将内部命令ICMD输出为第二选择命令CMD_S2<4:1>的第一比特位CMD_S2<1>的数据。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“低”电平，则第一选择器71可以将内部命令ICMD输出为第一选择命令CMD_S1<4:1>的第二比特位CMD_S1<2>的数据。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“高”电平，则第一选择器71可以将内部命令ICMD输出为第二选择命令CMD_S2<4:1>的第二比特位CMD_S2<2>的数据。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“低”电平，则第一选择器71可以将内部命令ICMD输出为第一选择命令CMD_S1<4:1>的第三比特位CMD_S1<3>的数据。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“高”电平，则第一选择器71可以将内部命令ICMD输出为第二选择命令CMD_S2<4:1>的第三比特位CMD_S2<3>的数据。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“低”电平，则第一选择器71可以将内部命令ICMD输出为第一选择命令CMD_S1<4:1>的第四比特位CMD_S1<4>的数据。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“高”电平，则第一选择器71可以将内部命令ICMD输出为第二选择命令CMD_S2<4:1>的第四比特位CMD_S2<4>的数据。
第一命令延迟电路72可以将第一选择命令CMD_S1<4:1>延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>。尽管图7使用单个框示出了第一命令延迟电路72，但是第一命令延迟电路72可以使用分别与包括在第一选择命令CMD_S1<4:1>和第一延迟命令CMD_d1<4:1>的每一个中的比特位相对应的多个电路来实现。第一命令延迟电路72可以将第一选择命令CMD_S1<4:1>的第一比特位CMD_S1<1>的数据延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>的第一比特位CMD_d1<1>的数据。第一命令延迟电路72可以将第一选择命令CMD_S1<4:1>的第二比特位CMD_S1<2>的数据延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>的第二比特位CMD_d1<2>的数据。第一命令延迟电路72可以将第一选择命令CMD_S1<4:1>的第三比特位CMD_S1<3>的数据延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>的第三比特位CMD_d1<3>的数据。第一命令延迟电路72可以将第一选择命令CMD_S1<4:1>的第四比特位CMD_S1<4>的数据延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>的第四比特位CMD_d1<4>的数据。
第二命令延迟电路73可以将第二选择命令CMD_S2<4:1>延迟第二延迟时段以产生第二延迟命令CMD_d2<4:1>。尽管图7使用单个框示出了第二命令延迟电路73，但是第二命令延迟电路73可以使用分别与包括在第二选择命令CMD_S2<4:1>和第二延迟命令CMD_d2<4:1>的每一个中的比特位相对应的多个电路来实现。第二命令延迟电路73可以将第二选择命令CMD_S2<4:1>的第一比特位CMD_S2<1>的数据延迟第二延迟时段以产生第二延迟命令CMD_d2<4:1>的第一比特位CMD_d2<1>的数据。第二命令延迟电路73可以将第二选择命令CMD_S2<4:1>的第二比特位CMD_S2<2>的数据延迟第二延迟时段以产生第二延迟命令CMD_d2<4:1>的第二比特位CMD_d2<2>的数据。第二命令延迟电路73可以将第二选择命令CMD_S2<4:1>的第三比特位CMD_S2<3>的数据延迟第二延迟时段以产生第二延迟命令CMD_d2<4:1>的第三比特位CMD_d2<3>的数据。第二命令延迟电路73可以将第二选择命令CMD_S2<4:1>的第四比特位CMD_S2<4>的数据延迟第二延迟时段以产生第二延迟命令CMD_d2<4:1>的第四比特位CMD_d2<4>的数据。
第二选择器74可以响应于区域控制信号TCON_A<4:1>来将地址ADD输出为第一选择地址ADD_S1<4:1>或第二选择地址ADD_S2<4:1>。尽管图7使用单个框示出了第二选择器74，但是第二选择器74可以使用分别与包括在区域控制信号TCON_A<4:1>、第一选择地址ADD_S1<4:1>和第二选择地址ADD_S2<4:1>的每一个中的比特位相对应的多个电路来实现。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“低”电平，则第二选择器74可以将地址ADD输出为第一选择地址ADD_S1<4:1>的第一比特位ADD_S1<1>的数据。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“高”电平，则第二选择器74可以将地址ADD输出为第二选择地址ADD_S2<4:1>的第一比特位ADD_S2<1>的数据。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“低”电平，则第二选择器74可以将地址ADD输出为第一选择地址ADD_S1<4:1>的第二比特位ADD_S1<2>的数据。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“高”电平，则第二选择器74可以将地址ADD输出为第二选择地址ADD_S2<4:1>的第二比特位ADD_S2<2>的数据。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“低”电平，则第二选择器74可以将地址ADD输出为第一选择地址ADD_S1<4:1>的第三比特位ADD_S1<3>的数据。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“高”电平，则第二选择器74可以将地址ADD输出为第二选择地址ADD_S2<4:1>的第三比特位ADD_S2<3>的数据。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“低”电平，则第二选择器74可以将地址ADD输出为第一选择地址ADD_S1<4:1>的第四比特位ADD_S1<4>的数据。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“高”电平，则第二选择器74可以将地址ADD输出为第二选择地址ADD_S2<4:1>的第四比特位ADD_S2<4>的数据。
第一地址延迟电路75可以将第一选择地址ADD_S1<4:1>延迟第一延迟时段以产生第一延迟地址ADD_d1<4:1>。尽管图7使用单个框示出了第一地址延迟电路75，但是第一地址延迟电路75可以使用分别与包括在第一选择地址ADD_S1<4:1>和第一延迟地址ADD_d1<4:1>的每一个中的比特位相对应的多个电路来实现。第一地址延迟电路75可以将第一选择地址ADD_S1<4:1>的第一比特位ADD_S1<1>的数据延迟第一延迟时段，以产生第一延迟地址ADD_d1<4:1>的第一比特位ADD_d1<1>的数据。第一地址延迟电路75可以将第一选择地址ADD_S1<4:1>的第二比特位ADD_S1<2>的数据延迟第一延迟时段，以产生第一延迟地址ADD_d1<4:1>的第二比特位ADD_d1<2>的数据。第一地址延迟电路75可以将第一选择地址ADD_S1<4:1>的第三比特位ADD_S1<3>的数据延迟第一延迟时段，以产生第一延迟地址ADD_d1<4:1>的第三比特位ADD_d1<3>的数据。第一地址延迟电路75可以将第一选择地址ADD_S1<4:1>的第四比特位ADD_S1<4>的数据延迟第一延迟时段，以产生第一延迟地址ADD_d1<4:1>的第四比特位ADD_d1<4>的数据。
第二地址延迟电路76可以将第二选择地址ADD_S2<4:1>延迟第二延迟时段以产生第二延迟地址ADD_d2<4:1>。尽管图7使用单个框示出了第二地址延迟电路76，但第二地址延迟电路76可以使用分别与包括在第二选择地址ADD_S2<4:1>和第二延迟地址ADD_d2<4:1>的每一个中的比特位相对应的多个电路来实现。第二地址延迟电路76可以将第二选择地址ADD_S2<4:1>的第一比特位ADD_S2<1>的数据延迟第二延迟时段，以产生第二延迟地址ADD_d2<4:1>的第一比特位ADD_d2<1>的数据。第二地址延迟电路76可以将第二选择地址ADD_S2<4:1>的第二比特位ADD_S2<2>的数据延迟第二延迟时段，以产生第二延迟地址ADD_d2<4:1>的第二比特位ADD_d2<2>的数据。第二地址延迟电路76可以将第二选择地址ADD_S2<4:1>的第三比特位ADD_S2<3>的数据延迟第二延迟时段，以产生第二延迟地址ADD_d2<4:1>的第三比特位ADD_d2<3>的数据。第二地址延迟电路76可以将第二选择地址ADD_S2<4:1>的第四比特位ADD_S2<4>的数据延迟第二延迟时段，以产生第二延迟地址ADD_d2<4:1>的第四比特位ADD_d2<4>的数据。
根据是否在区域821、822、823和824中的每一个中执行了错误校正操作，区域命令/地址发生电路7可以将内部命令ICMD和地址ADD延迟以产生第一延迟命令CMD_d1<4:1>、第二延迟命令CMD_d2<4:1>、第一延迟地址ADD_d1<4:1>以及第二延迟地址ADD_d2<4:1>。例如，如果在第一区域821和第二区域822中执行了错误校正操作而在第三区域823和第四区域824中未执行错误校正操作，则区域命令/地址发生电路7可以将内部命令ICMD延迟第一延迟时段以产生第一延迟命令CMD_d1<4:1>的第三比特位和第四比特位CMD_d1<4:3>的数据，并且可以将内部命令ICMD延迟第二延迟时段，以产生第二延迟命令CMD_d2<4:1>的第一比特位和第二比特位CMD_d2<2:1>的数据。另外，区域命令/地址发生电路7可以将地址ADD延迟第一延迟时段以产生第一延迟地址ADD_d1<4:1>的第三比特位和第四比特位ADD_d1<4:3>的数据，并且可以将地址ADD延迟第二延迟时段以产生第二延迟地址ADD_d2<4:1>的第一比特位和第二比特位ADD_d2<2:1>的数据。与未执行错误校正操作的区域相比，针对执行错误校正操作的区域，区域命令/地址发生电路7可以通过将内部命令ICMD和地址ADD延迟相对更长的延迟时段来产生第二延迟命令CMD_d2<4:1>和第二延迟地址ADD_d2<4:1>。
参考图8，示出了第一命令延迟电路72的电路图和第二命令延迟电路73的电路图。第一命令延迟电路72和第二命令延迟电路73中的每一个可以使用反相器链来实现。在本实施例中，第二命令延迟电路73中包括的反相器的数量可以大于第一命令延迟电路72中包括的反相器的数量。第一命令延迟电路72中包括的反相器的数量可以根据实施例而被设置为不同。另外，第二命令延迟电路73中包括的反相器的数量也可以根据实施例而被设置为不同。
参考图9，示出了第一地址延迟电路75的电路图和第二地址延迟电路76的电路图。第一地址延迟电路75和第二地址延迟电路76中的每一个可以使用反相器链来实现。在本实施例中，第二地址延迟电路76中包括的反相器的数量可以大于第一地址延迟电路75中包括的反相器的数量。第一地址延迟电路75中包括的反相器的数量可以根据实施例而被设置为不同。另外，第二地址延迟电路76中包括的反相器的数量也可以根据实施例而被设置为不同。
参考图10，核心电路8可以包括列控制电路81和单元阵列82。列控制电路81可以包括第一区域控制电路811、第二区域控制电路812、第三区域控制电路813和第四区域控制电路814。单元阵列82可以包括第一区域至第四区域821、822、823和824。
第一区域控制电路811可以响应于第一延迟命令CMD_d1<4:1>的第一比特位CMD_d1<1>的数据、第二延迟命令CMD_d2<4:1>的第一比特位CMD_d2<1>的数据、第一延迟地址ADD_d1<4:1>的第一比特位ADD_d1<1>的数据、第二延迟地址ADD_d2<4:1>的第一比特位ADD_d2<1>的数据以及区域列控制信号CCNT_A<4:1>的第一比特位信号CCNT_A<1>的数据来对第一区域821执行列操作或执行与第一区域821相关联的列操作。如果第一区域821的错误校正操作未被执行，则当区域列控制信号CCNT_A<4:1>的第一比特位信号CCNT_A<1>的脉冲被创建时，第一区域控制电路811可以响应于第一延迟命令CMD_d1<4:1>的第一比特位CMD_d1<1>的数据和第一延迟地址ADD_d1<4:1>的第一比特位ADD_d1<1>的数据来执行第一区域821的列操作。如果第一区域821的错误校正操作被执行，则当区域列控制信号CCNT_A<4:1>的第一比特位信号CCNT_A<1>的脉冲被创建时，第一区域控制电路811可以响应于第二延迟命令CMD_d2<4:1>的第一比特位CMD_d2<1>的数据和第二延迟地址ADD_d2<4:1>的第一比特位ADD_d2<1>的数据来执行第一区域821的列操作。如果第一区域821的错误校正操作被执行，则第一区域控制电路811可以响应于第一比特位CMD_d2<1>的数据和第一比特位ADD_d2<1>的数据来执行第一区域821的列操作，其中与第一区域821的错误校正操作未被执行时相比，第一比特位CMD_d2<1>的数据和第一比特位ADD_d2<1>的数据产生相对较晚。无论第一区域821的错误校正操作是否被执行，第一区域控制电路811都可以控制列操作的速度。第一区域控制电路811可以根据第一区域821的操作条件来更容易地设置第一区域821的列操作的速度。
第二区域控制电路812可以响应于第一延迟命令CMD_d1<4:1>的第二比特位CMD_d1<2>的数据、第二延迟命令CMD_d2<4:1>的第二比特位CMD_d2<2>的数据、第一延迟地址ADD_d1<4:1>的第二比特位ADD_d1<2>的数据、第二延迟地址ADD_d2<4:1>的第二比特位ADD_d2<2>的数据以及区域列控制信号CCNT_A<4:1>的第二比特位信号CCNT_A<2>的数据来执行第二区域822的列操作。如果第二区域822的错误校正操作未被执行，则当区域列控制信号CCNT_A<4:1>的第二比特位信号CCNT_A<2>的脉冲被创建时，第二区域控制电路812可以响应于第一延迟命令CMD_d1<4:1>的第二比特位CMD_d1<2>的数据和第一延迟地址ADD_d1<4:1>的第二比特位ADD_d1<2>的数据来执行第二区域822的列操作。如果第二区域822的错误校正操作被执行，则当区域列控制信号CCNT_A<4:1>的第二比特位信号CCNT_A<2>的脉冲被创建时，第二区域控制电路812可以响应于第二延迟命令CMD_d2<4:1>的第二比特位CMD_d2<2>的数据和第二延迟地址ADD_d2<4:1>的第二比特位ADD_d2<2>的数据来执行第二区域822的列操作。如果第二区域822的错误校正操作被执行，则第二区域控制电路812可以响应于第二比特位CMD_d2<2>的数据和第二比特位ADD_d2<2>的数据来执行第二区域822的列操作，其中与第二区域822的错误校正操作未被执行时相比，第二比特位CMD_d2<2>的数据和第二比特位ADD_d2<2>的数据产生相对较晚。无论第二区域822的错误校正操作是否被执行，第二区域控制电路812都可以控制列操作的速度。第二区域控制电路812可以根据第二区域821的操作条件来更容易地设置第二区域821的列操作的速度。
第三区域控制电路813可以响应于第一延迟命令CMD_d1<4:1>的第三比特位CMD_d1<3>的数据、第二延迟命令CMD_d2<4:1>的第三比特位CMD_d2<3>的数据、第一延迟地址ADD_d1<4:1>的第三比特位ADD_d1<3>的数据、第二延迟地址ADD_d2<4:1>的第三比特位ADD_d2<3>的数据以及区域列控制信号CCNT_A<4:1>的第三比特位信号CCNT_A<3>的数据来执行第三区域823的列操作。如果第三区域823的错误校正操作未被执行，则当区域列控制信号CCNT_A<4:1>的第三比特位信号CCNT_A<3>的脉冲被创建时，第三区域控制电路813可以响应于第一延迟命令CMD_d1<4:1>的第三比特位CMD_d1<3>的数据和第一延迟地址ADD_d1<4:1>的第三比特位ADD_d1<3>的数据来执行第三区域823的列操作。如果第三区域823的错误校正操作被执行，则当区域列控制信号CCNT_A<4:1>的第三比特位信号CCNT_A<3>的脉冲被创建时，第三区域控制电路813可以响应于第二延迟命令CMD_d2<4:1>的第三比特位CMD_d2<3>的数据和第二延迟地址ADD_d2<4:1>的第三比特位ADD_d2<3>的数据来执行第三区域823的列操作。如果第三区域823的错误校正操作被执行，则第三区域控制电路813可以响应于第三比特位CMD_d2<3>的数据和第三比特位ADD_d2<3>的数据来执行第三区域823的列操作，其中与第三区域823的错误校正操作未被执行时相比，第三比特位CMD_d2<3>的数据和第三比特位ADD_d2<3>的数据产生相对较晚。无论第三区域823的错误校正操作是否被执行，第三区域控制电路813都可以控制列操作的速度。第三区域控制电路813可以根据第三区域823的操作条件来更容易地设置第三区域823的列操作的速度。
第四区域控制电路814可以响应于第一延迟命令CMD_d1<4:1>的第四比特位CMD_d1<4>的数据、第二延迟命令CMD_d2<4:1>的第四比特位CMD_d2<4>的数据、第一延迟地址ADD_d1<4:1>的第四比特位ADD_d1<4>的数据、第二延迟地址ADD_d2<4:1>的第四比特位ADD_d2<4>的数据以及区域列控制信号CCNT_A<4:1>的第四比特位信号CCNT_A<4>的数据来执行第四区域824的列操作。如果第四区域824的错误校正操作未被执行，则当区域列控制信号CCNT_A<4:1>的第四比特位信号CCNT_A<4>的脉冲被创建时，第四区域控制电路814可以响应于第一延迟命令CMD_d1<4:1>的第四比特位CMD_d1<4>的数据和第一延迟地址ADD_d1<4:1>的第四比特位ADD_d1<4>的数据来执行第四区域824的列操作。如果第四区域824的错误校正操作被执行，则当区域列控制信号CCNT_A<4:1>的第四比特位信号CCNT_A<4>的脉冲被创建时，第四区域控制电路814可以响应于第二延迟命令CMD_d2<4:1>的第四比特位CMD_d2<4>的数据和第二延迟地址ADD_d2<4:1>的第四比特位ADD_d2<4>的数据来执行第四区域824的列操作。如果第四区域824的错误校正操作被执行，则第四区域控制电路814可以响应于第四比特位CMD_d2<4>的数据和第四比特位ADD_d2<4>的数据来执行第四区域824的列操作，其中与第四区域824的错误校正操作未被执行时相比，第四比特位CMD_d2<4>的数据和第四比特位ADD_d2<4>的数据产生相对较晚。无论第四区域824的错误校正操作是否被执行，第四区域控制电路814都可以控制列操作的速度。第四区域控制电路814可以根据第四区域824的操作条件来更容易地设置第四区域824的列操作的速度。
参考图11，操作控制电路9可以包括第一刷新速度控制电路91、第一内部电压发生电路92、第二刷新速度控制电路93、第二内部电压发生电路94、第三刷新速度控制电路95、第三内部电压发生电路96、第四刷新速度控制电路97以及第四内部电压发生电路98。
第一刷新速度控制电路91可以响应于区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>而产生刷新脉冲信号REFP<4:1>的第一比特位信号REFP<1>(即，第一刷新脉冲信号)。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“低”电平以不执行第一区域821的错误校正操作，则第一刷新速度控制电路91可以产生具有第一操作周期时间的第一刷新脉冲信号REFP<1>。第一操作周期时间可以对应于储存在电子器件中的预定周期时间。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“高”电平以执行第一区域821的错误校正操作，则第一刷新速度控制电路91可以产生具有第二操作周期时间的第一刷新脉冲信号REFP<1>。在本实施例中，第二操作周期时间可以被设定为大于第一操作周期时间。如果执行第一区域821的错误校正操作，则与未执行第一区域821的错误校正操作时相比，第一刷新速度控制电路91可以降低刷新操作速度。结果，可以减少刷新操作期间消耗的电力。
第一内部电压发生电路92可以响应于区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>而产生内部电压信号VINT<4:1>的第一比特位信号VINT<1>(即，第一内部电压信号)。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“低”电平以不执行第一区域821的错误校正操作，则第一内部电压发生电路92可以产生具有第一电压电平的第一内部电压信号VINT<1>。第一电压电平可以对应于储存在电子器件中的预定电压电平。如果区域控制信号TCON_A<4:1>的第一比特位信号TCON_A<1>具有逻辑“高”电平以执行第一区域821的错误校正操作，则第一内部电压发生电路92可以产生具有第二电压电平的第一内部电压信号VINT<1>。在本实施例中，第二电压电平可以被设置为低于第一电压电平。如果执行第一区域821的错误校正操作，则与未执行第一区域821的错误校正操作时相比，第一内部电压发生电路92可以降低第一内部电压信号VINT<1>的电压电平。结果，可以减少电子器件的电力消耗。
第二刷新速度控制电路93可以响应于区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>而产生刷新脉冲信号REFP<4:1>的第二比特位信号REFP<2>(即，第二刷新脉冲信号)。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“低”电平以不执行第二区域822的错误校正操作，则第二刷新速度控制电路93可以产生具有第一操作周期时间的第二刷新脉冲信号REFP<1>。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“高”电平以执行第二区域822的错误校正操作，则第二刷新速度控制电路93可以产生具有第二操作周期时间的第二刷新脉冲信号REFP<2>。在本实施例中，第二操作周期时间可以被设定为大于第一操作周期时间。如果执行第二区域822的错误校正操作，则与未执行第二区域822的错误校正操作时相比，第二刷新速度控制电路93可以降低刷新操作速度。结果，可以减少刷新操作期间消耗的电力。
第二内部电压发生电路94可以响应于区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>而产生内部电压信号VINT<4:1>的第二比特位信号VINT<2>(即，第二内部电压信号)。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“低”电平以不执行第二区域822的错误校正操作，则第二内部电压发生电路94可以产生具有第一电压电平的第二内部电压信号VINT<2>。如果区域控制信号TCON_A<4:1>的第二比特位信号TCON_A<2>具有逻辑“高”电平以执行第二区域822的错误校正操作，则第二内部电压发生电路94可以产生具有第二电压电平的第二内部电压信号VINT<2>。在本实施例中，第二电压电平可以被设置为低于第一电压电平。如果执行第二区域822的错误校正操作，则与未执行第二区域822的错误校正操作时相比，第二内部电压发生电路94可以降低第二内部电压信号VINT<2>的电压电平。结果，可以减少电子器件的电力消耗。
第三刷新速度控制电路95可以响应于区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>而产生刷新脉冲信号REFP<4:1>的第三比特位信号REFP<3>(即，第三刷新脉冲信号)。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“低”电平以不执行第三区域823的错误校正操作，则第三刷新速度控制电路95可以产生具有第一操作周期时间的第三刷新脉冲信号REFP<3>。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“高”电平以执行第三区域823的错误校正操作，则第三刷新速度控制电路95可以产生具有第二操作周期时间的第三刷新脉冲信号REFP<3>。在本实施例中，第二操作周期时间可以被设定为大于第一操作周期时间。如果执行第三区域823的错误校正操作，则与未执行第三区域823的错误校正操作时相比，第三刷新速度控制电路95可以降低刷新操作速度。结果，可以减少刷新操作期间消耗的电力。
第三内部电压发生电路96可以响应于区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>而产生内部电压信号VINT<4:1>的第三比特位信号VINT<3>(即，第三内部电压信号)。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“低”电平以不执行第三区域823的错误校正操作，则第三内部电压发生电路96可以产生具有第一电压电平的第三内部电压信号VINT<3>。如果区域控制信号TCON_A<4:1>的第三比特位信号TCON_A<3>具有逻辑“高”电平以执行第三区域823的错误校正操作，则第三内部电压发生电路96可以产生具有第二电压电平的第三内部电压信号VINT<3>。在本实施例中，第二电压电平可以被设置为低于第一电压电平。如果执行第三区域823的错误校正操作，则与未执行第三区域823的错误校正操作时相比，第三内部电压发生电路96可以降低第三内部电压信号VINT<3>的电压电平。结果，可以减少电子器件的电力消耗。
第四刷新速度控制电路97可以响应于区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>而产生刷新脉冲信号REFP<4:1>的第四比特位信号REFP<4>(即，第四刷新脉冲信号)。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“低”电平以不执行第四区域824的错误校正操作，则第四刷新速度控制电路97可以产生具有第一操作周期时间的第四刷新脉冲信号REFP<4>。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“高”电平以执行第四区域824的错误校正操作，则第四刷新速度控制电路97可以产生具有第二操作周期时间的第四刷新脉冲信号REFP<4>。在本实施例中，第二操作周期时间可以被设定为大于第一操作周期时间。如果执行第四区域824的错误校正操作，则与未执行第四区域824的错误校正操作时相比，第四刷新速度控制电路97可以降低刷新操作速度。结果，可以减少刷新操作期间消耗的电力。
第四内部电压发生电路98可以响应于区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>而产生内部电压信号VINT<4:1>的第四比特位信号VINT<4>(即，第四内部电压信号)。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“低”电平以不执行第四区域824的错误校正操作，则第四内部电压发生电路98可以产生具有第一电压电平的第四内部电压信号VINT<4>。如果区域控制信号TCON_A<4:1>的第四比特位信号TCON_A<4>具有逻辑“高”电平以执行第四区域824的错误校正操作，则第四内部电压发生电路98可以产生具有第二电压电平的第四内部电压信号VINT<4>。在本实施例中，第二电压电平可以被设置为低于第一电压电平。如果执行第四区域824的错误校正操作，则与未执行第四区域824的错误校正操作时相比，第四内部电压发生电路98可以降低第四内部电压信号VINT<4>的电压电平。结果，可以减少电子器件的电力消耗。
如上所述，可以根据模式寄存器写入操作来区分包括在核心电路中的多个单元区域的错误校正操作是否执行，以降低包括核心电路的电子器件的功耗。
另外，可以根据是否执行单元区域的错误校正操作来控制执行列操作的时间。因此，列操作的速度可以根据执行错误校正操作的单元区域的操作条件来更容易地设置。
此外，可以根据是否执行错误校正操作来控制刷新操作速度。因此，可以减少刷新操作期间消耗的电力。
此外，可以根据是否执行错误校正操作来控制内部电压信号的电平。因此，可以减少电子器件的电力消耗。
参考图1至图11所描述的电子器件可以应用于包括存储系统、图形系统、计算系统、移动系统等的电子系统。例如，如图12所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据储存电路1001可以根据从存储器控制器1002输出的控制信号来储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并且将其输出到存储器控制器1002。数据储存电路1001可以包括图1所示的电子器件。同时，数据储存电路1001可以包括即使其电源中断时也可以保留所储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001或缓冲存储器1003中的操作，或者控制用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。虽然图12用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的数据或输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并且将其输出到存储器控制器1002。缓冲存储器1003可以包括诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)的易失性存储器。
I/O接口1004可以将存储器控制器1002物理地和电地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一种，各种接口协议诸如：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子器件(IDE)。
电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态硬盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。
参考图13，根据另一实施例的电子系统2000可以包括主机2001、存储器控制器2002和数据储存电路2003。
主机2001可以将请求信号和数据输出到存储器控制器2002以访问数据储存电路2003。存储器控制器2002可以响应于请求信号来将数据、数据选通信号、命令、地址和时钟信号提供给数据储存电路2003，并且数据储存电路2003可以响应于命令来执行写入操作或读取操作。主机2001可以将数据传输到存储器控制器2002以将数据储存到数据储存电路2003中。另外，主机2001可以通过存储器控制器2002接收从数据储存电路2003输出的数据。主机2001可以包括使用错误校正码(ECC)电路来校正数据错误的电路。
存储器控制器2002可以用作将主机2001连接到数据储存电路2003以用于主机2001与数据储存电路2003之间的通信的接口。存储器控制器2002可以接收来自主机2001的请求信号和数据，并且可以产生数据、数据选通信号、命令、地址和时钟信号并且将其提供到数据储存电路2003以控制数据储存电路2003的操作。另外，存储器控制器2002可以将从数据储存电路2003输出的数据提供给主机2001。
数据储存电路2003可以包括多个存储器。数据储存电路2003可以从存储器控制器2002接收数据、数据选通信号、命令、地址和时钟信号以执行写入操作或读取操作。包括在数据储存电路2003中的每一个存储器可以包括使用错误校正码(ECC)电路来校正数据的错误的电路。数据储存电路2003可以包括图1所示的电子器件。
在一些实施例中，电子系统2000可以被实现为选择性地操作包括在主机2001和数据储存电路2003中的任意一个ECC电路。可选地，电子系统2000可以被实现为同时操作包括在主机2001和数据储存电路2003中的所有ECC电路。根据该实施例，主机2001和存储器控制器2002可以以单个芯片来实现。根据该实施例，存储器控制器2002和数据储存电路2003可以以单个芯片来实现。

Claims (24)

1.一种电子器件，包括：
区域控制信号发生电路，其被配置为响应于操作控制信号和内部信息信号来产生区域控制信号，其中，区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息；以及
区域列控制信号发生电路，其被配置为将列脉冲信号延迟根据区域控制信号确定的延迟时段，以产生控制所述多个单元区域的列操作的区域列控制信号。
2.根据权利要求1所述的电子器件，
其中，操作控制信号被使能以执行错误校正操作；以及
其中，操作控制信号响应于由外部设备提供的信号而产生，或者响应于电子器件中产生的信号而产生。
3.根据权利要求1所述的电子器件，其中，如果执行模式寄存器写入操作，则从信息信号提取并产生内部信息信号。
4.根据权利要求1所述的电子器件，
其中，所述多个单元区域包括第一区域和第二区域；
其中，如果包括在内部信息信号中的比特位具有第一逻辑电平组合，则执行第一区域的错误校正操作；以及
其中，如果包括在内部信息信号中的比特位具有第二逻辑电平组合，则执行第二区域的错误校正操作。
5.根据权利要求1所述的电子器件，
其中，所述多个单元区域包括第一区域和第二区域；
其中，区域控制信号包括与区域控制信号的第一比特位信号相对应的第一区域控制信号和与区域控制信号的第二比特位信号相对应的第二区域控制信号；
其中，区域控制信号发生电路产生被使能以执行第一区域的错误校正操作的第一区域控制信号；以及
其中，区域控制信号发生电路产生被使能以执行第二区域的错误校正操作的第二区域控制信号。
6.根据权利要求1所述的电子器件，
其中，如果区域控制信号具有第一逻辑电平组合，则区域列控制信号发生电路将列脉冲信号延迟第一延迟时段以产生区域列控制信号；以及
其中，如果区域控制信号具有第二逻辑电平组合，则区域列控制信号发生电路将列脉冲信号延迟第二延迟时段以产生区域列控制信号。
7.根据权利要求6所述的电子器件，其中，如果包括在区域控制信号中的比特位具有第二逻辑电平组合，则在所述多个单元区域之中的与区域控制信号的第二逻辑电平组合相对应的区域中执行错误校正操作，并且第二延迟时段被设置为比第一延迟时段更长。
8.根据权利要求1所述的电子器件，还包括：
区域命令和地址发生电路，其被配置为通过将内部命令和地址延迟根据区域控制信号确定的预定延迟时段来产生第一延迟命令、第二延迟命令、第一延迟地址和第二延迟地址。
9.根据权利要求8所述的电子器件，其中，区域命令和地址发生电路包括：
选择器，其被配置为响应于区域控制信号而将内部命令输出为第一选择命令或第二选择命令；
第一命令延迟电路，其被配置为将第一选择命令延迟第一延迟时段以产生第一延迟命令；以及
第二命令延迟电路，其被配置为将第二选择命令延迟第二延迟时段以产生第二延迟命令。
10.根据权利要求8所述的电子器件，其中，区域命令和地址发生电路包括：
选择器，其被配置为响应于区域控制信号而将地址输出为第一选择地址或第二选择地址；
第一地址延迟电路，其被配置为将第一选择地址延迟第一延迟时段以产生第一延迟地址；以及
第二地址延迟电路，其被配置为将第二选择地址延迟第二延迟时段以产生第二延迟地址。
11.根据权利要求8所述的电子器件，还包括：
核心电路，其被配置为响应于第一延迟命令和第二延迟命令、第一延迟地址和第二延迟地址以及区域列控制信号来控制所述多个单元区域的列操作。
12.根据权利要求1所述的电子器件，还包括：
操作控制电路，其被配置为根据区域控制信号来控制所述多个单元区域中的每一个单元区域的刷新周期时间或者控制所述多个单元区域中的每一个单元区域的内部电压信号的电压电平。
13.根据权利要求12所述的电子器件，其中，操作控制电路被配置为增大执行错误校正操作的单元区域的刷新周期时间。
14.根据权利要求12所述的电子器件，其中，操作控制电路被配置为降低执行错误校正操作的单元区域的内部电压信号的电压电平。
15.根据权利要求12所述的电子器件，其中，操作控制电路被配置为使得未执行错误校正操作的单元区域的刷新周期时间具有预定的周期时间并且未执行错误校正操作的单元区域的内部电压信号的电压电平具有预定的电平。
16.一种电子器件，包括：
区域控制信号发生电路，其被配置为响应于操作控制信号和内部信息信号来产生区域控制信号，其中，区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息；以及
操作控制电路，其被配置为根据区域控制信号来控制所述多个单元区域中的每一个单元区域的刷新周期时间或者控制所述多个单元区域中的每一个单元区域的内部电压信号的电压电平。
17.根据权利要求16所述的电子器件，
其中，操作控制信号被使能以执行错误校正操作；以及
其中，操作控制信号响应于由外部设备提供的信号而产生，或者响应于电子器件中产生的信号而产生。
18.根据权利要求16所述的电子器件，其中，如果执行模式寄存器写入操作，则从信息信号提取并产生内部信息信号。
19.根据权利要求16所述的电子器件，
其中，所述多个单元区域包括第一区域和第二区域；
其中，如果包括在内部信息信号中的比特位具有第一逻辑电平组合，则执行第一区域的错误校正操作；以及
其中，如果包括在内部信息信号中的比特位具有第二逻辑电平组合，则执行第二区域的错误校正操作。
20.根据权利要求16所述的电子器件，
其中，所述多个单元区域包括第一区域和第二区域；
其中，区域控制信号包括与区域控制信号的第一比特位信号相对应的第一区域控制信号和与区域控制信号的第二比特位信号相对应的第二区域控制信号；
其中，区域控制信号发生电路产生被使能以执行第一区域的错误校正操作的第一区域控制信号；以及
其中，区域控制信号发生电路产生被使能以执行第二区域的错误校正操作的第二区域控制信号。
21.根据权利要求16所述的电子器件，其中，操作控制电路被配置为增大执行错误校正操作的单元区域的刷新周期时间。
22.根据权利要求16所述的电子器件，其中，操作控制电路被配置为降低执行错误校正操作的单元区域的内部电压信号的电压电平。
23.根据权利要求16所述的电子器件，其中，操作控制电路被配置为使得未执行错误校正操作的单元区域的刷新周期时间具有预定的周期时间并且未执行错误校正操作的单元区域的内部电压信号的电压电平具有预定的电平。
24.一种电子器件，包括：
区域控制信号发生电路，其被配置为响应于操作控制信号和内部信息信号来产生区域控制信号，其中，区域控制信号包括关于多个单元区域中的每一个单元区域是否执行错误校正操作的信息；
区域列控制信号发生电路，其被配置为将列脉冲信号延迟根据区域控制信号确定的延迟时段，以产生控制所述多个单元区域的列操作的区域列控制信号；
区域命令和地址发生电路，其被配置为通过将内部命令和地址延迟根据区域控制信号确定的预定延迟时段来产生第一延迟命令、第二延迟命令、第一延迟地址和第二延迟地址；
核心电路，其被配置为响应于第一延迟命令和第二延迟命令、第一延迟地址和第二延迟地址以及区域列控制信号来控制所述多个单元区域的列操作；以及
操作控制电路，其被配置为根据区域控制信号来控制所述多个单元区域中的每一个单元区域的刷新周期时间或者控制所述多个单元区域中的每一个单元区域的内部电压信号的电压电平。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69125982T2 (de) * 1990-07-17 1997-08-21 Nippon Electric Co Halbleiterspeicheranordnung
JP2001035195A (ja) * 1999-07-19 2001-02-09 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP4210040B2 (ja) * 2001-03-26 2009-01-14 パナソニック株式会社 画像表示装置および方法
JP3930446B2 (ja) * 2003-03-13 2007-06-13 株式会社東芝 半導体装置
JP2015053096A (ja) * 2013-09-09 2015-03-19 マイクロン テクノロジー， インク． 半導体装置、及び誤り訂正方法
KR20150061393A (ko) * 2013-11-27 2015-06-04 삼성전자주식회사 메모리 장치로부터 읽은 데이터를 고속으로 전송하는 메모리 컨트롤러 및 그것의 데이터 전송 방법.
KR102193682B1 (ko) 2014-08-01 2020-12-21 삼성전자주식회사 선택적 ecc 기능을 갖는 반도체 메모리 장치
KR20160075006A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 제어신호 생성 회로
KR20170098538A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 반도체 장치 및 그 구동 방법
KR102511459B1 (ko) * 2016-03-17 2023-03-17 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US10614906B2 (en) * 2016-09-21 2020-04-07 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
KR20180106495A (ko) 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치

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