JP3930446B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは、複数の機能ブロックが設けられるシステムＬＳＩにおいて、機能ブロックの１つであるメモリブロックが、ＥＣＣ（Error Correcting Code）を用いた誤り訂正システムを有する半導体装置に関する。
【０００２】
【従来の技術】
メモリおよびロジック等を１つのシステムチップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、メモリ回路、ロジック回路等の複数の機能ブロック（コア、マクロ、ＩＰ（Intellectual property））が半導体チップの上に設けられることにより、全体として所望のシステムが構築される。
【０００３】
ＩＰの１つであるメモリブロックの微細化に伴い、ソフトエラーが深刻な問題となっている。そこで、ソフトエラーによる問題を回避するために、ＥＣＣを用いた誤り訂正システム（以下、ＥＣＣシステム）を用いることが知られている。ＥＣＣシステムでは、メモリセルから読み出されたデータに加えて誤り訂正ビット（パリティビット）が設けられる。メモリブロック内の誤り訂正部は、誤り訂正ビットを用いて、データビットの誤りおよびその位置を検出し、誤り訂正された信号を送出する。
【０００４】
また、ＩＰの１つとしてＢＩＳＴ（Built In Self Test）ブロックが知られている。ＢＩＳＴブロックには、メモリブロックの動作テストに必要なプログラムが予め格納されている。ＢＩＳＴブロックは、このプログラムに従ってメモリブロック内の各メモリセルに対して自動でテスト（検査）を行い、このテストの結果（例えばメモリブロックの良否）を出力する。
【０００５】
また、ＩＰの１つとして、ＢＩＳＲ（Built In Self Repair）ブロックが知られている。ＢＩＳＲブロックは、メモリブロックが冗長メモリセルを用いた救済システム（以下、冗長システム）を有する場合、ＢＩＳＴと同様の方法により不良のメモリセルの位置を判定し、この不良のメモリセルが冗長メモリセルと置換されるよう、メモリブロックを制御する。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】
特開平4-349549号公報
【０００８】
【特許文献２】
特公平6-175934号公報
【０００９】
【発明が解決しようとする課題】
上記ＩＰは、基板上に複数設けられることにより、所望のシステムを構築するべきものであるが、各ＩＰの組み合わせによって問題を生じる場合がある。
【００１０】
図４は、上記したような構成の、ＥＣＣシステムを有するメモリブロック１、ＢＩＳＴブロック２を組み合わせた際の構成を概略的に示している。図４に示すように、メモリブロック１内のメモリ部１１は、ＢＩＳＴブロック２からの制御信号２４に応じて、データビット信号２１、訂正ビット信号２２を誤り訂正部１２に供給する。誤り訂正部１２は、データビット信号２１内の誤りの検出および訂正を行い、訂正が反映されたデータビットを含む信号２３をＢＩＳＴブロック２に供給する。ＢＩＳＴブロック２は、この信号２３を用いて自己テストを行う。
【００１１】
しかしながら、図４に示す組み合わせとすることにより、ＢＩＳＴブロック２は、ＥＣＣシステムにより誤り訂正（以下、ＥＣＣ訂正）された信号２３に対して検査を行う。このため、以下のような問題が生じる。
【００１２】
メモリ部１１が、ワード線１ｋ本×ビット線１ｋ本で構成された１Ｍｂの容量を有する例について説明する。このメモリは、選択された１本のワード線と接続されたメモリセル中のデータのうち、１２８個のメモリセルからのデータビットの塊（以下、ワード）が、一度にメモリ部１１の外部へ出力される構成であるとする。そして、ＥＣＣ訂正が可能なビット数が、１ワード（＝１２８ビット）において１ビットであり、メモリ部１１において、製造上の不良により、ある１ビットが欠陥であるとする。この場合、この不良の１ビットを含むデータビット信号２１において常に１ビットの誤りが生じるが、この誤りはＥＣＣ訂正される。このため、ＢＩＳＴブロック２は、メモリ部１１中に不良があるにも関わらず、メモリブロック１を良品と判定する。
【００１３】
しかしながら、この誤り訂正されたビットを含むワードにおいて、ＥＣＣ訂正がこれ以上行われないため、このワード中でソフトエラーが発生しても誤り訂正されない。このようなワード数が非常に大きくなると、その分、ソフトエラーによる誤りを訂正できるワード数が減少するため、全体としてメモリブロック１はソフトエラーに対する耐性が弱いものとなる。
【００１４】
また、図５に示すように、冗長システムを有するメモリブロック３を用いて、ＢＩＳＴブロック２に代えＢＩＳＲブロック４を用いた場合も同様の問題が生じる。すなわち、ＥＣＣ訂正された不良のメモリセルは、ＢＩＳＲブロック４によるテストの結果、冗長システムによる救済の対象とならない。このため、メモリブロック３はソフトエラー耐性が弱いものとなる。
【００１５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＥＣＣシステムを有するメモリブロックをＢＩＳＴブロックと併用した場合に、ＥＣＣ訂正できる容量の多くがメモリブロックの製造上の不良の救済に使い尽くされることにより、メモリブロックのソフトエラー耐性が弱くなることを回避可能な半導体装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
本発明の第１の視点による半導体装置は、データビットを記憶する第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、前記データビットの誤りを前記誤り訂正ビットを用いて訂正し、誤りが訂正されたデータビットを含むデータ信号を出力するとともに前記誤りを訂正した際に報知信号を出力する誤り訂正部と、前記データ信号および前記報知信号を供給され、且つ予め格納されたプログラムに基づいて前記データ信号を検査することにより前記メモリ部が不良であると判定した場合にその旨の第１判定信号を出力する、テスト部と、前記報知信号を供給された回数を計数して計数結果が予め決定された基準値以上となった場合にその旨の第２判定信号を出力するカウンタ部と、前記第１、第２判定信号のいずれかが供給された場合に前記メモリ部が不良であると判定する判定部と、を具備する。
【００１７】
本発明の第２の視点による半導体装置は、データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、前記第１メモリセルと置換され且つ置換された前記第１メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正し、且つ誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する、誤り訂正部と、前記報知信号を監視し、且つ前記第１データ信号が誤りを訂正されたデータビット群を含む場合、その旨の情報が前記第１データ信号に付加された第２データ信号を出力する、判断部と、予め格納されたプログラムに基づいて前記第２データ信号を検査し、且つ前記第２データ信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力する、テスト部と、を具備する。
【００１８】
本発明の第３の視点による半導体装置は、データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有し、且つ前記データビットを含む第１信号および前記誤り訂正ビットを含む第２信号を出力するメモリ部と、前記第１メモリセルと置換され且つ置換された該メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、前記第１信号および前記第２信号を供給され、且つ前記第１信号および第２信号をそのまま出力する第１モードと、且つ複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正して誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する第２モードと、を有する、誤り訂正部と、前記誤り訂正部の前記第１モードにおいて予め格納されたプログラムに基づいて前記第２データ信号を検査し、且つ前記第２データ信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力する、テスト部と、を具備する。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
図１は本発明の第１実施形態に係る半導体装置を概略的に示す図である。図１に示すように、この半導体装置はシステムチップ（基板）ＣＨを有し、システムチップＣＨ上に複数の機能ブロックが設けられる。機能ブロックは、機能ブロックが形成されない領域（境界領域）により周囲を囲まれるように設けられる。換言すれば、半導体チップＣ上において、境界領域により複数の機能領域が相互に区画され、各機能領域内に各機能ブロックがそれぞれ形成されている。この機能ブロックとして、メモリブロックＭＢ１、ＢＩＳＴブロックＢＴＢ１が設けられる。
【００２２】
メモリブロックＭＢ１は、メモリ部Ｍと誤り訂正部ＥＣＣ１とを有する。メモリ部Ｍは、外部からの信号に基づいて所定のアドレスのメモリセルＭＣにデータを書き込み、また、メモリセルＭＣから情報を読み出す機能を有するように構成されている。典型的には、メモリセルアレイ、デコーダ、入出力制御回路（何れも図示せず）等を有する。メモリセルアレイは、ワード線Ｗと、ビット線Ｂとを有し、ワード線Ｗおよびビット線Ｂは格子状に配置される。ワード線Ｗとビット線Ｂとの各交点にはメモリセルＭＣが設けられる。
【００２３】
メモリ部Ｍは、ＢＩＳＴブロックＢＴＢ１からの制御信号ＣＮＴ１に応じて、所定の単位数（例えばＮビット）のメモリセルＭＣ内に記憶されたデータビット（データビット群）を含むデータビット信号Ｓ１を誤り訂正部ＥＣＣ１に供給する。また、メモリ部Ｍは、例えばＰビットの誤り訂正ビット（誤り訂正ビット群）を含む訂正ビット信号Ｓ２を誤り訂正部ＥＣＣ１に出力する。誤り訂正ビット群は、データビット群内のデータの誤りを訂正するために用いられ、公知の種々の誤り訂正符号を用いることができる。なお、データビット群と誤り訂正ビット群とを連続させることにより、１つの信号とすることも可能である。
【００２４】
データビット信号Ｓ１および訂正ビット信号Ｓ２は、誤り訂正部ＥＣＣ１において、訂正部ＥＣ１に供給される。訂正部ＥＣ１は、誤り訂正ビット群をテストすることにより、データビット群内の誤りの有無、および誤りが有った場合はその位置を検出する。その後、誤りを訂正し、その訂正が反映されたＮビットのデータビット群を含むデータ信号ＤＴ１を出力する。
【００２５】
また、訂正部ＥＣ１は、ＥＣＣ訂正する度に、信号Ｓ３を報知信号生成部ＣＲＧに供給する。報知信号生成部ＣＲＧは、信号Ｓ３が供給されると、ＥＣＣ訂正が行われた旨の報知信号ＣＲＴを出力する。
【００２６】
ＢＩＳＴブロックＢＴＢ１は、テスト部Ｔ１、カウンタ部Ｃ、判定部Ｄを有する。データ信号ＤＴ１は、ＢＩＳＴブロックＢＴＢ１においてテスト部Ｔ１に供給される。テスト部Ｔ１は、半導体装置のテスト時等に、外部からの信号に応じてテストモードへと移行する。テストモードにおいて、テスト部Ｔ１は、テスト部Ｔ１内に予め格納されたプログラムに応じて、制御信号ＣＮＴ１を用いてメモリブロックを制御して、データ信号ＤＴ１のテストを行う。すなわち、例えば所定のビット群にデータを書き込み、次に書き込まれたデータを読み出して、読み出されたデータを検証することにより、メモリセルが正常に動作するか否かの判定を行う。このテストは、例えばＮビットのデータビット群（１ワード）ごとに対して全てのメモリセルＭＣが網羅されるように順次行われる。テストの結果、予め設定された基準を満たすか否か等の検証を行うことにより、メモリブロックＭＢ１が不良であると判断された場合、テスト部Ｔ１は、その旨の情報を含む第１判定信号Ｓ４を出力する。
【００２７】
報知信号ＣＲＴは、ＢＩＳＴブロックＢＴＢ１においてカウンタ部Ｃに供給される。カウンタ部Ｃは、例えば可変のＸビットカウンタにより構成され、報知信号ＣＲＴが供給された回数を計数し、例えば計数結果が上限に達した場合に、その旨の情報を含む第２判定信号Ｓ５が出力されるように構成される。
【００２８】
カウンタ部Ｃの上限値は、例えば、要求されるソフトエラーレート（ＳＥＲ）の値を考慮して、ＥＣＣ訂正できる容量（ＥＣＣシステムの容量）をソフトエラーに対してどの程度確保しておくべきかに応じて決定される。例えば、１Ｍ個のメモリセルを有する８ｋワード×１２８ビット（１ワード）の構成であるとする。この場合、カウンタ部Ｃの上限値を例えば１００としておくと、８ｋ−１００ワード中でＥＣＣ訂正が可能となる。ＥＣＣ訂正の能力は、（８ｋ−１００）／８ｋ＝０．９８８倍と、ほとんど低下しないので十分なソフトエラー訂正が可能である。また、その他、要求される歩留りの値を考慮して決定することもできる。
【００２９】
第１判定信号Ｓ４および第２判定信号Ｓ５は、判定部Ｄに供給される。判定部Ｄは、第１判定信号Ｓ４および第２判定信号Ｓ５のいずれかが供給された際にメモリブロックＭＢ１が不良であることを示す信号Ｓ６を例えばテスタ等に出力する。判定部Ｄは典型的には、オア回路により構成することができる。
【００３０】
本発明の第１実施形態に係る半導体装置によれば、ＢＩＳＴブロックＢＴＢ１は、メモリブロックＭＢ１の誤り訂正部ＥＣＣ１がＥＣＣ訂正を行った回数を計数し、その計数結果が所定の値に達した場合に、メモリブロックＭＢ１が不良である旨の信号Ｓ６を出力する。このため、メモリブロックＭＢ１内において、製造上の不良を有するメモリセルＭＣの数が所定の値以上の場合、このメモリブロックＭＢ１は不良と判定される。したがって、ＥＣＣシステムの容量の大半がメモリブロックＭＢ１内の製造上の不良の救済に使い尽くされる前に、不良のメモリセルを多く含むメモリブロックＭＢ１は不良と判定される。よって、ＥＣＣシステムの容量をソフトエラーの救済のために確保しておくことができ、この結果、ソフトエラー耐性の強い半導体装置を提供できる。
【００３１】
また、例えば、最悪のケースとして、１ワード中１ビットのＥＣＣ訂正が可能なＥＣＣシステムにおいて、あるＩ／Ｏに製造上の不良が生じている場合、このＩ／Ｏと接続された全てのメモリセルＭＣも正常に機能しない。従来のＥＣＣシステムの場合、各メモリセルＭＣは、自身が属するワードにおいてＥＣＣ訂正されるため、自己テストの結果、メモリブロックは良品と判断される。しかしながら、このワードにおいてＥＣＣシステムの容量が使い尽くされてしまっているため、ソフトエラーに対して全く対応できない。これに対し、本発明の第１実施形態によれば、ＥＣＣ訂正が行われた回数が設定数以上となると検査対象のメモリブロックＭＢ１が不良と判定されるため、このようなメモリブロックＭＢ１を排除することができる。
【００３２】
（第２実施形態）
第１実施形態として、本発明がＢＩＳＴブロックを用いた半導体装置に適用される例を示した。これに対して第２実施形態は、ＢＩＳＲブロックを用いた半導体装置の場合に関する。
【００３３】
図２は、本発明の第２実施形態に係る半導体装置を概略的に示す図である。図２に示すように、この半導体装置は、冗長システムを有するメモリブロックＭＢ２、ＢＩＳＲブロックＢＲＢ１を有する。
【００３４】
メモリブロックＭＢ２は、第１実施形態のメモリブロックＭＢ１と同様の構成のメモリ部Ｍおよび誤り訂正部ＥＣＣ１に加え、冗長メモリ部ＲＭ、冗長システム制御部（リダンダンシ制御部）ＲＣを有する。冗長メモリ部ＲＭ内の冗長メモリセルＲＭＣは、不良のメモリセルＭＣと置換され、データを記憶する。冗長システム制御部ＲＣは、制御信号ＣＮＴ２およびアドレス信号ＡＤＲに応じて、不良のメモリセルＭＣが冗長メモリセルＲＣと置換されるように信号の経路を形成する。
【００３５】
ＢＩＳＲブロックＢＲＢ１は、テスト部Ｔ２、格納部ＳＲ、判断部Ｊを有する。誤り訂正部ＥＣＣ１からのデータ信号ＤＴ１および報知信号ＣＲＴはＢＩＳＲブロック部ＢＲＢ１に供給される。
【００３６】
テスト部Ｔ２は、制御信号ＣＮＴ１を用いて、第１実施形態のテスト部Ｔ１と同様の方法によりＥＣＣ訂正されたデータビット群を含むデータ信号ＤＴ１に対してテストを行う。訂正部ＥＣ１からのデータ信号ＤＴ１および報知信号生成部ＣＲＧからの報知信号ＣＲＴは、ＢＩＳＲブロックＢＲＢ１において判断部Ｊに供給される。判断部Ｊは、報知信号ＣＲＴを用いて、供給されたデータ信号ＤＴ１がＥＣＣ訂正されたものか否かの判断を行う。データ信号ＤＴ１が、ＥＣＣ訂正されていた場合、判断部Ｊはその旨の情報がデータ信号ＤＴ１に付加されたデータ信号ＤＴ２を出力する。一方、ＥＣＣ訂正されていない場合、データ信号ＤＴ１をそのまま出力する。すなわち、データ信号ＤＴ１は、ＥＣＣ訂正されていないデータビット群を含む信号であり、データ信号ＤＴ２は、ＥＣＣ訂正されたデータビット群を含む信号である。
【００３７】
データ信号ＤＴ１およびデータ信号ＤＴ２は、テスト部Ｔ２に供給される。テスト部Ｔ２は、データ信号ＤＴ１およびデータ信号ＤＴ２に対して、第１実施形態と同様の方法によりテストを行う。テスト中に、データ信号ＤＴ１が供給された場合、テスト部Ｔ２は、通常のテスト動作を行う。
【００３８】
データ信号ＤＴ２が供給された場合で、データ信号ＤＴ２内のデータビット群内に誤りが無い場合、テスト部Ｔ２はこの誤りを有するデータを記憶しているメモリセルＭＣを冗長システムの対象としない。すなわち、テスト部Ｔ２は、制御信号ＣＮＴ２およびアドレス信号ＡＤＲを冗長システム制御部ＲＣに供給しない。アドレス信号ＡＤＲは、不良のメモリセルＭＣのアドレス情報を含む信号である。制御信号ＣＮＴ２は、アドレス信号ＡＤＲに基づいて、不良のメモリセルＭＣまたは不良のメモリセルを含むメモリセル群（以下、単にメモリセル群ＭＣ）を冗長メモリセルＲＭＣまたは複数の冗長メモリセル群（以下、単に冗長メモリセル群ＲＭＣ）と置換する旨の信号である。テスト部Ｔ２は、アドレス信号ＡＤＲを冗長システム制御部ＲＣに供給しない代わりに格納部ＳＲに供給し、格納部ＳＲはその情報を格納する。テスト部Ｔ２は、データ信号ＤＴ１内の次のデータビット群に対してテストを行う。
【００３９】
ＥＣＣ訂正されたデータビット群内にさらに誤りが発見された場合、テスト部Ｔ２は、制御信号ＣＮＴ２およびアドレス信号ＡＤＲを冗長システム制御部ＲＣに供給する。冗長システム制御部ＲＣは、制御信号ＣＮＴ２およびアドレス信号ＡＤＲに応じて、不良のメモリセル群ＭＣを冗長メモリセル群ＲＭＣと置換する置換動作を行う。その後、テスト部Ｔ２は、データ信号ＤＴ１内の次のデータビット群の検査に移行する。
【００４０】
テスト部Ｔ２は、上記動作を繰り返すことにより、全てのメモリセルＭＣが網羅されるように、データビット群に対してテストを繰り返す。その結果、ＥＣＣ訂正されてさらに誤りが発見されたメモリセル群ＭＣの全てが冗長メモリセル群ＲＭＣと置換された上で、さらに使用可能な冗長メモリセル群ＲＭＣがある場合、次の段階に移行する。この段階では、テスト部Ｔ２は、格納部ＳＲに格納されたアドレス情報を読み出し、制御信号ＣＮＴ２を用いて、不良のメモリセル群ＭＣを冗長メモリセル群ＲＭＣと順次置換する。この結果、不良のメモリセル群ＭＣが全て置換された場合、または使用すべき冗長メモリセル群ＲＭＣがもはや残っていない場合、テスト部Ｔ２はメモリセル群ＭＣの置換動作の制御を終了する。
【００４１】
テスト部Ｔ２は、例えば、全ての置換動作が終了したが、不良のメモリセルが多く残っている場合等の所定の基準を満たさない場合、その旨の情報を含む第１判定信号Ｓ４を出力する。
【００４２】
本発明の第２実施形態に係る半導体装置によれば、ＢＩＳＲブロックＢＲＢ１は、ＥＣＣ訂正が行われた上でさらなる不良のメモリセルを含むメモリセル群ＭＣを優先して冗長システムによる救済の対象とする。そして、このようなメモリセル群が全て冗長メモリセル群ＲＭＣと置換された上で使用可能な冗長メモリセル群ＲＭＣが残存している場合、ＥＣＣ訂正の結果さらなる不良のメモリセルが発見されていないメモリセル群ＭＣが冗長メモリセル群ＲＭＣと置換される。すなわち、ＥＣＣシステムで訂正しきれないメモリセル群ＭＣがまず救済され、次に、ＥＣＣシステムによる訂正が可能なメモリセル群ＭＣが救済される。したがって、ＥＣＣ訂正では不十分であったメモリセル群ＭＣが確実に救済されるとともに、冗長システムにより救済が可能な不良のメモリセル群ＭＣがＥＣＣ訂正されることを回避できる。よって、ＥＣＣシステムの容量が製造上の不良によるメモリセル群ＭＣの救済に使われる割合を最小とし、ＥＣＣシステムの容量をソフトエラーの救済のために確保しておくことができる。
【００４３】
なお、ＢＩＳＲブロックＢＲＢ１内に、第１実施形態と同様のカウンタ部Ｃおよび判定部Ｄを設け、第２実施形態に第１実施形態を加えた構成とすることもできる。
【００４４】
（第３実施形態）
第３実施形態の誤り訂正部は、ＥＣＣ訂正を行わないモードと、行うモードと、の間で切り換えられる。
【００４５】
図３は本発明の第３実施形態に係る半導体装置を概略的に示す図である。図３に示すように、メモリブロックＭＢ３は、第１実施形態と同様のメモリ部Ｍ、第２実施形態と同様の冗長メモリ部ＲＭおよび冗長システム制御部ＲＣを有する。また、誤り訂正部ＥＣＣ２、ＢＩＳＲブロックＢＲＢ２が設けられる。
【００４６】
誤り訂正部ＥＣＣ２内の訂正部ＥＣ２は、イネーブル信号ＥＮに応じて、ＥＣＣ訂正を行わないモード（第１モード）と、行うモード（第２モード）と、に切り換えられる。第１モードでは、誤り訂正部ＥＣＣ２は、メモリ部Ｍから供給されたデータビット信号Ｓ１および訂正ビット信号Ｓ２をそのままＢＩＳＲブロックＢＲＢ２に供給する。
【００４７】
一方、第２モードでは、誤り訂正部ＥＣＣ２は、データビット群内の誤りを誤り訂正ビット群を用いて訂正し、訂正が反映されたデータ信号ＤＴ１をＢＩＳＲブロックＢＲＢ２に供給する。
【００４８】
ＢＩＳＲブロックＢＲＢ２は、第１実施形態と同様のカウンタ部Ｃおよび判定部Ｄを有するとともに、テスト部Ｔ３を有する。テスト部Ｔ３は、テスト部Ｔ２と同様の動作に加え、イネーブル信号ＥＮを生成する機能を有する。
【００４９】
テストの際、テスト部Ｔ３は、まずイネーブル信号ＥＮを用いて誤り訂正部ＥＣＣ２を第１モードとする。そして、データビット信号Ｓ１内のデータビット群および訂正ビット信号Ｓ２内の誤り訂正ビット群のそれぞれに対してテストが行われる。その結果、不良のメモリセルＭＣが検出された場合、このメモリセルＭＣが、テスト部Ｔ３および冗長システム制御部ＲＣの制御により、冗長メモリセル群ＲＭＣと置換される。
【００５０】
第１モードにおいて、全てのメモリセルＭＣに対して試験が行われた後、テスト部Ｔ３はイネーブル信号ＥＮを用いて誤り訂正部ＥＣＣ２を第２モードとする。誤り訂正部ＥＣＣ２が第２モードの間、ＢＩＳＲブロックＢＲＢ２および誤り訂正部ＥＣＣ２により第１実施形態と同様の処理が行われる。すなわち、テスト部Ｔ３が全てのデータビット群および誤り訂正ビット群をテストするとともに、カウンタ部ＣはＥＣＣ訂正が行われた回数を計数する。この結果、テスト部Ｔ３が、メモリブロックＭＢ３が不良であると判断した場合、またはカウンタ部Ｃによる計数結果が所定の上限に達した場合、判定部Ｄは信号Ｓ６を出力する。
【００５１】
本発明の第３実施形態に係る半導体装置によれば、第１モードにおいて、ＥＣＣ訂正されていないデータビット群および誤り訂正ビット群に対してテストが行われ、不良のメモリセル群ＭＣが冗長メモリセル群ＲＭＣと置換される。このため、冗長システムにより救済できる不良のメモリセル群ＭＣがＥＣＣ訂正されることを回避し、ＥＣＣシステムの容量が、メモリブロックＭＢ３内の製造上の不良の救済に使い尽くされてしまうことを回避できる。
【００５２】
また、第１モードの後、第２モードに移行し、第２モードにおいて第１実施形態と同様の動作が行われる。このため、第１実施形態により得られる効果と同様に、ソフトエラー耐性の強い半導体装置を実現できる。
【００５３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５４】
【発明の効果】
以上、詳述したように本発明によれば、ＥＣＣシステムに対応可能なメモリブロックとＢＩＳＴブロックとを併用した場合でもメモリブロックのソフトエラー耐性の強い半導体装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図２】 本発明の第２実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図３】 本発明の第３実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図４】 従来の半導体装置を概略的に示すブロック図。
【図５】 従来の半導体装置を概略的に示すブロック図。
【符号の説明】
ＣＨ…システムチップ、ＭＢ１、ＭＢ２、ＭＢ３…メモリブロック、Ｍ…メモリ部、ＲＭ…冗長メモリ部、ＲＣ…冗長システム制御部、ＭＣ…メモリセル、Ｗ…ワード線、Ｂ…ビット線、ＲＭ…冗長メモリセル、ＥＣＣ１…誤り訂正部、ＥＣ１…訂正部、ＣＲＧ…報知信号生成部、ＢＴＢ…ＢＩＳＴブロック、ＢＲＢ１、ＢＲＢ２…ＢＩＳＲブロック、Ｔ１、Ｔ２、Ｔ３…テスト部、Ｃ…カウンタ部、Ｄ…判定部、Ｊ…判断部、Ｓ１…データビット信号、Ｓ２…訂正ビット信号、Ｓ３、Ｓ６…信号、Ｓ４…第１判定信号、Ｓ５…第２判定信号、ＤＴ１、ＤＴ２…データ信号、ＣＲＴ…報知信号、ＣＮＴ１、ＣＮＴ２…制御信号、ＡＤＲ…アドレス信号、ＥＮ…イネーブル信号。
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは、複数の機能ブロックが設けられるシステムＬＳＩにおいて、機能ブロックの１つであるメモリブロックが、ＥＣＣ（Error Correcting Code）を用いた誤り訂正システムを有する半導体装置に関する。
【０００２】
【従来の技術】
メモリおよびロジック等を１つのシステムチップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、メモリ回路、ロジック回路等の複数の機能ブロック（コア、マクロ、ＩＰ（Intellectual property））が半導体チップの上に設けられることにより、全体として所望のシステムが構築される。
【０００３】
ＩＰの１つであるメモリブロックの微細化に伴い、ソフトエラーが深刻な問題となっている。そこで、ソフトエラーによる問題を回避するために、ＥＣＣを用いた誤り訂正システム（以下、ＥＣＣシステム）を用いることが知られている。ＥＣＣシステムでは、メモリセルから読み出されたデータに加えて誤り訂正ビット（パリティビット）が設けられる。メモリブロック内の誤り訂正部は、誤り訂正ビットを用いて、データビットの誤りおよびその位置を検出し、誤り訂正された信号を送出する。
【０００４】
また、ＩＰの１つとしてＢＩＳＴ（Built In Self Test）ブロックが知られている。ＢＩＳＴブロックには、メモリブロックの動作テストに必要なプログラムが予め格納されている。ＢＩＳＴブロックは、このプログラムに従ってメモリブロック内の各メモリセルに対して自動でテスト（検査）を行い、このテストの結果（例えばメモリブロックの良否）を出力する。
【０００５】
また、ＩＰの１つとして、ＢＩＳＲ（Built In Self Repair）ブロックが知られている。ＢＩＳＲブロックは、メモリブロックが冗長メモリセルを用いた救済システム（以下、冗長システム）を有する場合、ＢＩＳＴと同様の方法により不良のメモリセルの位置を判定し、この不良のメモリセルが冗長メモリセルと置換されるよう、メモリブロックを制御する。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】
特開平4-349549号公報
【０００８】
【特許文献２】
特公平6-175934号公報
【０００９】
【発明が解決しようとする課題】
上記ＩＰは、基板上に複数設けられることにより、所望のシステムを構築するべきものであるが、各ＩＰの組み合わせによって問題を生じる場合がある。
【００１０】
図４は、上記したような構成の、ＥＣＣシステムを有するメモリブロック１、ＢＩＳＴブロック２を組み合わせた際の構成を概略的に示している。図４に示すように、メモリブロック１内のメモリ部１１は、ＢＩＳＴブロック２からの制御信号２４に応じて、データビット信号２１、訂正ビット信号２２を誤り訂正部１２に供給する。誤り訂正部１２は、データビット信号２１内の誤りの検出および訂正を行い、訂正が反映されたデータビットを含む信号２３をＢＩＳＴブロック２に供給する。ＢＩＳＴブロック２は、この信号２３を用いて自己テストを行う。
【００１１】
しかしながら、図４に示す組み合わせとすることにより、ＢＩＳＴブロック２は、ＥＣＣシステムにより誤り訂正（以下、ＥＣＣ訂正）された信号２３に対して検査を行う。このため、以下のような問題が生じる。
【００１２】
メモリ部１１が、ワード線１ｋ本×ビット線１ｋ本で構成された１Ｍｂの容量を有する例について説明する。このメモリは、選択された１本のワード線と接続されたメモリセル中のデータのうち、１２８個のメモリセルからのデータビットの塊（以下、ワード）が、一度にメモリ部１１の外部へ出力される構成であるとする。そして、ＥＣＣ訂正が可能なビット数が、１ワード（＝１２８ビット）において１ビットであり、メモリ部１１において、製造上の不良により、ある１ビットが欠陥であるとする。この場合、この不良の１ビットを含むデータビット信号２１において常に１ビットの誤りが生じるが、この誤りはＥＣＣ訂正される。このため、ＢＩＳＴブロック２は、メモリ部１１中に不良があるにも関わらず、メモリブロック１を良品と判定する。
【００１３】
しかしながら、この誤り訂正されたビットを含むワードにおいて、ＥＣＣ訂正がこれ以上行われないため、このワード中でソフトエラーが発生しても誤り訂正されない。このようなワード数が非常に大きくなると、その分、ソフトエラーによる誤りを訂正できるワード数が減少するため、全体としてメモリブロック１はソフトエラーに対する耐性が弱いものとなる。
【００１４】
また、図５に示すように、冗長システムを有するメモリブロック３を用いて、ＢＩＳＴブロック２に代えＢＩＳＲブロック４を用いた場合も同様の問題が生じる。すなわち、ＥＣＣ訂正された不良のメモリセルは、ＢＩＳＲブロック４によるテストの結果、冗長システムによる救済の対象とならない。このため、メモリブロック３はソフトエラー耐性が弱いものとなる。
【００１５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ＥＣＣシステムを有するメモリブロックをＢＩＳＴブロックと併用した場合に、ＥＣＣ訂正できる容量の多くがメモリブロックの製造上の不良の救済に使い尽くされることにより、メモリブロックのソフトエラー耐性が弱くなることを回避可能な半導体装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
本発明の第１の視点による半導体装置は、データビットを記憶する第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、前記データビットの誤りを前記誤り訂正ビットを用いて訂正し、誤りが訂正されたデータビットを含むデータ信号を出力するとともに前記誤りを訂正した際に報知信号を出力する誤り訂正部と、前記データ信号および前記報知信号を供給され、且つ予め格納されたプログラムに基づいて前記データ信号を検査することにより前記メモリ部が不良であると判定した場合にその旨の第１判定信号を出力する、テスト部と、前記報知信号を供給された回数を計数して計数結果が予め決定された基準値以上となった場合にその旨の第２判定信号を出力するカウンタ部と、前記第１、第２判定信号のいずれかが供給された場合に前記メモリ部が不良であると判定する判定部と、を具備する。
【００１７】
本発明の第２の視点による半導体装置は、データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、前記第１メモリセルと置換され且つ置換された前記第１メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正し、且つ誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する、誤り訂正部と、前記報知信号を監視し、且つ前記第１データ信号が誤りを訂正されたデータビット群を含む場合、その旨の情報が前記第１データ信号に付加された第２データ信号を出力する、判断部と、予め格納されたプログラムに基づいて前記第２データ信号を検査し、且つ前記第２データ信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力する、テスト部と、を具備する。
【００１８】
本発明の第３の視点による半導体装置は、データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有し、且つ前記データビットを含む第１信号および前記誤り訂正ビットを含む第２信号を出力するメモリ部と、前記第１メモリセルと置換され且つ置換された該メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、前記第１信号および前記第２信号を供給され、且つ前記第１信号および第２信号をそのまま出力する第１モードと、且つ複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正して誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する第２モードと、を有する、誤り訂正部と、前記誤り訂正部の前記第１モードにおいて予め格納されたプログラムに基づいて前記第２データ信号を検査し、且つ前記第２データ信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力する、テスト部と、を具備する。
【００１９】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
図１は本発明の第１実施形態に係る半導体装置を概略的に示す図である。図１に示すように、この半導体装置はシステムチップ（基板）ＣＨを有し、システムチップＣＨ上に複数の機能ブロックが設けられる。機能ブロックは、機能ブロックが形成されない領域（境界領域）により周囲を囲まれるように設けられる。換言すれば、半導体チップＣ上において、境界領域により複数の機能領域が相互に区画され、各機能領域内に各機能ブロックがそれぞれ形成されている。この機能ブロックとして、メモリブロックＭＢ１、ＢＩＳＴブロックＢＴＢ１が設けられる。
【００２２】
メモリブロックＭＢ１は、メモリ部Ｍと誤り訂正部ＥＣＣ１とを有する。メモリ部Ｍは、外部からの信号に基づいて所定のアドレスのメモリセルＭＣにデータを書き込み、また、メモリセルＭＣから情報を読み出す機能を有するように構成されている。典型的には、メモリセルアレイ、デコーダ、入出力制御回路（何れも図示せず）等を有する。メモリセルアレイは、ワード線Ｗと、ビット線Ｂとを有し、ワード線Ｗおよびビット線Ｂは格子状に配置される。ワード線Ｗとビット線Ｂとの各交点にはメモリセルＭＣが設けられる。
【００２３】
メモリ部Ｍは、ＢＩＳＴブロックＢＴＢ１からの制御信号ＣＮＴ１に応じて、所定の単位数（例えばＮビット）のメモリセルＭＣ内に記憶されたデータビット（データビット群）を含むデータビット信号Ｓ１を誤り訂正部ＥＣＣ１に供給する。また、メモリ部Ｍは、例えばＰビットの誤り訂正ビット（誤り訂正ビット群）を含む訂正ビット信号Ｓ２を誤り訂正部ＥＣＣ１に出力する。誤り訂正ビット群は、データビット群内のデータの誤りを訂正するために用いられ、公知の種々の誤り訂正符号を用いることができる。なお、データビット群と誤り訂正ビット群とを連続させることにより、１つの信号とすることも可能である。
【００２４】
データビット信号Ｓ１および訂正ビット信号Ｓ２は、誤り訂正部ＥＣＣ１において、訂正部ＥＣ１に供給される。訂正部ＥＣ１は、誤り訂正ビット群をテストすることにより、データビット群内の誤りの有無、および誤りが有った場合はその位置を検出する。その後、誤りを訂正し、その訂正が反映されたＮビットのデータビット群を含むデータ信号ＤＴ１を出力する。
【００２５】
また、訂正部ＥＣ１は、ＥＣＣ訂正する度に、信号Ｓ３を報知信号生成部ＣＲＧに供給する。報知信号生成部ＣＲＧは、信号Ｓ３が供給されると、ＥＣＣ訂正が行われた旨の報知信号ＣＲＴを出力する。
【００２６】
ＢＩＳＴブロックＢＴＢ１は、テスト部Ｔ１、カウンタ部Ｃ、判定部Ｄを有する。データ信号ＤＴ１は、ＢＩＳＴブロックＢＴＢ１においてテスト部Ｔ１に供給される。テスト部Ｔ１は、半導体装置のテスト時等に、外部からの信号に応じてテストモードへと移行する。テストモードにおいて、テスト部Ｔ１は、テスト部Ｔ１内に予め格納されたプログラムに応じて、制御信号ＣＮＴ１を用いてメモリブロックを制御して、データ信号ＤＴ１のテストを行う。すなわち、例えば所定のビット群にデータを書き込み、次に書き込まれたデータを読み出して、読み出されたデータを検証することにより、メモリセルが正常に動作するか否かの判定を行う。このテストは、例えばＮビットのデータビット群（１ワード）ごとに対して全てのメモリセルＭＣが網羅されるように順次行われる。テストの結果、予め設定された基準を満たすか否か等の検証を行うことにより、メモリブロックＭＢ１が不良であると判断された場合、テスト部Ｔ１は、その旨の情報を含む第１判定信号Ｓ４を出力する。
【００２７】
報知信号ＣＲＴは、ＢＩＳＴブロックＢＴＢ１においてカウンタ部Ｃに供給される。カウンタ部Ｃは、例えば可変のＸビットカウンタにより構成され、報知信号ＣＲＴが供給された回数を計数し、例えば計数結果が上限に達した場合に、その旨の情報を含む第２判定信号Ｓ５が出力されるように構成される。
【００２８】
カウンタ部Ｃの上限値は、例えば、要求されるソフトエラーレート（ＳＥＲ）の値を考慮して、ＥＣＣ訂正できる容量（ＥＣＣシステムの容量）をソフトエラーに対してどの程度確保しておくべきかに応じて決定される。例えば、１Ｍ個のメモリセルを有する８ｋワード×１２８ビット（１ワード）の構成であるとする。この場合、カウンタ部Ｃの上限値を例えば１００としておくと、８ｋ−１００ワード中でＥＣＣ訂正が可能となる。ＥＣＣ訂正の能力は、（８ｋ−１００）／８ｋ＝０．９８８倍と、ほとんど低下しないので十分なソフトエラー訂正が可能である。また、その他、要求される歩留りの値を考慮して決定することもできる。
【００２９】
第１判定信号Ｓ４および第２判定信号Ｓ５は、判定部Ｄに供給される。判定部Ｄは、第１判定信号Ｓ４および第２判定信号Ｓ５のいずれかが供給された際にメモリブロックＭＢ１が不良であることを示す信号Ｓ６を例えばテスタ等に出力する。判定部Ｄは典型的には、オア回路により構成することができる。
【００３０】
本発明の第１実施形態に係る半導体装置によれば、ＢＩＳＴブロックＢＴＢ１は、メモリブロックＭＢ１の誤り訂正部ＥＣＣ１がＥＣＣ訂正を行った回数を計数し、その計数結果が所定の値に達した場合に、メモリブロックＭＢ１が不良である旨の信号Ｓ６を出力する。このため、メモリブロックＭＢ１内において、製造上の不良を有するメモリセルＭＣの数が所定の値以上の場合、このメモリブロックＭＢ１は不良と判定される。したがって、ＥＣＣシステムの容量の大半がメモリブロックＭＢ１内の製造上の不良の救済に使い尽くされる前に、不良のメモリセルを多く含むメモリブロックＭＢ１は不良と判定される。よって、ＥＣＣシステムの容量をソフトエラーの救済のために確保しておくことができ、この結果、ソフトエラー耐性の強い半導体装置を提供できる。
【００３１】
また、例えば、最悪のケースとして、１ワード中１ビットのＥＣＣ訂正が可能なＥＣＣシステムにおいて、あるＩ／Ｏに製造上の不良が生じている場合、このＩ／Ｏと接続された全てのメモリセルＭＣも正常に機能しない。従来のＥＣＣシステムの場合、各メモリセルＭＣは、自身が属するワードにおいてＥＣＣ訂正されるため、自己テストの結果、メモリブロックは良品と判断される。しかしながら、このワードにおいてＥＣＣシステムの容量が使い尽くされてしまっているため、ソフトエラーに対して全く対応できない。これに対し、本発明の第１実施形態によれば、ＥＣＣ訂正が行われた回数が設定数以上となると検査対象のメモリブロックＭＢ１が不良と判定されるため、このようなメモリブロックＭＢ１を排除することができる。
【００３２】
（第２実施形態）
第１実施形態として、本発明がＢＩＳＴブロックを用いた半導体装置に適用される例を示した。これに対して第２実施形態は、ＢＩＳＲブロックを用いた半導体装置の場合に関する。
【００３３】
図２は、本発明の第２実施形態に係る半導体装置を概略的に示す図である。図２に示すように、この半導体装置は、冗長システムを有するメモリブロックＭＢ２、ＢＩＳＲブロックＢＲＢ１を有する。
【００３４】
メモリブロックＭＢ２は、第１実施形態のメモリブロックＭＢ１と同様の構成のメモリ部Ｍおよび誤り訂正部ＥＣＣ１に加え、冗長メモリ部ＲＭ、冗長システム制御部（リダンダンシ制御部）ＲＣを有する。冗長メモリ部ＲＭ内の冗長メモリセルＲＭＣは、不良のメモリセルＭＣと置換され、データを記憶する。冗長システム制御部ＲＣは、制御信号ＣＮＴ２およびアドレス信号ＡＤＲに応じて、不良のメモリセルＭＣが冗長メモリセルＲＣと置換されるように信号の経路を形成する。
【００３５】
ＢＩＳＲブロックＢＲＢ１は、テスト部Ｔ２、格納部ＳＲ、判断部Ｊを有する。誤り訂正部ＥＣＣ１からのデータ信号ＤＴ１および報知信号ＣＲＴはＢＩＳＲブロック部ＢＲＢ１に供給される。
【００３６】
テスト部Ｔ２は、制御信号ＣＮＴ１を用いて、第１実施形態のテスト部Ｔ１と同様の方法によりＥＣＣ訂正されたデータビット群を含むデータ信号ＤＴ１に対してテストを行う。訂正部ＥＣ１からのデータ信号ＤＴ１および報知信号生成部ＣＲＧからの報知信号ＣＲＴは、ＢＩＳＲブロックＢＲＢ１において判断部Ｊに供給される。判断部Ｊは、報知信号ＣＲＴを用いて、供給されたデータ信号ＤＴ１がＥＣＣ訂正されたものか否かの判断を行う。データ信号ＤＴ１が、ＥＣＣ訂正されていた場合、判断部Ｊはその旨の情報がデータ信号ＤＴ１に付加されたデータ信号ＤＴ２を出力する。一方、ＥＣＣ訂正されていない場合、データ信号ＤＴ１をそのまま出力する。すなわち、データ信号ＤＴ１は、ＥＣＣ訂正されていないデータビット群を含む信号であり、データ信号ＤＴ２は、ＥＣＣ訂正されたデータビット群を含む信号である。
【００３７】
データ信号ＤＴ１およびデータ信号ＤＴ２は、テスト部Ｔ２に供給される。テスト部Ｔ２は、データ信号ＤＴ１およびデータ信号ＤＴ２に対して、第１実施形態と同様の方法によりテストを行う。テスト中に、データ信号ＤＴ１が供給された場合、テスト部Ｔ２は、通常のテスト動作を行う。
【００３８】
データ信号ＤＴ２が供給された場合で、データ信号ＤＴ２内のデータビット群内に誤りが無い場合、テスト部Ｔ２はこの誤りを有するデータを記憶しているメモリセルＭＣを冗長システムの対象としない。すなわち、テスト部Ｔ２は、制御信号ＣＮＴ２およびアドレス信号ＡＤＲを冗長システム制御部ＲＣに供給しない。アドレス信号ＡＤＲは、不良のメモリセルＭＣのアドレス情報を含む信号である。制御信号ＣＮＴ２は、アドレス信号ＡＤＲに基づいて、不良のメモリセルＭＣまたは不良のメモリセルを含むメモリセル群（以下、単にメモリセル群ＭＣ）を冗長メモリセルＲＭＣまたは複数の冗長メモリセル群（以下、単に冗長メモリセル群ＲＭＣ）と置換する旨の信号である。テスト部Ｔ２は、アドレス信号ＡＤＲを冗長システム制御部ＲＣに供給しない代わりに格納部ＳＲに供給し、格納部ＳＲはその情報を格納する。テスト部Ｔ２は、データ信号ＤＴ１内の次のデータビット群に対してテストを行う。
【００３９】
ＥＣＣ訂正されたデータビット群内にさらに誤りが発見された場合、テスト部Ｔ２は、制御信号ＣＮＴ２およびアドレス信号ＡＤＲを冗長システム制御部ＲＣに供給する。冗長システム制御部ＲＣは、制御信号ＣＮＴ２およびアドレス信号ＡＤＲに応じて、不良のメモリセル群ＭＣを冗長メモリセル群ＲＭＣと置換する置換動作を行う。その後、テスト部Ｔ２は、データ信号ＤＴ１内の次のデータビット群の検査に移行する。
【００４０】
テスト部Ｔ２は、上記動作を繰り返すことにより、全てのメモリセルＭＣが網羅されるように、データビット群に対してテストを繰り返す。その結果、ＥＣＣ訂正されてさらに誤りが発見されたメモリセル群ＭＣの全てが冗長メモリセル群ＲＭＣと置換された上で、さらに使用可能な冗長メモリセル群ＲＭＣがある場合、次の段階に移行する。この段階では、テスト部Ｔ２は、格納部ＳＲに格納されたアドレス情報を読み出し、制御信号ＣＮＴ２を用いて、不良のメモリセル群ＭＣを冗長メモリセル群ＲＭＣと順次置換する。この結果、不良のメモリセル群ＭＣが全て置換された場合、または使用すべき冗長メモリセル群ＲＭＣがもはや残っていない場合、テスト部Ｔ２はメモリセル群ＭＣの置換動作の制御を終了する。
【００４１】
テスト部Ｔ２は、例えば、全ての置換動作が終了したが、不良のメモリセルが多く残っている場合等の所定の基準を満たさない場合、その旨の情報を含む第１判定信号Ｓ４を出力する。
【００４２】
本発明の第２実施形態に係る半導体装置によれば、ＢＩＳＲブロックＢＲＢ１は、ＥＣＣ訂正が行われた上でさらなる不良のメモリセルを含むメモリセル群ＭＣを優先して冗長システムによる救済の対象とする。そして、このようなメモリセル群が全て冗長メモリセル群ＲＭＣと置換された上で使用可能な冗長メモリセル群ＲＭＣが残存している場合、ＥＣＣ訂正の結果さらなる不良のメモリセルが発見されていないメモリセル群ＭＣが冗長メモリセル群ＲＭＣと置換される。すなわち、ＥＣＣシステムで訂正しきれないメモリセル群ＭＣがまず救済され、次に、ＥＣＣシステムによる訂正が可能なメモリセル群ＭＣが救済される。したがって、ＥＣＣ訂正では不十分であったメモリセル群ＭＣが確実に救済されるとともに、冗長システムにより救済が可能な不良のメモリセル群ＭＣがＥＣＣ訂正されることを回避できる。よって、ＥＣＣシステムの容量が製造上の不良によるメモリセル群ＭＣの救済に使われる割合を最小とし、ＥＣＣシステムの容量をソフトエラーの救済のために確保しておくことができる。
【００４３】
なお、ＢＩＳＲブロックＢＲＢ１内に、第１実施形態と同様のカウンタ部Ｃおよび判定部Ｄを設け、第２実施形態に第１実施形態を加えた構成とすることもできる。
【００４４】
（第３実施形態）
第３実施形態の誤り訂正部は、ＥＣＣ訂正を行わないモードと、行うモードと、の間で切り換えられる。
【００４５】
図３は本発明の第３実施形態に係る半導体装置を概略的に示す図である。図３に示すように、メモリブロックＭＢ３は、第１実施形態と同様のメモリ部Ｍ、第２実施形態と同様の冗長メモリ部ＲＭおよび冗長システム制御部ＲＣを有する。また、誤り訂正部ＥＣＣ２、ＢＩＳＲブロックＢＲＢ２が設けられる。
【００４６】
誤り訂正部ＥＣＣ２内の訂正部ＥＣ２は、イネーブル信号ＥＮに応じて、ＥＣＣ訂正を行わないモード（第１モード）と、行うモード（第２モード）と、に切り換えられる。第１モードでは、誤り訂正部ＥＣＣ２は、メモリ部Ｍから供給されたデータビット信号Ｓ１および訂正ビット信号Ｓ２をそのままＢＩＳＲブロックＢＲＢ２に供給する。
【００４７】
一方、第２モードでは、誤り訂正部ＥＣＣ２は、データビット群内の誤りを誤り訂正ビット群を用いて訂正し、訂正が反映されたデータ信号ＤＴ１をＢＩＳＲブロックＢＲＢ２に供給する。
【００４８】
ＢＩＳＲブロックＢＲＢ２は、第１実施形態と同様のカウンタ部Ｃおよび判定部Ｄを有するとともに、テスト部Ｔ３を有する。テスト部Ｔ３は、テスト部Ｔ２と同様の動作に加え、イネーブル信号ＥＮを生成する機能を有する。
【００４９】
テストの際、テスト部Ｔ３は、まずイネーブル信号ＥＮを用いて誤り訂正部ＥＣＣ２を第１モードとする。そして、データビット信号Ｓ１内のデータビット群および訂正ビット信号Ｓ２内の誤り訂正ビット群のそれぞれに対してテストが行われる。その結果、不良のメモリセルＭＣが検出された場合、このメモリセルＭＣが、テスト部Ｔ３および冗長システム制御部ＲＣの制御により、冗長メモリセル群ＲＭＣと置換される。
【００５０】
第１モードにおいて、全てのメモリセルＭＣに対して試験が行われた後、テスト部Ｔ３はイネーブル信号ＥＮを用いて誤り訂正部ＥＣＣ２を第２モードとする。誤り訂正部ＥＣＣ２が第２モードの間、ＢＩＳＲブロックＢＲＢ２および誤り訂正部ＥＣＣ２により第１実施形態と同様の処理が行われる。すなわち、テスト部Ｔ３が全てのデータビット群および誤り訂正ビット群をテストするとともに、カウンタ部ＣはＥＣＣ訂正が行われた回数を計数する。この結果、テスト部Ｔ３が、メモリブロックＭＢ３が不良であると判断した場合、またはカウンタ部Ｃによる計数結果が所定の上限に達した場合、判定部Ｄは信号Ｓ６を出力する。
【００５１】
本発明の第３実施形態に係る半導体装置によれば、第１モードにおいて、ＥＣＣ訂正されていないデータビット群および誤り訂正ビット群に対してテストが行われ、不良のメモリセル群ＭＣが冗長メモリセル群ＲＭＣと置換される。このため、冗長システムにより救済できる不良のメモリセル群ＭＣがＥＣＣ訂正されることを回避し、ＥＣＣシステムの容量が、メモリブロックＭＢ３内の製造上の不良の救済に使い尽くされてしまうことを回避できる。
【００５２】
また、第１モードの後、第２モードに移行し、第２モードにおいて第１実施形態と同様の動作が行われる。このため、第１実施形態により得られる効果と同様に、ソフトエラー耐性の強い半導体装置を実現できる。
【００５３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５４】
【発明の効果】
以上、詳述したように本発明によれば、ＥＣＣシステムに対応可能なメモリブロックとＢＩＳＴブロックとを併用した場合でもメモリブロックのソフトエラー耐性の強い半導体装置を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図２】 本発明の第２実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図３】 本発明の第３実施形態に係る半導体装置を概略的に示す機能ブロック図。
【図４】 従来の半導体装置を概略的に示すブロック図。
【図５】 従来の半導体装置を概略的に示すブロック図。
【符号の説明】
ＣＨ…システムチップ、ＭＢ１、ＭＢ２、ＭＢ３…メモリブロック、Ｍ…メモリ部、ＲＭ…冗長メモリ部、ＲＣ…冗長システム制御部、ＭＣ…メモリセル、Ｗ…ワード線、Ｂ…ビット線、ＲＭ…冗長メモリセル、ＥＣＣ１…誤り訂正部、ＥＣ１…訂正部、ＣＲＧ…報知信号生成部、ＢＴＢ…ＢＩＳＴブロック、ＢＲＢ１、ＢＲＢ２…ＢＩＳＲブロック、Ｔ１、Ｔ２、Ｔ３…テスト部、Ｃ…カウンタ部、Ｄ…判定部、Ｊ…判断部、Ｓ１…データビット信号、Ｓ２…訂正ビット信号、Ｓ３、Ｓ６…信号、Ｓ４…第１判定信号、Ｓ５…第２判定信号、ＤＴ１、ＤＴ２…データ信号、ＣＲＴ…報知信号、ＣＮＴ１、ＣＮＴ２…制御信号、ＡＤＲ…アドレス信号、ＥＮ…イネーブル信号。
Claims (11)
- データビットを記憶する第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、
前記データビットの誤りを前記誤り訂正ビットを用いて訂正し、誤りが訂正されたデータビットを含むデータ信号を出力するとともに前記誤りを訂正した際に報知信号を出力する誤り訂正部と、
前記データ信号を供給され、且つ予め格納されたプログラムに基づいて前記メモリ部に検査データを書き込んだ後に読み出された前記検査データを書き込んだ前記検査データと比較することにより前記メモリ部が不良であると判定した場合にその旨の第１判定信号を出力する、テスト部と、
前記報知信号を供給された回数を計数して計数結果が予め決定された基準値以上となった場合にその旨の第２判定信号を出力するカウンタ部と、
前記第１、第２判定信号のいずれかが供給された場合に前記メモリ部が不良であると判定する判定部と、
を具備し、前記カウンタ部の前記基準値が、前記誤り訂正部が誤りを訂正できる全容量から前記基準値に達するまで誤りが訂正されたことにより使用された容量を減じた容量によって、所望のソフトエラーレートを前記誤り訂正部が達成できるように決定されることを特徴とする半導体装置。 - 基板上で境界領域により相互に区画された第１、第２機能領域を有し、前記第１機能領域内に前記メモリ部と前記誤り訂正部とが形成され、前記第２機能領域内に前記テスト部と前記カウンタ部と前記判定部とが形成されることを特徴とする請求項１に記載の半導体装置。
- データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有するメモリ部と、
前記第１メモリセルと置換され且つ置換された前記第１メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、
制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、
複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正し、且つ誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する、誤り訂正部と、
前記報知信号を監視し、且つ前記第１データ信号が誤りを訂正されたデータビット群を含む場合、その旨の情報が前記第１データ信号に付加された第２データ信号を出力する、判断部と、
予め格納されたプログラムに基づいて前記メモリ部に検査データを書き込んだ後に読み出された前記検査データを書き込んだ前記検査データと比較することにより前記第２データ信号を検査し、且つ前記第２データ信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力する、テスト部と、
前記テスト部における前記検査の結果、前記第２データ信号中の前記データビット群中に誤りが発見されなかった場合、前記誤り訂正部により誤りを訂正された前記データビットを記憶している前記第１メモリセルのアドレス情報を格納する格納部と、
を具備することを特徴とする半導体装置。 - 基板上で境界領域により相互に区画された第１、第２機能領域を有し、前記第１機能領域内に前記メモリ部と前記冗長メモリ部と前記リダンダンシ制御部と前記誤り訂正部とが形成され、前記第２機能領域内に前記判断部と前記テスト部とが形成されることを特徴とする請求項３に記載の半導体装置。
- 前記格納部が前記第２機能領域内に形成されることを特徴とする請求項３に記載の半導体装置。
- 前記メモリ部は、全ての前記第１メモリセルが網羅されるように、前記第１メモリセルのそれぞれに記憶された複数のデータビットからなる複数のデータビット群を前記誤り訂正部に順次供給し、
前記誤り訂正部は、複数の前記データビット群に応じて、複数の前記第１データ信号を前記判断部に順次供給し、
前記判断部は、複数の前記第１データ信号に応じて、複数の前記第２データ信号を前記テスト部に順次供給し、
前記テスト部は、複数の前記第２データ信号を順次検査し、
前記リダンダンシ制御部は、前記テスト部が前記第２データ信号を順次検査した結果に応じて、前記置換動作を順次行う、
ことを特徴とする請求項３に記載の半導体装置。 - 前記リダンダンシ制御部による前記置換動作が全ての第２データ信号に応じて行われた後、使用可能な前記冗長メモリセルが残存している場合、前記リダンダンシ制御部は前記格納部に格納された前記アドレス情報に応じた前記第１メモリセルが前記冗長メモリセルと置換されるように前記置換動作を行うことを特徴とする請求項６に記載の半導体装置。
- データビットを記憶する複数の第１メモリセルおよび誤り訂正ビットを記憶する第２メモリセルを有し、且つ前記データビットを含む第１信号および前記誤り訂正ビットを含む第２信号を出力するメモリ部と、
前記第１メモリセルと置換され且つ置換された該メモリセルに代わって前記データビットを記憶する複数の冗長メモリセルを有する冗長メモリ部と、
制御信号に応じて不良の前記第１メモリセルが前記冗長メモリセルと置換されるように信号の経路を形成する置換動作を行うリダンダンシ制御部と、
前記第１信号および前記第２信号を供給され、且つ前記第１信号および第２信号をそのまま出力する第１モードと、且つ複数の前記データビットからなるデータビット群中の誤りを前記誤り訂正ビットを用いて訂正して誤りが訂正された前記データビット群を含む第１データ信号および前記誤りを訂正した際に報知信号を出力する第２モードと、を有する、誤り訂正部と、
前記誤り訂正部の前記第１モードにおいて予め格納されたプログラムに基づいて前記メモリ部に検査データを書き込んだ後に読み出された前記検査データを書き込んだ前記検査データと比較することにより前記第１信号を検査し、且つ前記第１信号中の前記データビット群中に誤りを発見した場合、誤りを有する前記データビットを記憶する前記第１メモリセルが前記冗長メモリセルと置換されるように前記リダンダンシ制御部を制御する前記制御信号を出力し、且つ前記誤り訂正部の前記第２モードにおいて予め格納されたプログラムに基づいて前記第１データ信号を検査することにより前記メモリ部が不良であると判断した場合にその旨の第１判定信号を出力するテスト部と、
前記報知信号を供給された回数を計数して計数結果が予め決定された基準値以上となった場合にその旨の第２判定信号を出力するカウンタ部と、
前記第１、第２判定信号のいずれかが供給された場合に前記メモリ部が不良であると判定する判定部と、
を具備することを特徴とする半導体装置。 - 基板上で境界領域により相互に区画された第１、第２機能領域を有し、前記第１機能領域内に前記メモリ部と前記冗長メモリ部と前記リダンダンシ制御部と前記誤り訂正部とが形成され、前記第２機能領域内に前記テスト部が形成されることを特徴とする請求項８に記載の半導体装置。
- 前記判定部が前記第２機能領域内に形成されることを特徴とする請求項９に記載の半導体装置。
- 前記テスト部が、前記誤り訂正部の前記第１モードと前記第２モードとを切り換え制御するイネーブル信号を出力することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置。
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