KR102451163B1 - 반도체 메모리 장치 및 그것의 리페어 방법 - Google Patents

반도체 메모리 장치 및 그것의 리페어 방법 Download PDF

Info

Publication number
KR102451163B1
KR102451163B1 KR1020180012900A KR20180012900A KR102451163B1 KR 102451163 B1 KR102451163 B1 KR 102451163B1 KR 1020180012900 A KR1020180012900 A KR 1020180012900A KR 20180012900 A KR20180012900 A KR 20180012900A KR 102451163 B1 KR102451163 B1 KR 102451163B1
Authority
KR
South Korea
Prior art keywords
repair
main
redundant
repair unit
fail
Prior art date
Application number
KR1020180012900A
Other languages
English (en)
Other versions
KR20190093358A (ko
Inventor
최경락
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180012900A priority Critical patent/KR102451163B1/ko
Priority to US16/127,712 priority patent/US10446253B2/en
Priority to EP18210499.2A priority patent/EP3522167A1/en
Priority to SG10201900242YA priority patent/SG10201900242YA/en
Priority to CN201910044102.6A priority patent/CN110111834A/zh
Publication of KR20190093358A publication Critical patent/KR20190093358A/ko
Application granted granted Critical
Publication of KR102451163B1 publication Critical patent/KR102451163B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares

Abstract

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 메인 셀 어레이 및 리던던트 셀 어레이로 구성된 메모리 셀 어레이와 에러 정정 부호(ECC) 로직을 포함하는 반도체 메모리 장치의 리페어 방법은, 상기 메인 셀 어레이의 메인 리페어 유닛 및 상기 리던던트 셀 어레이의 리던던트 리페어 유닛 각각의 페일 비트를 검출하는 단계, 상기 메인 리페어 유닛 및 상기 리던던트 리페어 유닛 각각에서 검출된 상기 페일 비트에 대해 상기 에러 정정 부호(ECC) 로직을 사용하여 정정 가능한지를 판별하여 제 1 정정 가능 상태 및 제 2 정정 가능 상태를 결정하는 단계, 상기 메인 리페어 유닛의 제 1 누적 페일 비트 수와, 상기 리던던트 리페어 유닛의 제 2 누적 페일 비트 수를 계산하는 단계, 그리고 상기 제 1 및 제 2 정정 가능 상태들, 그리고 상기 제 1 및 제 2 누적 페일 비트 수들에 따라 상기 메인 리페어 유닛을 상기 리던던트 리페어 유닛으로 대체할지 여부를 판단하고, 상기 판단 결과에 따라 리페어 동작을 수행하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 리페어 방법{SEMICONDUCTOR MEMORY DEVICE AND REPAIR METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 에러 정정 부호를 고려한 리페어를 수행할 수 있는 반도체 메모리 장치 및 그것의 리페어 방법에 관한 것이다.
사용자들의 고성능 요구에 따라 다양한 전자 시스템에 사용되는 반도체 메모리 장치의 용량 및 속도는 비약적으로 증가하고 있다. 특히, 휘발성 메모리 장치의 대표적인 예로 디램(Dynamic Random Access Memory; 이하, DRAM)을 들 수 있다. 디램(DRAM)은 셀 커패시터(Cell Capacitor)에 충전되는 전하(Charge) 형태로 데이터를 저장한다.
디램의 제조 후에는 제조 과정에서 발생한 셀 결함을 리페어(Repair)하기 위한 기술이 사용된다. 주로 결함이 발생된 메모리 셀을 포함하는 행(Row) 혹은 열(Column)을 정상적인 행이나 열 단위로 대체하는 리던던시 리페어 기술이 사용된다. 반도체 메모리 장치의 스케일링 다운에 기인된 메모리 셀들의 결함(Defect)이 급격히 증가하고 있다. 따라서, 기존의 리던던시 리페어 기술을 이용하여 결함 셀들을 대체하기 위한 리던던시 확보에 따른 메모리 칩 크기(Size) 증가하는 문제가 있다. 더불어, 행(Row) 이나 열(Column) 리던던시 회로 구성 자체가 다수의 행 단위(4개 또는 2개 워드 라인) or 다수의 열 단위(4개 또는 8개 비트 라인) 단위로 구성되어 있다. 따라서, 단순 싱글 1비트 불량을 구제하기 위해 불필요하게 많은 자원들이 소모되는 단점이 있다.
본 발명에서는 제한된 자원으로도 상술한 리던던시 리페어 기술의 효율성을 높이기 위해 에러 정정 부호와 연계된 리페어 기술이 제공될 것이다.
본 발명의 목적은 에러 정정 부호를 사용하여 자원 소모를 최소화하면서도 높은 리페어 효율을 구현할 수 있는 반도체 메모리 장치 및 그것의 리페어 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 메인 셀 어레이 및 리던던트 셀 어레이로 구성된 메모리 셀 어레이와 에러 정정 부호(ECC) 로직을 포함하는 반도체 메모리 장치의 리페어 방법은, 상기 메인 셀 어레이의 메인 리페어 유닛 및 상기 리던던트 셀 어레이의 리던던트 리페어 유닛 각각의 페일 비트를 검출하는 단계, 상기 메인 리페어 유닛 및 상기 리던던트 리페어 유닛 각각에서 검출된 상기 페일 비트에 대해 상기 에러 정정 부호(ECC) 로직을 사용하여 정정 가능한지를 판별하여 제 1 정정 가능 상태 및 제 2 정정 가능 상태를 결정하는 단계, 상기 메인 리페어 유닛의 제 1 누적 페일 비트 수와, 상기 리던던트 리페어 유닛의 제 2 누적 페일 비트 수를 계산하는 단계, 그리고 상기 제 1 및 제 2 정정 가능 상태들, 그리고 상기 제 1 및 제 2 누적 페일 비트 수들에 따라 상기 메인 리페어 유닛을 상기 리던던트 리페어 유닛으로 대체할지 여부를 판단하고, 상기 판단 결과에 따라 리페어 동작을 수행하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수의 메인 리페어 유닛을 포함하는 메인 셀 어레이, 복수의 리던던트 리페어 유닛을 포함하는 리던던트 셀 어레이, 상기 복수의 메인 및 리던던트 리페어 유닛 각각에서 출력되는 데이터의 에러를 정정하는 에러 정정 부호 로직, 그리고 상기 복수의 메인 및 리던던트 리페어 유닛 각각의 페일 비트를 검출하고, 상기 검출된 페일 비트의 수와 상기 에러 정정 부호 로직의 정정 능력을 참조하여 결함이 존재하는 적어도 하나의 메인 리페어 유닛을 적어도 하나의 리던던트 리페어 유닛으로 대체하는 테스트 용이화 블록을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 복수의 메인 리페어 유닛 및 복수의 리던던트 리페어 유닛을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 저장된 데이터에 대한 에러 검출 및 에러 정정 연산을 수행하는 에러 정정 부호 로직, 그리고 상기 에러 정정 부호 로직의 정정 능력에 따라 페일이 존재하는 적어도 하나의 메인 리페어 유닛을 적어도 하나의 리던던트 리페어 유닛으로 대체하는 테스트 용이화 블록을 포함하고, 상기 적어도 하나의 메인 리페어 유닛의 페일 비트 수는 상기 적어도 하나의 리던던트 리페어 유닛의 페일 비트 수보다 많고, 상기 적어도 하나의 리던던트 리페어 유닛의 페일 비트는 상기 에러 정정 연산에 의해 정정 가능하다.
이상의 본 발명의 실시 예에 따르면, 온칩-에러 정정 회로를 포함하는 반도체 메모리 장치에서 에러 정정 부호로 정정 가능한 결함을 고려하여 리페어 효율을 높일 수 있다. 따라서, 리던던시 리페어만으로는 달성할 수 없는 수율로 반도체 메모리 장치를 생산할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성을 간략히 보여주는 블록도이다.
도 2는 도 1의 셀 어레이의 간략한 구조를 보여주는 블록도이다.
도 3은 본 발명의 부호어 유닛을 구체적으로 보여주는 회로도이다.
도 4a 및 도 4b는 본 발명의 리페어 방법을 간략히 보여주는 도면들이다.
도 5a 및 도 5b는 본 발명의 리페어 방법의 다른 예를 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 리페어 방법을 보여주는 순서도이다.
도 7은 도 6의 S140 단계를 좀더 구체적으로 보여주는 순서도이다.
도 8은 본 발명의 다른 실시 예를 보여주는 도면이다.
도 9는 도 8에 도시된 누적 페일 비트 수를 참조한 리페어 방법을 보여주는 순서도이다.
도 10은 도 1의 테스트 용이화 블록의 구성을 보여주는 블록도이다.
도 11a 및 도 11b는 도 10의 메인 셀 레지스터의 특징을 설명하기 위한 도면들이다.
도 12a 및 도 12b는 도 10의 리던던트 셀 레지스터의 특징을 설명하기 위한 도면들이다.
도 13a 및 도 13b는 도 10의 메인 셀 레지스터의 특징을 설명하기 위한 도면들이다.
도 14a 및 도 14b는 도 10의 리던던트 셀 레지스터의 다른 특징을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 적층 메모리 칩의 구조를 도시한 블록도이다.
도 16은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 동기식 디램(SDRAM)이 본 발명의 특징 및 기능을 설명하기 위한 반도체 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성을 간략히 보여주는 블록도이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 메인 셀 어레이(110), 리던던트 셀 어레이(120), 테스트 용이화 블록(130), 리페어 로직(140), 그리고 ECC 로직(150)을 포함할 수 있다.
메인 셀 어레이(110)는 복수의 메모리 셀들(MCs)이 각각 워드 라인(WL)들과 비트 라인(BL)들에 연결되어 행 방향과 열 방향으로 배열된다. 각각의 메모리 셀들은 셀 커패시터(Cell Capacitor)와 액세스 트랜지스터(Access Transistor)로 구성될 수 있다. 액세스 트랜지스터의 게이트는 행 방향으로 배열된 워드 라인(WL)들 중 어느 하나에 연결된다. 액세스 트랜지스터의 일단은 열 방향으로 배열되어 있는 비트 라인(BL) 혹은 상보 비트 라인(BLB)에 연결된다. 액세스 트랜지스터의 타단은 셀 커패시터에 연결될 수 있다.
리던던트 셀 어레이(120)는 메인 셀 어레이(110)의 결함 셀(Fail cell)들을 대체하기 위한 복수의 리던던트 셀들을 포함한다. 리던던트 셀들은 메인 셀들과 동일한 구성 및 동작 원리를 가질 수 있다. 테스트 동작시, 메인 셀 어레이(110)와 리던던트 셀 어레이(120)는 테스트 용이화 블록(130)에 의해서 테스트된다. 그리고 테스트 결과로 셀 어레이들 각각의 페일 비트 정보들(FBI_M, FBI_R)이 테스트 용이화 블록(130)에 제공될 것이다.
테스트 용이화 블록(130)은 본 발명의 ECC 로직(150)의 기능을 고려한 리페어를 적용하는 테스트용 블록이다. 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120) 각각의 페일 비트 정보들(FBI_M, FBI_R)을 이용하여 리페어를 수행한다. 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)로부터 리페어 효율을 극대화할 수 있는 리페어 유닛들을 각각 선택할 수 있다. 즉, 메인 셀 어레이(110)에서는 ECC 로직(150)으로는 해결할 수 없는 결함이 존재하거나, 또는 상대적으로 많은 페일 비트 수를 갖는 리페어 유닛이 선택된다. 그리고 리던던트 셀 어레이(120)에서는 페일 비트가 존재하지 않거나, 상대적으로 적은 수의 페일 비트 수를 갖는 리페어 유닛이 선택될 것이다. 리페어를 위해 메인 셀 어레이(110)와 리던던트 셀 어레이(120) 각각에서의 리페어 유닛의 선택 정책은 후술하는 도면들을 통해서 상세히 설명될 것이다.
리페어 로직(140)은 테스트 용이화 블록(130)의 결정에 따라 결함이 존재하는 메인 셀 어레이(110)의 리페어 유닛을 리던던트 셀 어레이(120)의 리페어 유닛으로 대체하는 조작을 수행한다. 예를 들면, 리페어 로직(140)은 선택된 메인 셀 어레이(110)의 리페어 유닛의 어드레스를 리던던트 셀 어레이(120)의 리페어 유닛의 어드레스로 대체할 수 있다. 예를 들면, 리페어 로직(140)은 e-퓨즈나 안티 퓨즈 등의 퓨즈 로직이나, 롬(ROM) 등을 사용하여 어드레스를 대체하는 회로들로 구성될 수 있을 것이다.
ECC 로직(150)은 반도체 메모리 장치(100)에 입력되는 데이터(DQ)에 대한 에러 정정 인코딩을 수행한다. 예를 들면, ECC 로직(150)은 외부에서 입력되는 데이터(DQ)에 대한 에러 정정 인코딩을 수행하여 부호어(Codeword) 단위로 메인 셀 어레이(110) 또는 리던던트 셀 어레이(120)에 저장한다. 또한, ECC 로직(150)은 메인 셀 어레이(110) 또는 리던던트 셀 어레이(120)로부터 출력되는 데이터에 대한 에러 정정 디코딩을 수행한다. ECC 로직(150)은 독출된 데이터에 에러가 존재하는 경우, 검출된 에러를 정정한 후에 외부로 출력할 것이다.
테스트 용이화 블록(130)은 ECC 로직(150)에 의한 에러 정정 능력을 고려하여 메인 셀 어레이(110)의 결함이 존재하는 리페어 유닛(Repair Unit: 이하, RU)을 리던던트 셀 어레이(120)의 리페어 유닛(RU)으로 대체할 수 있다. 예를 들면, 메인 셀 어레이(110)에 ECC 로직(150)에 의해서 정정 불가한 리페어 유닛(RU)이라도 리던던트 셀 어레이(120)의 결함이 없거나 ECC 로직(150)에 의해서 정정 가능한 수의 결함이 존재하는 리페어 유닛으로 대체될 수 있다. 즉, 결함이 존재하는 셀이지만, ECC 로직(150)의 에러 정정 능력을 참조하여 리페어되면, 반도체 메모리 장치(100)는 양품으로 제공될 수 있다.
도 2는 도 1의 셀 어레이의 간략한 구조를 보여주는 블록도이다. 도 2를 참조하면, 메인 셀 어레이(110)와 리던던트 셀 어레이(120)는 워드 라인들(MWL<0>~MWL<3>, RWL)을 포함한다. 그리고 워드 라인들(MWL<0>~MWL<3>, RWL)에는 부호어 유닛(CWij, CWj)의 메모리 셀들이 연결된다. 좀더 자세히 설명하면 다음과 같다.
메인 셀 어레이(110)에는 복수의 워드 라인들(MWL<0>~MWL<3>)에 연결되는 부호어 유닛들(CWij, i, j는 0 이상의 정수)이 포함된다. 부호어 유닛들(CWij)은 각각 ECC 로직(150, 도 1 참조)의 에러 정정 부호(Error Correction Code)의 부호어에 대응하는 메모리 셀들의 그룹들이다. 예를 들면, 부호어 유닛(CW00)은 메인 워드 라인(MWL<0>)에 연결되는 복수의 메모리 셀들을 포함한다. 그리고 복수의 메모리 셀들 각각에 저장된 비트들은 ECC 로직(150)에 의해서 에러를 검출 및 정정하기 위한 하나의 부호어(Codeword)를 구성한다. 이러한 방식으로 메인 워드 라인(MWL<0>)에는 복수의 부호어 유닛들(CW01~CW03)이 연결될 수 있다. 마찬가지로, 메인 워드 라인들(MWL<1>, MWL<2>, MWL<3>) 각각에도 부호어 유닛들(CW1j, CW2j, CW3j)이 연결된다. 그리고 메인 워드 라인들(MWL<0>, MWL<1>, MWL<2>, MWL<3>) 각각은 리페어 유닛(Repair Unit:이하, RU)이 된다. 즉, 워드 라인 단위로 리페어가 수행될 것이다.
리던던트 셀 어레이(120)에는 리던던트 워드 라인(RWL)에 복수의 부호어 유닛들(CW0, CW1, CW2, CW3)이 연결된다. 리던던트 워드 라인(RWL)에 연결되는 복수의 부호어 유닛들(CWj)도 실질적으로 메인 셀 어레이(110)의 부호어 유닛과 동일한 형태로 리던던트 워드 라인(RWL)에 연결된다. 그리고 리던던트 워드 라인(RWL)에 연결되는 복수의 부호어 유닛들(CWj) 각각에 저장된 데이터는 ECC 로직(150)에 의해서 에러를 검출 및 정정하기 위한 하나의 부호어(Codeword)를 구성한다. 즉, 테스트 용이화 블록(130)에 의해서 복수의 부호어 유닛들(CWj) 각각에 저장된 데이터의 에러 비트 또는 페일 비트의 수가 검출될 수 있다.
테스트 용이화 블록(130, 도 1 참조)은 본 발명의 리페어 동작을 위해서 메인 셀 어레이(110)의 부호어 유닛들(CWij) 및 리던던트 셀 어레이(120)의 부호어 유닛들(CWj)의 결함 여부를 검출한다. 테스트 용이화 블록(130)은 에러 검출 연산을 통해서 각 부호어 유닛들에 포함되는 페일 비트 수를 검출할 수 있다. 또는, 테스트 용이화 블록(130)은 모사 로직을 사용하는 비교 연산을 통해서 각 부호어 유닛들의 페일 비트 수를 검출할 수 있다. 예를 들면, 테스트 용이화 블록(130)은 부호어 유닛들에 테스트 데이터를 기록하고, 독출되는 데이터를 테스트 데이터와 비교하여 결함 비트의 수를 검출할 수 있다. 테스트 용이화 블록(130)은 부호어 유닛들 각각으로부터 검출된 페일 비트 수를 워드 라인 단위로 합산하여 본 발명의 리페어 동작을 위한 기본 자료로 사용할 수 있다.
이상에서는 본 발명의 메인 셀 어레이(110)와 리던던트 셀 어레이(120)의 구성이 예시적으로 설명되었다. 하지만, 리페어 방식에 있어서 앞서 설명된 바와 같이 행(Row)을 대체하는 방식이 아닌 열(Column)을 대체하는 방식으로도 변경될 수 있음은 잘 이해될 것이다.
도 3은 본 발명의 부호어 유닛(CW)을 구체적으로 보여주는 회로도이다. 도 3을 참조하면, 메인 워드 라인(MWL<0>)에 연결된 부호어 유닛(CW00)은 복수의 메모리 셀들과 비트 라인 감지 증폭기들(BLSAs)을 포함할 수 있다.
부호어 유닛(CWO0)은 복수의 메모리 셀들(111, 112, 113)과 비트 라인 감지 증폭기들(116, 117, 118)을 포함한다. 메모리 셀(111)은 비트 라인(BL<0>)을 통해서 비트 라인 감지 증폭기(116)에 연결된다. 메모리 셀(111)은 액세스 트랜지스터(ST)와 셀 커패시터(Cs)를 포함할 수 있다. 액세스 트랜지스터(ST)의 게이트는 메인 워드 라인(MWL<0>)에, 액세스 트랜지스터(ST)의 일단은 비트 라인(BL<0>)에 연결된다. 메모리 셀(111)의 셀 커패시터(Cs)는 저장되는 데이터에 대응하는 전하량으로 충전된다. 그리고 비트 라인 감지 증폭기(116)는 비트 라인(BL<0>)을 통해서 메모리 셀(111)에 저장된 데이터를 센싱하거나 리스토어(Restore) 할 수 있다. 도시되지는 않았지만, 비트 라인 감지 증폭기(116)는 오픈 비트 라인(Open-bit line) 구조로 메모리 셀들과 연결될 수 있음은 잘 이해될 것이다. 비트 라인 감지 증폭기(116)는 비트 라인(BL<0>)을 통해서 차지 셰어링(Charge sharing)되는 전하를 센싱하여 데이터(D0)로 출력할 수 있다. 상술한 방식으로 메모리 셀(112)과 비트 라인 감지 증폭기(117)가 연결될 수 있다. 그리고 나머지 메모리 셀들(113, 114)과 비트 라인 감지 증폭기들(118, 119)도 각각 메모리 셀(111)과 비트 라인 감지 증폭기(116)와 동일한 방식으로 연결된다.
복수의 메모리 셀들(111~ 113)이나, 비트 라인 감지 증폭기들(116~118)에 결함이 존재하지 않는 경우, 부호어 유닛(CW00)에 저장된 데이터(D0~Dn-1)에는 독출되더라도 에러가 검출되지 않을 것이다. 그러면, 테스트 용이화 블록(130)은 페일 비트가 없는 것으로 판단한다. 즉, 테스트 용이화 블록(130)은 부호어 유닛(CW00)의 상태를 페일 비트 없음(NFB: Non-Fail Bit)으로 지정할 수 있다.
반면, 부호어 유닛(CW00)에 포함되는 복수의 메모리 셀들(111~ 113)이나, 비트 라인 감지 증폭기들(116~118) 중에 결함이 존재하는 경우가 있다. 메모리 셀들(111~113)에 저장된 데이터를 읽어내는 경우, 데이터 비트들(D0~Dn-1) 중에는 에러가 포함될 것이다. 하지만, 독출된 데이터 비트들(D0~Dn-1) 중에 에러 비트가 ECC 로직(150)에 의해서 정정 가능한 경우, 테스트 용이화 블록(130)은 부호어 유닛(CW00)의 상태를 정정 가능 페일 비트(CFB: Correctable Fail Bit)로 마킹한다. 그리고 테스트 용이화 블록(130)은 부호어 유닛(CW00)에 포함된 페일 비트의 수를 저장한다. 더불어, 데이터 비트들(D0~Dn-1) 중에 에러 비트가 ECC 로직(150)에 의해서 정정 불가능한 경우, 테스트 용이화 블록(130)은 부호어 유닛(CW00)의 상태를 정정 불능 페일 비트(UFB: Uncorrectable Fail Bit)로 마킹한다.
테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)의 제반 부호어 유닛들(CWij, CWj)에 대해서 상술한 에러 비트 또는 페일 비트의 수를 검출하는 동작을 수행한다. 그리고 각 부호어 유닛들(CWij, CWj)에 대한 결함 상태를 판단하고 페일 비트의 수를 저장한다. 이하에서는, 테스트 용이화 블록(130)이 검출하는 에러 비트를 페일 비트라 칭하기로 한다.
도 4a 및 도 4b는 본 발명의 리페어 방법을 간략히 보여주는 도면들이다. 도 4a는 테스트 용이화 블록(130, 도 1 참조)에 의해서 검출되는 메인 셀 어레이(110)와 리던던트 셀 어레이(120) 각각의 결함 상태를 부호어 유닛별(CWij, CWj)로 보여주는 도면이다. 여기서, ECC 로직(150)은 부호어 유닛별로 1-비트의 에러는 정정 가능하고, 2-비트 에러는 검출만 가능하고 정정은 불가한 것으로 가정하기로 한다. 따라서, 각 부호어 유닛들의 페일 비트 상태(FB Status)는 페일 비트가 존재하지 않는 'NFB(Non-Fail Bit)', 정정 가능한 1-비트의 페일 비트가 존재하는 'CFB(Correctable Fail Bit)', 그리고 정정 불가한 페일 비트를 나타내는 'UFB(Uncorrectable Fail Bit)'로 나타낼 수 있다.
먼저, 메인 워드 라인(MWL<0>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 0, 0, 1)로 검출되었다고 가정하기로 한다. 또한, 메인 워드 라인(MWL<1>)의 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 1, 1, 2)로 검출된 것으로, 메인 워드 라인(MWL<2>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 0, 0, 0)로 검출된 것으로, 그리고 메인 워드 라인(MWL<3>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (0, 1, 1, 1)로 검출된 것으로 가정하기로 한다. 더불어, 리던던트 워드 라인(RWL)에 연결된 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (0, 0, 1, 1)로 검출되었다고 가정하자. 여기서, 메인 셀 어레이(110)에서는 정정 불가(UFB)에 대응하는 부호어 유닛(115a)이 존재하는 것으로 검출될 것이다.
상술한 페일 비트의 수가 워드 라인 단위로 누적될 수 있다. 예를 들면, 메인 워드 라인(MWL<0>)의 부호어 유닛들 각각에 포함되는 누적 페일 비트 수(CCFB)는 '2'가 된다. 더불어, 메인 워드 라인(MWL<1>)의 부호어 유닛들 각각에 포함되는 누적 페일 비트 수(CCFB)는 '5'가 된다. 마찬가지로, 메인 워드 라인(MWL<2>)의 누적 페일 비트 수(CCFB)는 '1'가 되고, 메인 워드 라인(MWL<3>)의 누적 페일 비트 수(CCFB)는 '3', 리던던트 워드 라인(RWL)의 누적 페일 비트 수(CCFB)는 '2'가 된다. 따라서, 메인 셀 어레이(110)의 누적 페일 비트 수(CCFB)를 합한 전체 누적 페일 비트의 수는 '11'이 될 수 있다.
도 4b는 본 발명에 따른 리페어 방법을 보여주는 도면이다. 도 4b를 참조하면, 메인 워드 라인들(MWL<0>~MWL<3>) 중에서 정정 불가하거나, 누적 페일 비트 수(CCFB)가 가장 큰 어느 하나가 리던던트 워드 라인(RWL)과 대체될 수 있다.
메인 워드 라인들(MWL<0>~MWL<3>) 중에서 정정 불가한 결함을 갖거나 최대의 누적 페일 비트 수(CCFB)를 갖는 어느 하나가 리던던트 워드 라인(RWL)으로 리페어될 수 있다. 즉, 테스트 용이화 블록(130, 도 1 참조)은 메인 워드 라인들(MWL<0>~MWL<3>) 중에서 정정 불가한 결함을 갖거나 최대의 누적 페일 비트 수를 갖는 어느 하나를 선택할 것이다. 도시된 예에서, 메인 워드 라인(MWL<1>)에는 ECC 로직(150)으로는 정정 불가한 페일 비트를 갖는 부호어 유닛(115a)이 포함된다. 메인 워드 라인(MWL<1>)의 메모리 셀들은 ECC 로직(150)의 에러 정정 연산을 통해서는 리페어될 수 없다. 따라서, 메인 워드 라인(MWL<1>)만 리던던트 워드 라인(RWL)과 대체되면, 메인 셀 어레이(110)의 결함은 치유될 수 있다. 본 발명의 리페어에 의해서 메인 셀 어레이(110)의 누적 페일 비트 수(CCFB)를 합한 전체 누적 페일 비트의 수는 '8'이 될 수 있다.
도 5a 및 도 5b는 본 발명의 리페어 방법의 다른 예를 보여주는 도면들이다. 도 5a는 테스트 용이화 블록(130, 도 1 참조)에 의해서 검출되는 메인 셀 어레이(110)와 리던던트 셀 어레이(120) 각각의 결함 상태를 부호어 유닛별(CWij, CWj)로 보여주는 도면이다. 여기서, ECC 로직(150)의 에러 검출 및 정정 능력은 도 4a에서 설명한 것과 동일하다고 가정하기로 한다.
메인 워드 라인(MWL<0>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 0, 0, 1)로 검출되었다고 가정하기로 한다. 반면, 메인 워드 라인(MWL<1>)의 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 1, 1, 1)로 검출된 것으로, 메인 워드 라인(MWL<2>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (1, 0, 0, 0)로 검출된 것으로, 그리고 메인 워드 라인(MWL<3>)에 연결되는 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (0, 1, 1, 1)로 검출된 것으로 가정하기로 한다. 더불어, 리던던트 워드 라인(RWL)에 연결된 부호어 유닛들 각각의 페일 비트의 수는 위에서 아래 방향으로 (0, 0, 1, 1)로 검출되었다고 가정하자. 여기서, 도 4a에서와는 달리 메인 워드 라인(MWL<1>)에는 ECC 로직(150)으로는 정정 불가한 수의 페일 비트를 갖는 부호어 유닛은 존재하지 않는다. 즉, 부호어 유닛(115b)은 정정 가능한 1-비트 에러만을 포함하고 있다.
각 부호어 단위들의 페일 비트의 수는 워드 라인 단위로 누적될 수 있다. 메인 워드 라인(MWL<0>)의 부호어 유닛들 각각에 포함되는 에러 비트들의 누적 페일 비트 수(CCFB)는 '2'가 된다. 메인 워드 라인(MWL<1>)의 부호어 유닛들 각각에 포함되는 에러 비트들의 누적 페일 비트 수(CCFB)는 '4가 된다. 마찬가지로, 메인 워드 라인(MWL<2>)의 누적 페일 비트 수(CCFB)는 '1'가 되고, 메인 워드 라인(MWL<3>)의 누적 페일 비트 수(CCFB)는 '3', 리던던트 워드 라인(RWL)의 누적 페일 비트 수(CCFB)는 '2'가 된다. 따라서, 메인 셀 어레이(110)의 누적 페일 비트의 수를 합한 전체 누적 페일 비트 수(CCFB)는 '10'이 될 것이다.
도 5b는 도 5a에 도시된 에러 상태에서 본 발명에 따른 리페어 방법을 보여주는 도면이다. 도 5b를 참조하면, 메인 워드 라인들(MWL<0>~MWL<3>) 중에서 누적 페일 비트 수(CFB)가 가장 큰 어느 하나가 리던던트 워드 라인(RWL)과 대체될 수 있다.
메인 워드 라인들(MWL<0>~MWL<3>) 중에서 최대의 누적 페일 비트 수(CCFB)를 갖는 어느 하나가 리던던트 워드 라인(RWL)으로 리페어될 수 있다. 즉, 테스트 용이화 블록(130, 도 1 참조)은 메인 워드 라인들(MWL<0>~MWL<3>) 중에서 최대의 누적 페일 비트 수를 갖는 어느 하나를 선택할 것이다. 도시된 예에서, 메인 워드 라인(MWL<1>)은 가장 큰 '4'의 누적 페일 비트 수(CCFB)를 갖는다. 따라서, 메인 워드 라인(MWL<1>)의 메모리 셀들은 ECC 로직(150)에 의해서도 리페어 가능하다. 하지만, 리던던트 워드 라인(RWL)의 누적 페일 비트 수가 '2'이기 때문에, 메인 워드 라인(MWL<1>)이 리던던트 워드 라인(RWL)으로 리페어되면 추후에 발생할 수 있는 진행성 결함에 대해서 더욱 높은 안정성을 제공할 수 있다. 따라서, 메인 워드 라인(MWL<1>)이 리던던트 워드 라인(RWL)과 대체되면, 메인 셀 어레이(110)의 결함은 치유될 수 있고, 리페어에 의해서 메인 셀 어레이(110)의 누적 페일 비트 수(CCFB)를 합한 전체 누적 페일 비트의 수는 '8'이 될 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 리페어 방법을 보여주는 순서도이다. 도 6을 참조하면, 에러 정정 부호로 정정 불가한 페일 비트라 할지라도 리던던트 셀 어레이(120)의 정정 가능한 리페어 유닛(RU)으로 정정할 수 있다.
S110 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 대한 페일 비트를 검출한다. 예를 들면, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 에러 정정 코드로 부호화된 데이터를 기입하고, 독출되는 데이터에 대한 에러 검출 연산을 수행하여 페일 비트의 존재 여부 및 페일 비트의 수를 검출할 수 있다. 또는, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 데이터를 기입하고, 독출된 데이터와 기입된 데이터를 비교하는 방식으로 각 부호어 유닛별로 페일 비트의 수를 검출할 수 있을 것이다.
S120 단계에서, 테스트 용이화 블록(130)은 검출된 페일 비트의 수를 참조하여 각 부호어 유닛별 페일 비트 상태(NFB, CFB, UFB)를 결정할 수 있다. 예를 들면, 테스트 용이화 블록(130)은 ECC 로직(150)의 에러 검출 및 에러 정정 능력에 따라 각 부호어 유닛별 페일 비트 상태(NFB, CFB, UFB)를 결정할 수 있다. 만일, ECC 로직(150)이 부호어에 포함되는 1-비트 에러는 정정 가능하고, 2-비트 이상의 에러에 대해서는 검출만 가능한 경우를 가정하기로 하자. 그러면, 테스트 용이화 블록(130)은 1-비트의 에러를 포함하는 부호어 유닛에 대해서는 정정 가능 페일 비트(CFB)로 판단하고, 2-비트 이상의 에러가 존재하는 부호어 유닛에 대해서는 정정 불가 페일 비트(UFB)로 판단할 것이다.
S130 단계에서, 테스트 용이화 블록(130)은 검출된 페일 비트의 수와 각 부호어 유닛별 페일 비트 상태(NFB, CFB, UFB)를 참조하여 리페어 유닛별 누적 페일 비트의 수(CCFB)를 계산한다. 예를 들면, 테스트 용이화 블록(130)은 메인 워드 라인들(MWL<0>~MWL<3>) 및 리던던트 워드 라인(RWL) 각각의 누적 페일 비트 수(CCFB)를 계산한다. 이때, 테스트 용이화 블록(130)은 정정 불가 페일 비트(UFB)를 포함하는 리페어 유닛에 대해서도 누적 페일 비트 수(CCFB)를 계산할 수 있을 것이다. 정정 불가 페일 비트(UFB)를 포함하는 리페어 유닛의 페일 비트 상태는 정정 불가로 지정될 수 있다. 또는, 어떤 실시 예에서는 누적 페일 비트 수(CCFB)에는 정정 가능한 페일 비트의 수만이 포함될 수도 있을 것이다.
S140 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110) 및 리던던트 셀 어레이(120)에 포함되는 각 리페어 유닛별 누적 페일 비트 수(CCFB)를 참조하여 리페어를 수행한다. 먼저, 테스트 용이화 블록(130)은 리던던트 셀 어레이(120)의 리페어 유닛(RU)이 ECC 로직(150)에 의해 정정 가능한지 판단한다. 만일, 리던던트 셀 어레이(120)의 리페어 유닛(RU)이 ECC 로직(150)에 의해서 정정 불가한 경우, 리페어를 적용할 필요가 없을 것이다. 하지만, 리던던트 셀 어레이(120)의 리페어 유닛(RU)이 ECC 로직(150)에 의해 정정 가능한 경우, 메인 셀 어레이(110)의 정정 불가한 리페어 유닛(RU)이나 누적 페일 비트 수(CCFB)가 가장 큰 어느 하나의 리페어 유닛(RU)이 리페어될 수 있다. 이러한 누적 페일 비트 수(CCFB)에 따른 리페어 방법은 후술하는 도 7에서 상세히 설명하기로 한다.
도 7은 도 6의 S140 단계를 좀더 구체적으로 보여주는 순서도이다. 도 7을 참조하면, 테스트 용이화 블록(130, 도 1 참조)은 리페어 유닛별 누적 페일 비트 수(CCFB)를 참조하여 메인 셀 어레이(110, 도 1 참조)의 리페어 유닛을 리페어할 수 있다. 여기서, 리던던트 셀 어레이(120)의 하나의 리페어 유닛을 사용하는 리페어 절차가 설명될 것이다. 적어도 2개 이상의 리페어 유닛(RU)을 포함하는 리던던트 셀 어레이(120)를 사용하는 리페어 방법은 후술하는 도 8에서 설명될 것이다.
S141 단계에서, 테스트 용이화 블록(130)은 리던던트 셀 어레이(120, 도 1 참조)의 리페어 유닛에 정정 불가한 페일 비트가 포함되는 체크한다. 즉, 테스트 용이화 블록(130)은 ECC 로직(150)으로 정정 불가한 페일 비트가 리던던트 리페어 유닛에 포함되어 있는지 판단할 것이다. 만일, 리던던트 리페어 유닛(Redundant RU)의 페일 비트 상태(FB Status)가 정정 가능 상태(CFB) 또는 페일 비트가 없는 상태(NFB)인 경우(Yes 방향), 절차는 S142 단계로 이동한다. 반면, 리던던트 리페어 유닛(Redundant RU)의 페일 비트 상태(FB Status)가 정정 불가 상태(UFB)인 경우(No 방향), 리던던트 리페어 유닛(Redundant RU)을 사용하는 제반 리페어 절차는 종료된다.
S142 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110)의 페일 비트 상태(FB Status)를 체크한다. 만일, 메인 리페어 유닛들(Main RU) 중에서 페일 비트를 포함하는 것이 존재하지 않는 경우(No 방향), 리페어를 수행할 필요가 없기 때문에 리페어 절차는 종료된다. 반면, 메인 리페어 유닛들(RUs) 중에 페일 비트를 포함하는 것이 존재하는 경우(Yes 방향), 절차는 S143 단계로 이동한다.
S143 단계에서, 테스트 용이화 블록(130)은 페일 비트가 포함된 메인 리페어 유닛들(Main RU) 중에서 어느 하나를 선택한다. 특히, 테스트 용이화 블록(130)은 정정 불가 상태(UFB)의 메인 리페어 유닛을 우선적으로 선택할 것이다. 만일, 정정 불가 상태(UFB)의 메인 리페어 유닛이 존재하지 않은 경우, 테스트 용이화 블록(130)은 누적 페일 비트 수(CCFB)가 가장 큰 메인 리페어 유닛을 선택할 것이다. 만일, 선택된 메인 리페어 유닛(Main RU)이 ECC 로직(150)에 의해서 정정될 수 있는 경우(Yes 방향), 절차는 S144 단계로 이동한다. 반면, 선택된 메인 리페어 유닛(Main RU)이 ECC 로직(150)에 의해서 정정 불가한 경우(No 방향), 절차는 S145 단계로 이동한다.
S144 단계에서, 테스트 용이화 블록(130)은 선택된 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)와 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)를 비교한다. 만일, 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)가 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)보다 크지 않은 경우(No 방향), 리페어 절차는 종료된다. 반면, 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)가 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)보다 큰 경우(Yes 방향), 절차는 S145 단계로 이동한다.
S145 단계에서, 테스트 용이화 블록(130)은 선택된 메인 리페어 유닛(Main RU)을 리던던트 리페어 유닛(Redundant RU)으로 리페어한다. 예를 들면, 테스트 용이화 블록(130)은 메인 리페어 유닛(Main RU)의 어드레스가 리던던트 리페어 유닛(Redundant RU)으로 변경되도록 리페어 로직(140, 도 1 참조)을 설정(퓨즈 프로그램)할 수 있을 것이다.
이상에서는 하나의 리던던트 리페어 유닛을 사용한 메인 리페어 유닛의 리페어 방법이 간략히 설명되었다. 본 발명의 실시 예에 따르면, 리던던트 리페어 유닛에 결함이 존재하더라도 리페어에 사용될 수 있다. 더불어, 메인 리페어 유닛 중에서 ECC 로직(150)에 의해서 구제될 수 없는 리페어 유닛이 존재하더라도, 리던던트 리페어 유닛(Redundant RU)을 사용하여 리페어가 가능하다.
도 8은 본 발명의 다른 실시 예를 보여주는 도면이다. 도 8을 참조하면, 복수의 리던던트 리페어 유닛들을 포함하는 경우의 누적 페일 비트 수(CCFB)에 따른 리페어 정책이 제공될 수 있다.
메인 셀 어레이(110)에는 8개의 메인 리페어 유닛들(MRU<0>~MRU<7>)이 포함되는 것으로 가정한다. 메인 셀 어레이(110)에는 ECC 로직(150, 도 1 참조)에 의해서 정정될 수 없는 페일 비트 상태(UFB)의 메인 리페어 유닛(MRU<0>)이 포함될 수 있다. 더불어, 메인 셀 어레이(110)에는 ECC 로직(150)에 의해서 정정 가능한 페일 비트 상태(CFB)의 메인 리페어 유닛들(MRU<1>~MRU<6>)과, 페일 비트가 존재하지 않는 상태(NFB)의 메인 리페어 유닛(MRU<7>)이 포함될 수 있다. 메인 리페어 유닛들(MRU<1>~MRU<7>) 각각에 포함되는 누적 페일 비트 수(CCFB)는 도시된 바와 같은 크기를 갖는다.
더불어, 리던던트 셀 어레이(120)에는 4개의 리던던트 리페어 유닛들(RRU<0>~RRU<3>)이 포함되는 것으로 가정하기로 한다. 리던던트 셀 어레이(120)에는 ECC 로직(150)에 의해 정정 불가한 페일 비트 상태(UFB)의 리던던트 리페어 유닛(RRU<2>)이 포함될 수 있다. 리던던트 셀 어레이(120)에는 ECC 로직(150)에 의해서 정정 가능한 페일 비트 상태(CFB)를 포함하는 리던던트 리페어 유닛들(RRU<1>, RRU<3>)과, 페일 비트가 존재하지 않는 상태(NFB)의 리던던트 리페어 유닛(RRU<0>)이 포함될 수 있다. 리던던트 리페어 유닛들(RRU<0>~RRU<3>) 각각에 포함되는 누적 페일 비트 수(CCFB)는 도시된 바와 같은 크기를 갖는 것으로 가정한다.
이러한 메인 셀 어레이(110)와 리던던트 셀 어레이(120)의 페일 비트 상태(FB Status) 하에서, 리페어를 위해 우선적으로 메인 리페어 유닛들(MRU<0>~MRU<7>) 중에서 정정 불가 상태(UFB)의 메인 리페어 유닛(MRU<0>)이 선택된다. 그리고 리던던트 리페어 유닛들(RRU<0>~RRU<3>) 중에서는 페일 비트가 존재하지 않는 상태(NFB)의 리던던트 리페어 유닛(RRU<0>)이 선택된다. 선택된 메인 리페어 유닛(MRU<0>)은 선택된 리던던트 리페어 유닛(RRU<0>)으로 대체된다. 이러한 과정은 리페어 우선순위를 나타내는 식별 번호 ①로 도시되어 있다. 여기서 만일, 메인 리페어 유닛들(MRU<0>~MRU<7>) 중에서 정정 불가 상태(UFB)의 메인 리페어 유닛이 더 존재하면, 정정 불가 상태(UFB)의 메인 리페어 유닛은 리던던트 리페어 유닛(RRU<1>)을 사용하여 리페어될 수 있을 것이다. 리던던트 리페어 유닛(RRU<1>)은 리페어에 사용된 리페어 유닛(RRU<0>)을 제외하면, 누적 페일 비트의 수(CCFB)가 리던던트 리페어 유닛들(RRU<0>~RRU<3>) 중에서 최소인 리페어 유닛이다.
메인 리페어 유닛(MRU<0>)의 리페어에 이어서 후속 리페어를 수행하기 위해 메인 리페어 유닛들(MRU<1>~MRU<7>) 중에서 어느 하나가 선택된다. 특히, 메인 리페어 유닛들(MRU<1>~MRU<7>) 중에서 누적 페일 비트의 수(CCFB)가 최대인 어느 하나가 선택될 것이다. 즉, 누적 페일 비트의 수(CCFB)가 '50'인 메인 리페어 유닛(MRU<6>)이 선택된다. 그리고 리던던트 리페어 유닛들(RRU<0>~RRU<1>, RRU<3>) 중에서 누적 페일 비트 수(CCFB)가 최소인 리던던트 리페어 유닛(RRU<1>)이 선택된다. 선택된 메인 리페어 유닛(MRU<6>)은 선택된 리던던트 리페어 유닛(RRU<1>)으로 대체된다. 이러한 과정은 리페어 우선순위를 나타내는 식별 번호 ②로 도시되어 있다.
메인 리페어 유닛(MRU<3>)의 리페어에 이어서 후속 리페어를 수행하기 위해 메인 리페어 유닛들(MRU<1>~MRU<5>, MRU<7>) 중에서 어느 하나가 선택된다. 잔류 메인 리페어 유닛들(MRU<1>~MRU<5>, MRU<7>) 중에서 누적 페일 비트의 수(CCFB)가 최대인 어느 하나가 선택될 수 있을 것이다. 즉, 누적 페일 비트의 수(CCFB)가 '40'인 메인 리페어 유닛(MRU<3>)이 선택될 수 있다. 그리고 리던던트 리페어 유닛들(RRU<2>~RRU<3>) 중에서 누적 페일 비트 수(CCFB)가 최소인 리던던트 리페어 유닛(RRU<3>)이 선택된다. 하지만, 선택된 메인 리페어 유닛(MRU<3>)의 누적 페일 비트의 수(CCFB)와 선택된 리던던트 리페어 유닛(RRU<3>)의 누적 페일 비트의 수(CCFB)는 각각 '40'으로 동일하다. 따라서, 리페어가 되더라도 리페어 이득이 존재하지 않는다. 따라서, 이 시점에서 테스트 용이화 블록(130)은 리페어 동작을 종료할 것이다. 이러한 과정은 리페어 시퀀스를 나타내는 식별 번호 ③으로 도시되어 있다.
도 9는 도 8에 도시된 누적 페일 비트 수를 참조한 리페어 방법을 보여주는 순서도이다. 도 9를 참조하면, 복수의 리던던트 리페어 유닛들(RRUs)을 포함하는 경우에 누적 페일 비트의 수(CCFB)를 사용한 리페어 절차가 설명될 것이다.
S210 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 대한 페일 비트를 검출한다. 예를 들면, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 에러 정정 인코딩된 데이터를 기입하고, 독출되는 데이터에 대한 에러 검출 디코딩 연산을 수행하여 페일 비트의 존재 여부 및 페일 비트의 수를 검출할 수 있다. 또는, 테스트 용이화 블록(130)은 메인 셀 어레이(110)와 리던던트 셀 어레이(120)에 데이터를 기입하고, 독출된 데이터와 기입된 데이터를 비교하는 방식으로 각 부호어 유닛별로 페일 비트의 수를 검출할 수 있을 것이다.
S220 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110)의 페일 비트 상태(FB Status)를 체크한다. 특히, 테스트 용이화 블록(130)은 메인 리페어 유닛들(Main RU) 중에서 ECC 로직(150)으로 정정할 수 없는 페일 비트를 포함하는 어느 하나의 메인 리페어 유닛(Main RU)을 선택할 것이다.
S222 단계에서, 테스트 용이화 블록(130)은 선택된 메인 리페어 유닛(Main RU)을 대체할 리던던트 리페어 유닛을 선택한다. 이때, 테스트 용이화 블록(130)은 복수의 리던던트 리페어 유닛들(Redundant RUs) 중에서 페일 비트가 존재하지 않거나, 최소의 누적 페일 비트 수(CCFB)를 갖는 어느 하나를 선택할 것이다.
S224 단계에서, 테스트 용이화 블록(130)은 페일 비트가 존재하지 않는 상태(NFB) 또는 정정 가능한 페일 비트를 갖는 상태(CFB)의 리던던트 리페어 유닛이 존재하는지 판단한다. 만일, 페일 비트가 없는 상태(NFB) 또는 정정 가능한 페일 비트 상태(CFB)의 리던던트 리페어 유닛이 존재하지 않는 경우(No 방향), 제반 절차는 종료된다. 반면, 페일 비트가 없는 상태(NFB) 또는 정정 가능한 페일 비트 상태(CFB)의 리던던트 리페어 유닛이 존재하는 경우(Yes 방향), 절차는 S226 단계로 이동한다.
S226 단계에서, S220 단계에서 선택된 메인 리페어 유닛을 S222 단계에서 선택한 리던던트 리페어 유닛으로 리페어한다. 즉, 리페어 로직(140)에 대한 퓨즈 프로그램을 통해서 선택된 메인 리페어 유닛이 리던던트 리페어 유닛으로 대체될 것이다.
S228 단계에서, 테스트 용이화 블록(130)은 메인 셀 어레이(110)에 정정 불가한 페일 비트 상태(UFB)의 리페어 유닛이 존재하는지 체크한다. 만일, 메인 셀 어레이(110)에 정정 불가한 페일 비트 상태(UFB)의 리페어 유닛이 더 존재하는 경우(Yes 방향), 절차는 S220 단계로 복귀한다. 반면, 메인 셀 어레이(110)에 정정 불가한 페일 비트 상태(UFB)의 리페어 유닛이 더 이상 존재하지 않는 경우(No 방향), 절차는 S230 단계로 이동한다.
S230 단계에서, 테스트 용이화 블록(130)은 메인 리페어 유닛들 중에서 누적 페일 비트 수(CCFB)가 가장 큰 어느 하나의 메인 리페어 유닛을 선택할 것이다.
S232 단계에서, 테스트 용이화 블록(130)은 리던던트 리페어 유닛들 중에서 페일 비트가 존재하지 않는 상태(NFB)의 리던던트 리페어 유닛을 선택할 것이다. 하지만, 페일 비트가 존재하지 않는 상태(NFB)의 리던던트 리페어 유닛이 더 이상 남아있지 않은 경우에는 최소의 누적 페일 비트 수를 갖는 리던던트 리페어 유닛이 선택될 수 있다.
S234 단계에서, 테스트 용이화 블록(130)은 S230 단계에서 선택된 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)와 S232 단계에서 선택된 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)를 비교한다. 만일, 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)가 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)보다 크지 않은 경우(No 방향), 제반 리페어 절차는 종료된다. 반면, 메인 리페어 유닛(Main RU)의 누적 페일 비트 수(CCFB_M)가 리던던트 리페어 유닛(Redundant RU)의 누적 페일 비트 수(CCFB_R)보다 큰 경우(Yes 방향), 절차는 S236 단계로 이동한다.
S236 단계에서, 테스트 용이화 블록(130)은 S230 단계에서 선택된 메인 리페어 유닛(Main RU)을 S232 단계에서 선택된 리던던트 리페어 유닛(Redundant RU)으로 리페어한다. 이후, 절차는 새로운 메인 리페어 유닛을 선택하기 위한 S230 단계로 복귀한다.
이상에서는 복수의 리던던트 리페어 유닛들을 포함하는 경우의 본 발명의 리페어 절차가 설명되었다. 즉, 에러 정정 부호를 사용하는 리페어를 위해 정정 불가상태(UFB) 또는 누적 페일 비트 수가 가장 많은 메인 리페어 유닛이 우선적으로 선택된다. 반면, 리던던트 리페어 유닛에서는 페일 비트가 없거나 적은 리페어 유닛이 선택의 우선순위를 갖는다.
도 10은 도 1의 테스트 용이화 블록의 예시적인 구성을 보여주는 블록도이다. 도 10을 참조하면, 테스트 용이화 블록(130)은 ECC 회로(131), 메인 셀 레지스터(133), 리던던트 셀 레지스터(135), 그리고 리페어 컨트롤러(137)를 포함한다.
ECC 회로(131)는 메인 셀 어레이(110)로부터 독출되는 테스트 데이터(RD_Main)로부터 메인 리페어 유닛(Main RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)를 검출할 수 있다. 검출된 메인 리페어 유닛(Main RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)는 메인 셀 레지스터(133)에 전달된다. 더불어, ECC 회로(131)는 또한 리던던트 셀 어레이(120)로부터 독출되는 테스트 데이터(RD_Redundant)로부터 리던던트 리페어 유닛(Redundant RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)를 검출할 수 있다. 검출된 리던던트 리페어 유닛(Redundant RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)는 리던던트 셀 레지스터(135)에 전달된다.
메인 셀 레지스터(133)는 ECC 회로(131)로부터 제공되는 메인 리페어 유닛들(Main RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)를 저장한다. 그리고 메인 셀 레지스터(133)는 어드레스 디코더(미도시)로부터 제공되는 메인 리페어 유닛의 어드레스(ADDR)도 저장할 수 있다. 예를 들면, 메인 셀 레지스터(133)는 메인 리페어 유닛의 어드레스(ADDR)를 저장할 캠(CAM: Contents Addressable Memory)과 해당 어드레스의 누적 페일 비트 수(CCFB)를 저장 및 업데이트할 수 있는 카운터(Counter)를 포함할 수 있다.
리던던트 셀 레지스터(135)는 ECC 회로(131)로부터 제공되는 리던던트 리페어 유닛들(Redundant RUs) 각각의 페일 비트 상태(CFB, UFB, NBF) 및 누적 페일 비트 수(CCFB)를 저장한다. 그리고 리던던트 셀 레지스터(135)는 어드레스 디코더(미도시)로부터 제공되는 리던던트 리페어 유닛의 어드레스(ADDR)도 저장할 수 있다. 예를 들면, 리던던트 셀 레지스터(135)는 리던던트 리페어 유닛의 어드레스(ADDR)를 저장할 캠(CAM: Contents Addressable Memory)과 해당 어드레스의 누적 페일 비트 수(CCFB)를 저장 및 업데이트할 수 있는 카운터(Counter)를 포함할 수 있다.
리페어 컨트롤러(137)는 메인 셀 레지스터(133) 및 리던던트 셀 레지스터(135)에 저장된 데이터를 이용하여 본 발명의 리페어 동작을 수행한다. 리페어 컨트롤러(137)는 메인 셀 레지스터(133)에 저장된 리페어 유닛들 각각의 누적 페일 비트 수(CCFB)와, 리던던트 셀 레지스터(135)에 저장된 리페어 유닛들 각각의 누적 페일 비트 수(CCFB)를 비교하여 리페어 여부를 결정한다. 만일, 리페어가 결정되면, 리페어 컨트롤러(137)는 메인 셀 레지스터(133)의 캠(CAM)에 저장된 어드레스를 리던던트 셀 레지스터(135)의 캠(CAM)에 저장된 어드레스로 맵핑을 변환할 것이다. 이를 위해 리페어 컨트롤러(137)는 비교기(132)와 어드레스 변환기(134)를 포함할 수 있다. 리페어를 위해 변환된 어드레스는 리페어 로직(140)의 프로그램 동작에서 사용될 것이다.
도 11a 및 도 11b는 도 10의 메인 셀 레지스터의 특징을 설명하기 위한 도면들이다. 도 11a는 예시적인 메인 셀 레지스터(133a)의 구성을 보여주는 테이블이다. 도 11a를 참조하면, 메인 셀 레지스터(133a)는 메인 리페어 유닛들의 어드레스를 저장하는 캠(CAM)에 대응하는 레지스터, 누적 페일 비트 수(CCFB)를 저장하는 레지스터, 그리고 페일 비트 상태(FB Status, CFB/UFB/NFB)를 저장하는 레지스터를 포함할 수 있다. 예를 들면, 도 8의 메인 셀 어레이(110)에 대응하는 메인 셀 레지스터(133a)의 경우, 8개의 레지스터 세트들이 구성될 수 있다.
정정 불가 페일 비트를 포함하는 메인 리페어 유닛(MRU<0>)의 어드레스(ADDR) 및 그에 대응하는 누적 페일 비트 수(CCFB_M = 200), 그리고 페일 비트 상태(UE)가 하나의 레지스터 셋을 구성할 수 있다. 그리고 나머지 7개의 메인 리페어 유닛들 각각에 대한 어드레스, 누적 페일 비트 수(CCFB), 그리고 페일 비트 상태(FB Status)들이 레지스터 세트들 단위로 저장될 수 있다.
도 11b는 도 11a의 메인 셀 레지스터(133a)의 업데이트 방법을 간략히 보여주는 순서도이다. 도 11b를 참조하면, 레지스터 세트의 수가 충분한 경우, 메인 리페어 유닛들 각각의 정보가 메인 셀 레지스터(133a)에 모두 저장될 수 있다.
S311 단계에서, 메인 리페어 유닛들 중 어느 하나가 선택된다. 예를 들면, 어드레스(ADDR) 순서에 따라 메인 리페어 유닛들이 선택될 수 있을 것이다.
S313 단계에서, 선택된 메인 리페어 유닛에 저장된 테스트 데이터가 독출될 수 있다. 즉, 메인 리페어 유닛에 저장된 복수의 부호어들이 읽혀지고 ECC 회로(131)에 전달될 것이다. ECC 회로(131)는 전달된 복수의 부호어들 각각에 포함되는 에러 비트를 검출한다.
S315 단계에서, ECC 회로(131)는 부호어들 각각으로부터 검출된 에러 비트의 수를 참조하여 선택된 리페어 유닛의 페일 비트 상태(FB Status, CFB/UFB/NFB)를 결정한다. 그리고 에러 비트가 검출된 경우, 각 부호어들에 포함되는 정정 가능한 에러 비트의 수를 카운트하여 누적 페일 비트 수(CCFB)를 계산할 수 있을 것이다.
S317 단계에서, 선택된 리페어 유닛에 대응하는 어드레스(ADDR), 페일 비트 상태(FB Status, CFB/UFB/NFB), 그리고 누적 페일 비트 수(CCFB)가 대응하는 레지스터 세트에 저장된다.
S319 단계에서, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛인지 판단한다. 즉, 페일 비트 상태(FB Status, CFB/UFB/NFB)와 누적 페일 비트 수(CCFB)를 검출할 리페어 유닛이 메인 메모리 셀(110)에 존재하지 않는지 체크된다. 만일, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛인 경우(Yes 방향), 메인 셀 레지스터(133a)의 업데이트 동작은 종료된다. 반면, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛이 아닌 경우(No 방향), 절차는 S311 단계로 복귀하여 새로운 메인 리페어 유닛이 선택될 것이다.
도 12a 및 도 12b는 도 10의 리던던트 셀 레지스터의 특징을 설명하기 위한 도면들이다. 도 12a는 예시적인 리던던트 셀 레지스터(135a)의 구성을 보여주는 테이블이다. 도 12a를 참조하면, 리던던트 셀 레지스터(135a)는 리던던트 리페어 유닛들의 어드레스를 저장하는 캠(CAM)에 대응하는 레지스터, 누적 페일 비트 수(CCFB)를 저장하는 레지스터, 그리고 페일 비트 상태(FB Status, CFB/UFB/NFB)를 저장하는 레지스터를 포함할 수 있다. 예를 들면, 도 8의 리던던트 셀 어레이(120)에 대응하는 리던던트 셀 레지스터(135a)의 경우, 4개의 레지스터 세트들이 포함될 수 있다.
정정 불가 페일 비트를 포함하는 리던던트 리페어 유닛(RRU<2>)의 어드레스(ADDR) 및 그에 대응하는 누적 페일 비트 수(CCFB_R = 150), 그리고 페일 비트 상태(UFB)가 하나의 레지스터 셋을 구성할 수 있다. 그리고 나머지 3개의 리던던트 리페어 유닛들 각각에 대한 어드레스, 누적 페일 비트 수(CCFB), 그리고 페일 비트 상태들이 레지스터 세트들 단위로 저장될 수 있다.
도 12b는 도 12a의 리던던트 셀 레지스터(135a)의 업데이트 방법을 간략히 보여주는 순서도이다. 도 12b를 참조하면, 레지스터 세트의 수가 충분한 경우, 메인 리페어 유닛들 각각의 정보가 리던던트 셀 레지스터(135a)에 모두 저장될 수 있다.
S321 단계에서, 리던던트 리페어 유닛들 중 어느 하나가 선택된다. 예를 들면, 어드레스(ADDR) 순서에 따라 리던던트 리페어 유닛들이 선택될 수 있을 것이다.
S323 단계에서, 선택된 리던던트 리페어 유닛에 저장된 테스트 데이터가 독출될 수 있다. 즉, 리던던트 리페어 유닛에 저장된 복수의 부호어들이 읽혀지고 ECC 회로(131)에 전달될 것이다. ECC 회로(131)는 전달된 복수의 부호어들 각각에 포함되는 에러 비트를 검출할 것이다.
S325 단계에서, ECC 회로(131)는 부호어들 각각으로부터 검출된 에러 비트의 수를 참조하여 선택된 리페어 유닛의 페일 비트 상태(FB Status, CFB/UFB/NFB)를 결정한다. 그리고 에러 비트가 검출된 경우, 각 부호어들에 포함되는 정정 가능한 에러 비트의 수를 카운트하여 누적 페일 비트 수(CCFB)를 계산할 수 있을 것이다.
S327 단계에서, 선택된 리페어 유닛에 대응하는 어드레스(ADDR), 페일 비트 상태(FB Status, CFB/UFB/NFB), 그리고 누적 페일 비트 수(CCFB)가 대응하는 리페어 셀 레지스터(135a)의 각 레지스터 세트에 저장된다.
S329 단계에서, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redundant RUs) 중에서 마지막 리페어 유닛인지 판단한다. 즉, 페일 비트 상태(FB Status, CFB/UFB/NFB)와 누적 페일 비트 수(CCFB)를 검출할 리페어 유닛이 리던던트 메모리 셀(120)에 존재하지 않는지 체크된다. 만일, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redundant RUs) 중에서 마지막 리페어 유닛인 경우(Yes 방향), 리던던트 셀 레지스터(135a)의 업데이트 동작은 종료된다. 반면, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redundant RUs) 중에서 마지막 리페어 유닛이 아닌 경우(No 방향), 절차는 S321 단계로 복귀하고, 새로운 리던던트 리페어 유닛이 선택될 것이다.
이상의 도 11a, 도 11b, 도 12a, 그리고 도 12b를 통해서 메인 셀 레지스터(133) 및 리던던트 셀 레지스터(135)에 포함되는 레지스터 세트의 설정 방법이 간략히 설명되었다.
도 13a 및 도 13b는 도 10의 메인 셀 레지스터의 다른 특징을 설명하기 위한 도면들이다. 도 13a는 다른 실시 예에 따른 메인 셀 레지스터(133b)의 구성을 보여주는 테이블이다. 도 13a를 참조하면, 메인 셀 레지스터(133b)는 메인 리페어 유닛들의 어드레스를 저장하는 캠(CAM)에 대응하는 레지스터, 누적 페일 비트 수(CCFB)를 저장하는 레지스터, 그리고 페일 비트 상태(FB Status, CFB/UFB/NFB)를 저장하는 레지스터를 포함할 수 있다. 하지만, 메인 셀 레지스터(133b)에 포함되는 레지스터 세트의 수가 메인 리페어 유닛들의 수보다 부족한 경우를 보여준다.
예를 들면, 도 8에 도시된 메인 리페어 유닛들의 수는 8개이지만, 메인 셀 레지스터(133b)에는 4개의 레지스터 세트들만이 포함될 수 있다. 이때, 메인 셀 레지스터(133b)에는 정정 불가 상태(UFB)의 메인 리페어 유닛이 최우선적으로 저장된다. 그리고 메인 셀 레지스터(133b)에는 누적 페일 비트 수(CCFB_M)가 많은 메인 리페어 유닛이 그 다음 우선순위로 저장될 수 있다.
예시적으로, 정정 불가 상태(UFB)인 메인 리페어 유닛(MRU<0>)의 어드레스(ADDR) 및 그에 대응하는 누적 페일 비트 수(CCFB_M = 200), 그리고 페일 비트 상태(UE)가 하나의 레지스터 셋에 저장된다. 그리고 나머지 7개의 메인 리페어 유닛들 중에서 누적 페일 비트 수(CCFB_M)가 큰 것들 순서로 메인 셀 레지스터(133b)가 채워진다. 즉, 누적 페일 비트 수(CCFB_M)가 '50'인 메인 리페어 유닛(MRU<6>), 누적 페일 비트 수(CCFB_M)가 '40'인 메인 리페어 유닛(MRU<3>), 그리고 누적 페일 비트 수(CCFB_M)가 '30'인 메인 리페어 유닛(MRU<1>)이 순서대로 메인 셀 레지스터(133b)에 체워질 수 있다.
도 13b는 도 13a의 메인 셀 레지스터(133b)의 업데이트 방법을 간략히 보여주는 순서도이다. 도 13b를 참조하면, 메인 셀 레지스터(133b)에 구비되는 레지스터 세트의 수가 충분치 못한 경우, 누적 페일 비트 수(CCFB_M)의 크기에 따른 우선순위로 메인 셀 레지스터(133a)에 저장될 수 있다.
S331 단계에서, 메인 리페어 유닛들 중 어느 하나가 선택된다. 예를 들면, 어드레스(ADDR) 순서에 따라 메인 리페어 유닛들이 선택될 수 있을 것이다.
S333 단계에서, 선택된 메인 리페어 유닛에 저장된 테스트 데이터가 독출될 수 있다. 즉, 메인 리페어 유닛에 저장된 복수의 부호어들이 읽혀지고 ECC 회로(131)에 전달될 것이다. ECC 회로(131)는 전달된 복수의 부호어들 각각에 포함되는 에러 비트를 검출한다.
S335 단계에서, ECC 회로(131)는 부호어들 각각으로부터 검출된 에러 비트의 수를 참조하여 선택된 리페어 유닛의 페일 비트 상태(FB Status, CFB/UFB/NFB)를 결정한다. 그리고 에러 비트가 검출된 경우, 각 부호어들에 포함되는 정정 가능한 에러 비트의 수를 카운트하여 누적 페일 비트 수(CCFB_M)를 계산할 수 있을 것이다.
S337 단계에서, 리페어 컨트롤러(137, 도 10 참조)는 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_M)와 현재의 메인 셀 레지스터(133b)에 저장된 리페어 유닛들의 최소 누적 페일 비트 수(Min CCFB_M)를 비교한다. 만일, 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_M)가 최소 누적 페일 비트 수(Min CCFB_M)보다 크지 않은 경우(No 방향), 절차는 S331 단계로 복귀한다. 반면, 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_M)가 최소 누적 페일 비트 수(Min CCFB_M)보다 큰 경우(Yes 방향), 절차는 S337 단계로 이동한다.
S337 단계에서, 리페어 컨트롤러(137)는 메인 셀 레지스터(133b)의 최소 누적 페일 비트 수(Min CCFB_M)를 갖는 레지스터 세트를 S331 단계에서 선택된 리페어 유닛의 정보로 덮어쓰기 한다. 즉, 최소 누적 페일 비트 수(Min CCFB_M)를 갖는 레지스터 세트에 선택된 리페어 유닛의 어드레스(ADDR)와 누적 페일 비트 수(CCFB_M), 페일 비트 상태(FB Status, CFB/UFB/NFB)를 기입한다.
S338 단계에서, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛인지 판단한다. 즉, 페일 비트 상태(FB Status)와 누적 페일 비트 수(CCFB_M)를 검출할 리페어 유닛이 메인 메모리 셀(110)에 존재하지 않는지 체크된다. 만일, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛인 경우(Yes 방향), 메인 셀 레지스터(133b)의 업데이트 동작은 종료된다. 반면, 현재 선택된 리페어 유닛이 메인 리페어 유닛들(Main RUs) 중에서 마지막 리페어 유닛이 아닌 경우(No 방향), 절차는 S331 단계로 복귀하여 새로운 메인 리페어 유닛이 선택될 것이다.
도 14a 및 도 14b는 도 10의 리던던트 셀 레지스터의 다른 특징을 설명하기 위한 도면들이다. 도 14a는 도 12a의 리던던트 셀 레지스터(135a)와 다른 특징을 갖는 리던던트 셀 레지스터(135b)의 구성을 보여주는 테이블이다. 도 14a를 참조하면, 리던던트 셀 레지스터(135b)는 리던던트 리페어 유닛들의 어드레스를 저장하는 캠(CAM)에 대응하는 레지스터, 누적 페일 비트 수(CCFB_R)를 저장하는 레지스터, 그리고 페일 비트 상태(FB Status, CFB/UFB/NFB)를 저장하는 레지스터를 포함할 수 있다. 반면, 도 12a의 리던던트 셀 레지스터(135a)에 비하여 적은 수(2 개)의 레지스터 세트가 리던던트 셀 레지스터(135b)에 포함될 수 있다.
레지스터 세트의 수가 제한됨에 따라, 리던던트 셀 레지스터(135b)에는 제한된 수의 리던던트 리페어 유닛(RRU) 정보만이 저장될 것이다. 예를 들면, 도 8의 리던던트 셀 어레이(120)에는 4개의 리던던트 리페어 유닛들(RRUs)이 존재한다. 하지만, 리던던트 셀 레지스터(135b)에는 그 중 2개의 리던던트 리페어 유닛(RRU) 정보만이 저장되어야 한다. 이런 조건에서, 페일 비트가 없는 상태(NFB)의 리페어 유닛이 우선적으로 리던던트 셀 레지스터(135b)에 저장된다. 만일, 페일 비트가 없는 리페어 유닛이 존재하지 않는 경우에는 누적 페일 비트 수(CCFB_R)가 적은 리페어 유닛이 높은 우선순위로 리던던트 셀 레지스터(135b)에 저장될 수 있다.
상술한 리던던트 셀 레지스터(135b)의 설정 정책에 따르면, 페일 비트가 없는 상태(NFB)의 리페어 유닛(RRU<0>)이 가장 먼저 리던던트 셀 레지스터(135b)에 저장된다. 이어서, 페일 비트가 존재하지만 누적 페일 비트 수(CCFB_R=20)가 가장 적은 리페어 유닛(RRU<1>)이 리던던트 셀 레지스터(135b)에 저장될 것이다.
도 14b는 도 14a의 리던던트 셀 레지스터(135b)의 업데이트 방법을 간략히 보여주는 순서도이다. 도 14b를 참조하면, 레지스터 세트의 수가 충분치 못한 경우, 리던던트 리페어 유닛들 중 우선순위가 높은 것들의 정보만이 리던던트 셀 레지스터(135b)에 저장될 수 있다.
S341 단계에서, 리던던트 리페어 유닛들 중 어느 하나가 선택된다. 예를 들면, 어드레스(ADDR) 순서에 따라 리던던트 리페어 유닛들이 선택될 수 있을 것이다.
S343 단계에서, 선택된 리던던트 리페어 유닛에 저장된 테스트 데이터가 독출될 수 있다. 즉, 리던던트 리페어 유닛에 저장된 복수의 부호어들이 읽혀지고 ECC 회로(131)에 전달될 것이다. ECC 회로(131)는 전달된 복수의 부호어들 각각에 포함되는 에러 비트를 검출할 것이다.
S345 단계에서, ECC 회로(131)는 부호어들 각각으로부터 검출된 에러 비트의 수를 참조하여 선택된 리페어 유닛의 페일 비트 상태(FB Status, CFB/UFB/NFB)를 결정한다. 그리고 에러 비트가 검출된 경우, 각 부호어들에 포함되는 정정 가능한 에러 비트의 수를 카운트하여 누적 페일 비트 수(CCFB_R)를 계산할 수 있을 것이다.
S346 단계에서, 리페어 컨트롤러(137, 도 10 참조)는 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_R)와 현재의 리던던트 셀 레지스터(135b)에 저장된 리페어 유닛들 중에서 최대 누적 페일 비트 수(Max CCFB_R)를 비교한다. 만일, 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_R)가 최대 누적 페일 비트 수(Max CCFB_R)보다 작지 않은 경우(No 방향), 절차는 S341 단계로 복귀한다. 반면, 선택된 리페어 유닛의 누적 페일 비트 수(CCFB_R)가 최대 누적 페일 비트 수(Max CCFB_R)보다 작은 경우(Yes 방향), 절차는 S347 단계로 이동한다.
S347 단계에서, 리페어 컨트롤러(137)는 리던던트 셀 레지스터(135b)의 최대누적 페일 비트 수(Max CCFB_R)를 갖는 레지스터 세트에 S341 단계에서 선택된 리페어 유닛의 정보로 덮어쓴다. 즉, 리페어 컨트롤러(137)는 최대 누적 페일 비트 수(Max CCFB_R)를 갖는 레지스터 세트에 선택된 리페어 유닛의 어드레스(ADDR)와 누적 페일 비트 수(CCFB_R), 페일 비트 상태(FB Status, CFB/UFB/NFB)를 기입한다.
S329 단계에서, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redjndant RUs) 중에서 마지막 리페어 유닛인지 판단한다. 즉, 페일 비트 상태(FB Status, CFB/UFB/NFB)와 누적 페일 비트 수(CCFB_R)를 검출할 리페어 유닛이 리던던트 메모리 셀(120)에 존재하지 않는지 체크된다. 만일, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redundant RUs) 중에서 마지막 리페어 유닛인 경우(Yes 방향), 리던던트 셀 레지스터(135b)의 업데이트 동작은 종료된다. 반면, 현재 선택된 리페어 유닛이 리던던트 리페어 유닛들(Redundant RUs) 중에서 마지막 리페어 유닛이 아닌 경우(No 방향), 절차는 S341 단계로 복귀하고, 새로운 리던던트 리페어 유닛이 선택될 것이다.
이상의 도 13a, 도 13b, 도 14a, 그리고 도 14b를 통해서 메인 셀 레지스터(133) 및 리던던트 셀 레지스터(135)에 포함되는 레지스터 세트의 수가 충분치 못한 경우에 효율적으로 리페어를 수행하기 위한 방법이 설명되었다.
도 15는 본 발명의 실시 예에 따른 디램을 포함하는 적층 메모리 칩의 구조를 도시한 블록도이다. 도 15를 참조하면, 적층 메모리 칩(1000)은 PCB(1100), TSV 인터포저 층(1150), 호스트 다이(1200), 그리고 HBM(1300)을 포함할 수 있다.
적층 메모리 칩(1000)은 TSV 인터포저 층(1150)을 사용하여 HBM(1300)과 호스트 다이(1200)를 연결한다. TSV 인터포저 층(1150)은 PCB(1100)의 상부에 배치되고 플립 칩 범프(FB)들을 통해 PCB(1100)와 전기적으로 연결된다.
TSV 인터포저 층(1150)의 상부에는 호스트 다이(1200)와, HBM(1300) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 배치될 수 있다. HBM(1300) 구조를 구현하기 위해 복수의 디램 다이들(1310~1340)에는 TSV 라인들이 형성된다. TSV 라인들은 복수의 디램 다이들(1310~1340)들 사이에 형성된 마이크로 범프(MB)들과 전기적으로 연결될 수 있다.
여기서, 복수의 디램 다이들(1310~1340) 각각은 도 1의 반도체 메모리 장치(100)로 구현될 수 있다. 즉, 복수의 디램 다이들(1310~1340) 각각은 본 발명의 에러 정정 부호를 이용하는 리페어를 적용하여 제조될 수 있을 것이다.
도 16은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 입출력 허브(2200), 입출력 컨트롤러 허브(2300), 적어도 하나의 디램 모듈(2400) 및 그래픽 카드(2500)를 포함한다.
프로세서(2100)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2100)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 프로세서(2100)는 디램 모듈(2400)의 동작을 제어하는 메모리 컨트롤러(2150)를 포함할 수 있다. 프로세서(2100)에 포함된 메모리 컨트롤러(2150)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(2150)와 디램 모듈(2400) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 디램 모듈(2400)이 연결될 수 있다. 메모리 컨트롤러(2150)는 입출력 허브(2200) 내에 위치할 수 있다. 메모리 컨트롤러(2150)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
디램 모듈(2400)은 메모리 컨트롤러(2150)로부터 제공된 데이터를 저장하는 복수의 디램 장치들을 포함할 수 있다. 디램 장치들 각각은 도 1의 반도체 메모리 장치(100)로 구현될 수 있다.
입출력 허브(2200)는 그래픽 카드(2500)와 같은 장치들과 프로세서(2100) [0113] 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2200)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 입출력 허브(2200)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2200)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2500)는 AGP 또는 PCIe를 통하여 입출력 허브(2200)와 연결될 수 있다. 그래픽 카드(2500)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(2500)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다.
입출력 컨트롤러 허브(2300)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2300)는 내부 버스를 통하여 입출력 허브(2200)와 연결될 수 있다. 예를 들어, 입출력 허브(2200)와 입출력 컨트롤러 허브(2300)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2300)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (19)

  1. 메인 셀 어레이 및 리던던트 셀 어레이로 구성된 메모리 셀 어레이와 에러 정정 부호(ECC) 로직을 포함하는 반도체 메모리 장치의 리페어 방법에 있어서:
    상기 메인 셀 어레이의 메인 리페어 유닛 및 상기 리던던트 셀 어레이의 리던던트 리페어 유닛 각각의 페일 비트를 검출하는 단계;
    상기 메인 리페어 유닛 및 상기 리던던트 리페어 유닛 각각에서 검출된 상기 페일 비트에 대해 상기 에러 정정 부호(ECC) 로직을 사용하여 정정 가능한지를 판별하여 제 1 정정 가능 상태 및 제 2 정정 가능 상태를 결정하는 단계;
    상기 메인 리페어 유닛의 제 1 누적 페일 비트 수와, 상기 리던던트 리페어 유닛의 제 2 누적 페일 비트 수를 계산하는 단계; 그리고
    상기 제 1 및 제 2 정정 가능 상태들, 그리고 상기 제 1 및 제 2 누적 페일 비트 수들에 따라 상기 메인 리페어 유닛을 상기 리던던트 리페어 유닛으로 대체할지 여부를 판단하고, 상기 판단 결과에 따라 리페어 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 리페어 방법.
  2. 제 1 항에 있어서,
    상기 제 1 정정 가능 상태가 정정 불가에 대응하고, 상기 제 2 정정 가능 상태가 정정 가능에 대응하는 경우, 상기 메인 리페어 유닛은 상기 리던던트 리페어 유닛으로 대체되는 반도체 메모리 장치의 리페어 방법.
  3. 제 1 항에 있어서,
    상기 제 1 정정 가능 상태 및 상기 제 2 정정 가능 상태가 각각 정정 가능에 대응하고, 상기 제 1 누적 페일 비트 수가 상기 제 2 누적 페일 비트 수보다 큰 경우, 상기 메인 리페어 유닛은 상기 리던던트 리페어 유닛으로 대체되는 반도체 메모리 장치의 리페어 방법.
  4. 제 1 항에 있어서,
    상기 제 1 정정 가능 상태 및 상기 제 2 정정 가능 상태가 각각 정정 가능에 대응하고, 상기 제 1 누적 페일 비트 수가 상기 제 2 누적 페일 비트 수보다 크지 않은 경우, 상기 메인 리페어 유닛의 상기 리던던트 리페어 유닛으로의 대체는 차단되는 반도체 메모리 장치의 리페어 방법.
  5. 제 1 항에 있어서,
    상기 제 1 정정 가능 상태는 페일 비트가 존재하지 않는 상태에 대응하고, 상기 제 2 정정 가능 상태는 정정 불가에 대응하면, 상기 메인 리페어 유닛의 상기 리던던트 리페어 유닛으로의 대체는 차단되는 반도체 메모리 장치의 리페어 방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 정정 가능 상태들을 결정하는 단계에서, 상기 메인 리페어 유닛에 포함되는 복수의 메인 부호어 유닛 중 적어도 하나가 정정 불가한 경우 상기 제 1 정정 가능 상태는 정정 불가로 결정되며,
    상기 리던던트 리페어 유닛에 포함되는 복수의 리던던트 부호어 유닛 중 적어도 하나가 정정 불가한 경우 상기 제 2 정정 가능 상태는 정정 불가로 결정되는 반도체 메모리 장치의 리페어 방법.
  7. 제 6 항에 있어서,
    상기 제 1 누적 페일 비트 수는 상기 복수의 메인 부호어 유닛 각각의 페일 비트들의 수를 합산한 값이며, 상기 제 2 누적 페일 비트 수는 상기 복수의 리던던트 부호어 유닛 각각의 페일 비트들의 수를 합산한 값인 반도체 메모리 장치의 리페어 방법.
  8. 복수의 메인 리페어 유닛들을 포함하는 메인 셀 어레이;
    복수의 리던던트 리페어 유닛들을 포함하는 리던던트 셀 어레이;
    상기 복수의 메인 및 리던던트 리페어 유닛들 각각에서 출력되는 데이터의 에러를 정정하는 에러 정정 부호 로직; 그리고
    상기 복수의 메인 및 리던던트 리페어 유닛들 각각의 페일 비트를 검출하고, 상기 복수의 메인 및 리던던트 리페어 유닛들 각각의 페일 비트가 상기 에러 정정 부호 로직을 사용하여 정정 가능한 지 여부를 판별하고, 상기 복수의 메인 및 리던던트 리페어 유닛들 각각에 대해 누적 페일 비트 수를 계산하고, 상기 판별의 결과 및 상기 계산의 결과에 기초하여 적어도 하나의 메인 리페어 유닛을 적어도 하나의 리던던트 리페어 유닛으로 대체하는 테스트 용이화 블록을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 메인 리페어 유닛들 또는 상기 복수의 리던던트 리페어 유닛들 각각은 적어도 하나의 DRAM 셀을 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 테스트 용이화 블록은:
    상기 복수의 메인 리페어 유닛들의 페일 비트를 검출하여 제 1 결함 정보로 출력하고, 상기 복수의 리던던트 리페어 유닛들의 페일 비트를 검출하여 제 2 결함 정보로 출력하는 에러 검출 회로;
    상기 제 1 결함 정보에 대응하는 제 1 어드레스와 상기 제 1 결함 정보를 저장하는 메인 셀 레지스터;
    상기 제 2 결함 정보에 대응하는 제 2 어드레스와 상기 제 2 결함 정보를 저장하는 리던던트 셀 레지스터; 그리고
    상기 제 1 결함 정보와 상기 제 2 결함 정보를 비교하여 리페어를 수행하는 리페어 컨트롤러를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 결함 정보는 상기 복수의 메인 리페어 유닛들 각각의 페일 비트 수 및 페일 비트 상태를 포함하고, 상기 제 2 결함 정보는 상기 복수의 리던던트 리페어 유닛들 각각의 페일 비트 수 및 페일 비트 상태를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 메인 셀 레지스터에는 정정 불가한 페일 비트를 갖거나, 큰 페일 비트 수를 갖는 메인 리페어 유닛이 높은 우선순위로 저장되고,
    상기 리던던트 셀 레지스터에는 페일 비트가 존재하지 않거나 작은 페일 비트 수를 갖는 리던던트 유닛이 높은 우선순위로 저장되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 리페어 컨트롤러는 상기 메인 셀 레지스터와 상기 리던던트 셀 레지스터 각각에 저장된 우선순위에 따라 선택된 메인 리페어 유닛의 어드레스를 리던던트 리페어 유닛의 어드레스로 대체하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 메인 셀 레지스터 및 상기 리던던트 셀 레지스터는 각각 컨텐츠 어드레스블 메모리(CAM)을 포함하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 테스트 용이화 블록의 제어에 따라 상기 복수의 메인 리페어 유닛들 중 선택된 적어도 하나를 상기 복수의 리던던트 리페어 유닛들 중 선택된 적어도 하나로 리페어하는 리페어 로직을 더 포함하는 반도체 메모리 장치.
  16. 복수의 메인 리페어 유닛들 및 복수의 리던던트 리페어 유닛들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 저장된 데이터에 대한 에러 검출 및 에러 정정 연산을 수행하는 에러 정정 부호 로직; 그리고
    상기 에러 정정 부호 로직의 정정 능력에 기초하여, 상기 복수의 메인 리페어 유닛들 중 가장 큰 누적 페일 비트 수와 대응되는 제1 메인 리페어 유닛을, 상기 복수의 리던던트 리페어 유닛들 중 상기 제1 메인 리페어 유닛의 누적 페일 비트 수보다 작은 누적 페일 비트 수와 대응되는 제1 리던던트 리페어 유닛으로 대체하는 테스트 용이화 블록을 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 복수의 메인 리페어 유닛들 각각은 정정 불가 페일 비트를 포함하지 않는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제1 리던던트 리페어 유닛의 누적 페일 비트 수는 0인 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 테스트 용이화 블록은, 상기 제1 메인 리페어 유닛의 상기 페일 비트 수와 어드레스, 그리고 상기 제1 리던던트 리페어 유닛의 상기 페일 비트 수와 어드레스를 저장하는 컨텐츠 어드레스블 메모리(CAM)를 포함하는 반도체 메모리 장치.
KR1020180012900A 2018-02-01 2018-02-01 반도체 메모리 장치 및 그것의 리페어 방법 KR102451163B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020180012900A KR102451163B1 (ko) 2018-02-01 2018-02-01 반도체 메모리 장치 및 그것의 리페어 방법
US16/127,712 US10446253B2 (en) 2018-02-01 2018-09-11 Semiconductor memory device and repair method thereof
EP18210499.2A EP3522167A1 (en) 2018-02-01 2018-12-05 Semiconductor memory device and repair method thereof
SG10201900242YA SG10201900242YA (en) 2018-02-01 2019-01-11 Semiconductor Memory Device And Repair Method Thereof
CN201910044102.6A CN110111834A (zh) 2018-02-01 2019-01-17 半导体存储器装置及其修复方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180012900A KR102451163B1 (ko) 2018-02-01 2018-02-01 반도체 메모리 장치 및 그것의 리페어 방법

Publications (2)

Publication Number Publication Date
KR20190093358A KR20190093358A (ko) 2019-08-09
KR102451163B1 true KR102451163B1 (ko) 2022-10-06

Family

ID=64650145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180012900A KR102451163B1 (ko) 2018-02-01 2018-02-01 반도체 메모리 장치 및 그것의 리페어 방법

Country Status (5)

Country Link
US (1) US10446253B2 (ko)
EP (1) EP3522167A1 (ko)
KR (1) KR102451163B1 (ko)
CN (1) CN110111834A (ko)
SG (1) SG10201900242YA (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11182243B2 (en) 2018-02-15 2021-11-23 SK Hynix Inc. Memory system with adaptive information propagation and method of operating such memory
US11062758B2 (en) * 2018-09-19 2021-07-13 SK Hynix Inc. Memory system to process multiple word line failures with limited storage and method of operating such memory system
KR20200121179A (ko) * 2019-04-15 2020-10-23 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
WO2020240225A1 (en) * 2019-05-31 2020-12-03 Micron Technology, Inc. Embedded flash memory architecture implementing interconnection redundancy
US10922025B2 (en) * 2019-07-17 2021-02-16 Samsung Electronics Co., Ltd. Nonvolatile memory bad row management
CN110688249B (zh) * 2019-09-20 2023-04-07 上海励驰半导体有限公司 一种纠错码电路的注错检测电路
KR20210038096A (ko) * 2019-09-30 2021-04-07 에스케이하이닉스 주식회사 메모리 시스템, 데이터 시스템 및 그 동작방법
TWI709143B (zh) * 2019-11-20 2020-11-01 珠海南北極科技有限公司 記憶體的重新排序電路以及重新排序記憶體位元的方法
TWI711036B (zh) * 2020-01-22 2020-11-21 大陸商珠海南北極科技有限公司 記憶體的修復電路及方法
KR20210113841A (ko) * 2020-03-09 2021-09-17 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
TWI730767B (zh) * 2020-05-18 2021-06-11 瑞昱半導體股份有限公司 記憶體裝置
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
EP3985675B1 (en) * 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
CN114078562B (zh) * 2020-08-18 2023-08-25 长鑫存储技术有限公司 失效位元的修补方法及装置
CN114078564B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元的修补方法及装置
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
CN114078563B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元的修补方法及装置
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
EP3992972A4 (en) 2020-09-01 2023-07-05 Changxin Memory Technologies, Inc. METHOD AND APPARATUS FOR DETERMINING A FAILED BIT REPAIR PATTERN, AND CHIP
CN114121129B (zh) * 2020-09-01 2023-09-12 长鑫存储技术有限公司 失效位元修补方案的确定方法、装置及芯片
US11770137B1 (en) * 2020-09-21 2023-09-26 Infinera Corporation Error floor performance improvement of generalized product codes
US11495314B2 (en) * 2021-01-08 2022-11-08 Taiwan Semiconductor Manufacturing Company Limited Memory repair using optimized redundancy utilization
WO2022198494A1 (en) * 2021-03-24 2022-09-29 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank
WO2022198491A1 (en) 2021-03-24 2022-09-29 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium
CN112908402B (zh) * 2021-03-31 2022-05-10 长鑫存储技术有限公司 备用电路分派方法、装置、设备及介质
CN113409878A (zh) * 2021-06-30 2021-09-17 芯天下技术股份有限公司 闪存错误信息检测方法、替换方法、装置、设备及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040193966A1 (en) 2003-03-13 2004-09-30 Osamu Hirabayashi Semiconductor device
US20140317460A1 (en) 2012-01-01 2014-10-23 Mosys, Inc. Memory device with background built-in self-repair using background built-in self-testing
US20160005493A1 (en) 2013-01-21 2016-01-07 Cisco Technology, Inc. Methods and apparatus for testing and repairing digital memory circuits

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09147600A (ja) 1995-11-29 1997-06-06 Advantest Corp 半導体試験用救済アドレス解析方式
JP2000339992A (ja) * 2000-01-01 2000-12-08 Hitachi Ltd 半導体試験装置
US20020108073A1 (en) * 2001-02-02 2002-08-08 Hughes Brian William System for and method of operating a programmable column fail counter for redundancy allocation
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
US6937531B2 (en) * 2003-07-21 2005-08-30 Infineon Technologies Ag Memory device and method of storing fail addresses of a memory cell
US7379330B2 (en) * 2005-11-08 2008-05-27 Sandisk Corporation Retargetable memory cell redundancy methods
US20080270854A1 (en) 2007-04-24 2008-10-30 Micron Technology, Inc. System and method for running test and redundancy analysis in parallel
TWI409820B (zh) 2009-02-18 2013-09-21 King Yuan Electronics Co Ltd Semiconductor Test System with Self - Test for Memory Repair Analysis
US20100332894A1 (en) 2009-06-30 2010-12-30 Stephen Bowers Bit error threshold and remapping a memory device
KR20170134989A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US9007856B2 (en) 2012-11-21 2015-04-14 Samsung Electronics Co., Ltd. Repair control circuit and semiconductor memory device including the same
US9619318B2 (en) * 2013-02-22 2017-04-11 Intel Deutschland Gmbh Memory circuits, method for accessing a memory and method for repairing a memory
KR102083266B1 (ko) * 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
CN105097045B (zh) * 2014-04-15 2020-11-24 爱德万测试公司 用于nand闪存器件中的缺陷修复的方法和装置
KR102189780B1 (ko) 2014-08-11 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102238706B1 (ko) 2014-11-28 2021-04-09 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN107430558B (zh) * 2015-03-09 2020-12-01 东芝存储器株式会社 半导体存储装置
KR20160138617A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치 및 방법
KR102434053B1 (ko) 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102634421B1 (ko) * 2016-11-21 2024-02-06 에스케이하이닉스 주식회사 페일 비트 카운터 및 이를 포함하는 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040193966A1 (en) 2003-03-13 2004-09-30 Osamu Hirabayashi Semiconductor device
US20140317460A1 (en) 2012-01-01 2014-10-23 Mosys, Inc. Memory device with background built-in self-repair using background built-in self-testing
US20160005493A1 (en) 2013-01-21 2016-01-07 Cisco Technology, Inc. Methods and apparatus for testing and repairing digital memory circuits

Also Published As

Publication number Publication date
US10446253B2 (en) 2019-10-15
CN110111834A (zh) 2019-08-09
KR20190093358A (ko) 2019-08-09
US20190237154A1 (en) 2019-08-01
EP3522167A1 (en) 2019-08-07
SG10201900242YA (en) 2019-09-27

Similar Documents

Publication Publication Date Title
KR102451163B1 (ko) 반도체 메모리 장치 및 그것의 리페어 방법
KR102189780B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US8874979B2 (en) Three dimensional(3D) memory device sparing
US7840860B2 (en) Double DRAM bit steering for multiple error corrections
CN101369240B (zh) 用于在信息处理系统中管理存储错误的系统和方法
US8914708B2 (en) Bad wordline/array detection in memory
US10078567B2 (en) Implementing fault tolerance in computer system memory
US9042191B2 (en) Self-repairing memory
US9262284B2 (en) Single channel memory mirror
KR20170054182A (ko) 반도체 장치
CN115168087B (zh) 一种确定内存故障的修复资源粒度的方法及装置
US20050240838A1 (en) Semiconductor memory device having code bit cell array
US8995217B2 (en) Hybrid latch and fuse scheme for memory repair
WO2023142429A1 (zh) 一种易失性存储介质不可纠正错误的预测方法和相关设备
US11817169B2 (en) Memory, memory system and operation method of memory system
US20240096439A1 (en) Selective per die dram ppr for cxl type 3 device
CN113495674B (zh) 读写方法及存储器装置
US20240143438A1 (en) Memory including error correction circuit and operation method of memory
US20240021260A1 (en) Memory, memory system and operation method of memory
US11874734B2 (en) Memory and operation method of the same
KR20220144129A (ko) 메모리 장치 및 그것을 포함하는 반도체 시스템
KR20070074322A (ko) 메모리 시스템에 있어서 메모리 미러링 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant