CN110688249B - 一种纠错码电路的注错检测电路 - Google Patents

Abstract

一种纠错码电路的注错检测电路，包括，注错数据处理模块，用于对原始的第一注错数据进行处理，得到第二注错数据，第二注错数据中数值为1的比特位数n小于或等于纠错码电路的最大报错比特位数；源数据注错模块，用于根据第二注错数据对原始的第一源数据进行注错，得到第二源数据，第二源数据中的错误比特位数为n；结果检测模块，用于根据纠错码电路输出的校验结果确定纠错码电路是否异常，校验结果是纠错码电路对第二源数据和所述第一源数据的校验码进行校验得到的。本发明能够避免多次注入的注错数据中数值为1的比特位数大于2时，可以根据纠错码电路的校验结果推导出源数据的问题，从而提高源数据的安全性。

Description

一种纠错码电路的注错检测电路

技术领域

本发明实施例涉及片上系统(SoC)技术领域，尤其涉及片上系统的纠错码电路的检验。

背景技术

随着半导体工艺的快速发展，存储介质的集中度和存储容量越来越高，所以，对于读取存储介质时的临时性错误越来越敏感。纠错码(ECC)是一种常用的用以增加高集成度存储介质的稳定性和容错能力的技术，而单纠错-双检错(SEC-DED)是目前应用较为广泛的ECC技术。通常，SEC-DED电路可以获取包含源数据和校验码的纠错码，根据该校验码可以纠正源数据的一个码字中的单比特错误，并能够发现源数据的一个码字中的两比特错误。

为了保证SEC-DED电路在片上系统(SoC)中稳定运行，需要设置注错检测电路，从而通过该注错检测电路来对SEC-DED电路进行检测，以防止SEC-DED电路本身出错。比如，可以向注错检测电路输入注错数据，该注错数据中包含数值为1的比特位，这样，在根据该注错数据对第一源数据进行注错后，可以对第一源数据中对应的比特位的数值进行翻转，再将翻转后得到的第二源数据输入到SEC-DED电路中，检测SEC-DED电路能否发现输入的第二源数据出错。若SEC-DED电路能发现输入的第二源数据出错，则确定SEC-DED电路正常；若SEC-DED电路不能发现输入的第二源数据出错，则确定SEC-DED电路异常。

通常，为了提高检测的覆盖率，注错检测电路允许对码字的每个比特进行注错。然而，由于SEC-DED电路只能发现码字中的两比特错误，对于超过两比特的错误是无法发现的，这样，黑客可能会多次注入注错数据且这些注错数据中数值为1的比特位数大于2,再通过观测SEC-DED电路的校验结果来获取源数据的一些特征，从而推导出部分或全部源数据，导致源数据泄露。

发明内容

为了解决现有技术存在的不足，本发明提供一种纠错码电路的注错检测电路，能够提高源数据的安全性。

为实现上述目的，本发明至少一个实施例提供一种纠错码电路的注错检测电路，包括，注错数据处理模块、源数据注错模块和结果检测模块，其中，

所述注错数据处理模块，用于对原始的第一注错数据进行处理，得到第二注错数据，所述第二注错数据中数值为1的比特位数n小于或等于纠错码电路的最大报错比特位数；

所述源数据注错模块，用于根据所述第二注错数据对原始的第一源数据进行注错，得到第二源数据，所述第二源数据中的错误比特位数为所述n；

所述结果检测模块，用于根据所述纠错码电路输出的校验结果确定所述纠错码电路是否异常，所述校验结果是所述纠错码电路对所述第二源数据和所述第一源数据的校验码进行校验得到的。

在一个可选的实施例中，所述注错数据处理模块包括，n个处理子模块和一个生成子模块，其中，

所述n个处理子模块，用于分别对所述第一注错数据进行处理，得到n个中间数据，每个中间数据中一个比特位的数值为1，其余比特位的数值为0，且所述n个中间数据中数值为1的比特位各不相同；

所述生成子模块，用于对所述n个中间数据进行或运算，得到所述第二注错数据。

在一个可选的实施例中，当n为2时，

第一个处理子模块，用于从所述第一注错数据中查找最低位且数值为1的第一比特位，并生成所述第一比特位的数值为1，其余比特位的数值为0的第一个中间数据；

第二个处理子模块，用于从所述第一注错数据中查找距离所述第一比特位最近且数值为1的第二比特位，并生成所述第二比特位的数值为1，其余比特位的数值为0的第二中间数据。

在一个可选的实施例中，所述第一个处理子模块，还用于，

从所述第一注错数据的最低位开始，读取所述第一注错数据中第i个比特位的数值，i≥0；

当i＝0时，将所述第一注错数据中第0个比特位的数值作为所述第一个中间数据中第0个比特位的数值；

当i＝1时，对所述第一个中间数据中第0个比特位的数值进行非运算，得到第一运算结果；对所述第一运算结果和所述第一注错数据中第1个比特位的数值进行与运算，得到所述第一个中间数据中第1个比特位的数值；

当i≥2时，对所述第一个中间数据中前i个比特位的数值进行或运算，得到第二运算结果；对所述第二运算结果进行非运算，得到第三运算结果；对所述第三运算结果和所述第一注错数据中第i个比特位的数值进行与运算，得到所述第一个中间数据中第i个比特位的数值。

在一个可选的实施例中，所述第二个处理子模块，还用于，

将0作为所述第二个中间数据中第0个比特位的数值；

从所述第一注错数据的最低位开始，读取所述第一注错数据中第j+1个比特位的数值，j≥0；

当j＝0时，对所述第二个中间数据中第0个比特位的数值进行非运算，得到第四运算结果；对所述第四运算结果、所述第一个中间数据中第0个比特位的数值和所述第一注错数据中第j+1个比特位的数值进行与运算，得到所述第二中间数据中第j+1个比特位的数值；

当j≥1时，对所述第二个中间数据中前j+1个比特位的数值进行或运算，得到第五运算结果；对所述第五运算结果进行非运算，得到第六运算结果；对所述第一个中间数据中前j+1个比特位的数值进行或运算，得到第七运算结果；对所述第六运算结果、所述第七运算结果和所述第一注错数据中第j+1个比特位的数值进行与运算，得到所述第二个中间数据中第j+1个比特位的数值。

在一个可选的实施例中，所述源数据注错模块，还用于对所述第二注错数据和所述第一源数据进行异或运算，得到所述第二源数据。

在一个可选的实施例中，所述注错数据处理模块与注错寄存器相连，且所述注错数据处理模块用于从所述注错寄存器中读取所述第一注错数据。

在一个可选的实施例中，所述结果检测模块，用于在所述校验结果指示所述第二源数据中存在n比特错误时，确定所述纠错码电路正常。

在一个可选的实施例中，所述结果检测模块，用于在所述校验结果指示所述第二源数据中存在m比特错误时，确定所述纠错码电路异常，m≠n。

与现有技术相比，本发明的纠错码电路的注错检测电路，可以对原始的第一注错数据进行处理，使得到的第二注错数据中数值为1的比特位数n小于或等于纠错码电路的最大报错比特位数，这样，在对第一源数据进行注错后，得到的第二源数据中的错误比特数为n，即，第二源数据中的错误比特位数小于或等于最大报错比特位数。这样，在通过源数据电路对第二源数据和第一源数据的校验码进行校验时，纠错码电路不会因为第二源数据中的错误比特位数超过最大报错比特位数而生成错误的校验结果，可见，校验结果是正确的，所以，注错检测电路能够根据校验结果来确定纠错码电路是否异常。另外，由于校验结果不是因为第二源数据中的错误比特位数超过最大报错比特位数而生成的，所以，黑客无法根据校验结果来推导出第一源数据，从而提高第一源数据的安全性。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的内容和实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：

图1为根据本发明示出的纠错码电路的注错检测电路的原理框图。

图2为根据本发明示出的第一个处理子模块的电路图。

图3为根据本发明示出的第二个处理子模块的电路图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的实施例仅用于说明和解释本发明，并不用于限定本发明。

图1为根据本发明示出的纠错码电路的注错检测电路的原理框图，如图1所示，该纠错码电路的注错检测电路，包括，注错数据处理模块10、源数据注错模块20和结果检测模块30，其中，注错数据处理模块10与源数据注错模块20相连，源数据注错模块20与纠错码电路相连，纠错码电路与结果检测模块30相连。其中，纠错码电路并不属于注错检测电路。

注错数据处理模块10，用于对原始的第一注错数据进行处理，得到第二注错数据，第二注错数据中数值为1的比特位数n小于或等于纠错码电路的最大报错比特位数。

其中，纠错码电路的最大报错比特位数是已知数。以纠错码电路为SEC-DED电路为例，由于SEC-DED电路能够纠正源数据的一个码字中的单比特错误，并能够发现源数据的一个码字中的两比特错误，所以，SEC-DED的最大报错比特位数为2。

在一个可选的实施例中，注错数据处理模块10还可以与注错寄存器相连，这样，注错数据处理模块10可以从注错寄存器中读取第一注错数据。以常用的hsiao(39，32)纠错码为例，则可以为32比特的码字提供软件可配置注错寄存器ecc_inj[31:0]。

需要说明的是，若第一注错数据中数值为1的比特位数大于最大报错比特位数，则需要对第一注错数据进行处理，得到第二注错数据；若第一注错数据中数值为1的比特位数小于或等于最大报错比特位数，则无需对第一注错数据进行处理，或者，处理后得到的第二注错数据与第二注错数据相同，本实施例不作限定。

仍然以最大报错比特位数为2为例，假设第一注错数据为00101100，由于第一注错数据中数值为1的比特位数为3，大于最大报错比特位数2，则可以对第一注错数据进行处理，使得到的第二注错数据中数值为1的比特位数为1或2。

源数据注错模块20，用于根据第二注错数据对原始的第一源数据进行注错，得到第二源数据，第二源数据中的错误比特位数为n。

当根据第二注错数据对第一源数据进行注错时，若第二注错数据中某一比特位的数值为1，则第一源数据中对应的比特位的数值发生翻转，如由0翻转为1或由1翻转为0，即第一源数据中该比特位需要注错；若第二注错数据中某一比特位的数值为0，则第一源数据中对应的比特位的数值不变，即第一源数据中该比特位不需要注错。

比如，第一源数据为00101100，当对其中的第1个比特位和第4个比特位进行注错后，得到的第二源数据为00111110。其中，本文中所说的比特位的位数是按照从右向左的顺序选定的，且最低位记为第0个比特。

在一个可选的实施例中，源数据注错模块20可以对第二注错数据和第一源数据进行异或运算，得到第二源数据。即，最简单的注错检测电路是将32比特的第一源数据与第二注错数据进行异或运算来实现对应比特的数据注错。

结果检测模块30，用于根据纠错码电路输出的校验结果确定纠错码电路是否异常，该校验结果是纠错码电路对第二源数据和第一源数据的校验码进行校验得到的。

以纠错码电路为SEC-DED电路为例，由于SEC-DED电路本身的纠错特性，当错误比特数超过2比特的时候，校验结果是不准的，所以，需要限制第二注错数据中数值为1的比特位数不能超过2，否则得不到正确的校验结果。另外，对于某些源数据，黑客可能通过多次注入超过2比特的错误，通过观测SEC-DED电路的校验结果来获得源数据的一些特征，从而使得源数据的部分或是全部的泄露。所以，我们需要对注错检测电路进行改良，使得当注入超过2比特以上的错误，硬件会自动检测并限制实际注入的错误不会超过2比特，从而在保持注错覆盖率和灵活性的同时，对注错的类型进行了硬件的保护。

本实施例中，由于第二注错数据中数值为1的比特位数n小于或等于最大报错比特位数，这样，在对第一源数据进行注错后，得到的第二源数据中的错误比特数为n，即，第二源数据中的错误比特位数小于或等于最大报错比特位数。这样，在通过纠错码电路对第二源数据和第一源数据的校验码进行校验时，纠错码电路不会因为第二源数据中的错误比特位数超过最大报错比特位数而生成错误的校验结果，可见，校验结果是正确的，所以，注错检测电路能够根据校验结果来确定纠错码电路是否异常。

仍然以纠错码电路为SEC-DED电路为例，若SEC-DED电路正常，则当n为1时，SEC-DED电路生成第二源数据中某一个比特位的数值出错的校验结果；当n为2时，SEC-DED电路生成第二源数据中存在两比特数据错误的校验结果。

本实施例中，结果检测模块30，可以在校验结果指示第二源数据中存在n比特错误时，确定纠错码电路正常；在校验结果指示第二源数据中存在m比特错误时，确定纠错码电路异常，m≠n。

在一个可选的实施例中，注错数据处理模块10包括，n个处理子模块和一个生成子模块，其中，

n个处理子模块，用于分别对第一注错数据进行处理，得到n个中间数据，每个中间数据中一个比特位的数值为1，其余比特位的数值为0，且n个中间数据中数值为1的比特位各不相同。

其中，处理子模块在对第一注错数据进行处理时，可以只保留第一注错数据中任意一个数值为1的比特位，并将其他比特位的数值设置为0，得到一个中间数据，且不同中间数据中所保留的数值为1的比特位各不相同。

比如，第一注错数据为00101100，则一个处理子模块可以保留第一注错数据中第2个比特位的数值1，得到一个中间数据为00000100；另一个处理子模块可以保留第一注错数据中第3个比特位的数值1，得到一个中间数据为00001000。

生成子模块，用于对n个中间数据进行或运算，得到第二注错数据。

仍然以上述举例进行说明，则一个中间数据为00000100，另一个中间数据为00001000，对这两个中间数据进行或运算，得到的第二注错数据为00001100。可见，注错数据处理模块10可以将第一注错数据中的3个比特1过滤为2个比特1，从而使第二注错数据中数值为1的比特数等于SEC-DED电路的最大报错比特位数。

在一个可选的实施例中，注错数据处理模块10可以使第二注错数据中保留第一注错数据中最低的n个比特1。假设第一注错数据为00101100，则第二注错数据中保留第一注错数据中最低的2比特1(即第2比特和第3比特的1)，记为00001100。

在实现时，当n为2时，第一个处理子模块，用于从第一注错数据中查找最低位且数值为1的第一比特位，并生成第一比特位的数值为1，其余比特位的数值为0的第一个中间数据；第二个处理子模块，用于从第一注错数据中查找距离第一比特位最近且数值为1的第二比特位，并生成第二比特位的数值为1，其余比特位的数值为0的第二中间数据。

其中，第一个处理子模块，还用于从第一注错数据的最低位开始，读取第一注错数据中第i个比特位的数值，i≥0；

当i＝0时，将第一注错数据中第0个比特位的数值作为第一个中间数据中第0个比特位的数值；

当i＝1时，对第一个中间数据中第0个比特位的数值进行非运算，得到第一运算结果；对第一运算结果和第一注错数据中第1个比特位的数值进行与运算，得到第一个中间数据中第1个比特位的数值；

当i≥2时，对第一个中间数据中前i个比特位的数值进行或运算，得到第二运算结果；对第二运算结果进行非运算，得到第三运算结果；对第三运算结果和第一注错数据中第i个比特位的数值进行与运算，得到第一个中间数据中第i个比特位的数值。

若将第一注错数据记为ecc_inj，第一个中间数据记为ecc_inj_first_det，则请参考图2：

1)当i＝0时，ecc_inj_first_det[0]＝ecc_inj[0]；

2)当i＝1时，ecc_inj_first_det[1]＝(！ecc_inj_first_det[0])&&ecc_inj[1]；

3)当i≥2时，ecc_inj_first_det[i]＝[！(ecc_inj_first_det[0]||ecc_inj_first_det[1]||……||ecc_inj_first_det[i-1])]&&ecc_inj[i]。

其中，第二个处理子模块，还用于将0作为第二个中间数据中第0个比特位的数值；

从第一注错数据的最低位开始，读取第一注错数据中第j+1个比特位的数值，j≥0；

当j＝0时，对第二个中间数据中第0个比特位的数值进行非运算，得到第四运算结果；对第四运算结果、第一个中间数据中第0个比特位的数值和第一注错数据中第j+1个比特位的数值进行与运算，得到第二中间数据中第j+1个比特位的数值；

当j≥1时，对第二个中间数据中前j+1个比特位的数值进行或运算，得到第五运算结果；对第五运算结果进行非运算，得到第六运算结果；对第一个中间数据中前j+1个比特位的数值进行或运算，得到第七运算结果；对第六运算结果、第七运算结果和第一注错数据中第j+1个比特位的数值进行与运算，得到第二个中间数据中第j+1个比特位的数值。

若将第一注错数据记为ecc_inj，第一个中间数据记为ecc_inj_first_det，第二个中间数据记为ecc_inj_second_det，则请参考图3：

1)ecc_inj_second_det[0]＝1'b0，而1'b0表示1位宽、2进制、数值0，即ecc_inj_second_det[0]＝0；

2)当j＝0时，ecc_inj_second_det[1]＝ecc_inj_first_det[0]&&(！ecc_inj_second_det[0])&&ecc_inj[1]；

3)当j≥1时，ecc_inj_second_det[j+1]＝[！(ecc_inj_second_det[0]||ecc_inj_second_det[1]||……||ecc_inj_second_det[j])]&&(ecc_inj_first_det[0]||ecc_inj_first_det[1]||……||ecc_inj_first_det[j])&&ecc_inj[j+1]。

本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种纠错码电路的注错检测电路，其特征在于，包括，注错数据处理模块、源数据注错模块和结果检测模块，其中，

所述注错数据处理模块，用于对原始的第一注错数据进行处理，得到第二注错数据，所述第二注错数据中数值为1的比特位数n小于或等于纠错码电路的最大报错比特位数；

所述源数据注错模块，用于根据所述第二注错数据对原始的第一源数据进行注错，得到第二源数据，所述第二源数据中的错误比特位数为所述n；

所述结果检测模块，用于根据所述纠错码电路输出的校验结果确定所述纠错码电路是否异常，所述校验结果是所述纠错码电路对所述第二源数据和所述第一源数据的校验码进行校验得到的；

所述结果检测模块，用于在所述校验结果指示所述第二源数据中存在n比特错误时，确定所述纠错码电路正常；在所述校验结果指示所述第二源数据中存在m比特错误时，确定所述纠错码电路异常，m≠n。

2.根据权利要求1所述的纠错码电路的注错检测电路，其特征在于，所述注错数据处理模块包括，n个处理子模块和一个生成子模块，其中，

所述n个处理子模块，用于分别对所述第一注错数据进行处理，得到n个中间数据，每个中间数据中一个比特位的数值为1，其余比特位的数值为0，且所述n个中间数据中数值为1的比特位各不相同；

所述生成子模块，用于对所述n个中间数据进行或运算，得到所述第二注错数据。

3.根据权利要求2所述的纠错码电路的注错检测电路，其特征在于，当n为2时，

第一个处理子模块，用于从所述第一注错数据中查找最低位且数值为1的第一比特位，并生成所述第一比特位的数值为1，其余比特位的数值为0的第一个中间数据；

第二个处理子模块，用于从所述第一注错数据中查找距离所述第一比特位最近且数值为1的第二比特位，并生成所述第二比特位的数值为1，其余比特位的数值为0的第二中间数据。

4.根据权利要求3所述的纠错码电路的注错检测电路，其特征在于，所述第一个处理子模块，还用于，

从所述第一注错数据的最低位开始，读取所述第一注错数据中第i个比特位的数值，i≥0；

当i=0时，将所述第一注错数据中第0个比特位的数值作为所述第一个中间数据中第0个比特位的数值；

当i=1时，对所述第一个中间数据中第0个比特位的数值进行非运算，得到第一运算结果；对所述第一运算结果和所述第一注错数据中第1个比特位的数值进行与运算，得到所述第一个中间数据中第1个比特位的数值；

当i≥2时，对所述第一个中间数据中前i个比特位的数值进行或运算，得到第二运算结果；对所述第二运算结果进行非运算，得到第三运算结果；对所述第三运算结果和所述第一注错数据中第i个比特位的数值进行与运算，得到所述第一个中间数据中第i个比特位的数值。

5.根据权利要求4所述的纠错码电路的注错检测电路，其特征在于，所述第二个处理子模块，还用于，

将0作为所述第二个中间数据中第0个比特位的数值；

从所述第一注错数据的最低位开始，读取所述第一注错数据中第j+1个比特位的数值，j≥0；

当j=0时，对所述第二个中间数据中第0个比特位的数值进行非运算，得到第四运算结果；对所述第四运算结果、所述第一个中间数据中第0个比特位的数值和所述第一注错数据中第j+1个比特位的数值进行与运算，得到所述第二中间数据中第j+1个比特位的数值；

当j≥1时，对所述第二个中间数据中前j+1个比特位的数值进行或运算，得到第五运算结果；对所述第五运算结果进行非运算，得到第六运算结果；对所述第一个中间数据中前j+1个比特位的数值进行或运算，得到第七运算结果；对所述第六运算结果、所述第七运算结果和所述第一注错数据中第j+1个比特位的数值进行与运算，得到所述第二个中间数据中第j+1个比特位的数值。

6.根据权利要求1所述的纠错码电路的注错检测电路，其特征在于，所述源数据注错模块，还用于对所述第二注错数据和所述第一源数据进行异或运算，得到所述第二源数据。

7.根据权利要求1所述的纠错码电路的注错检测电路，其特征在于，所述注错数据处理模块与注错寄存器相连，且所述注错数据处理模块用于从所述注错寄存器中读取所述第一注错数据。

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