KR20160138617A - 스마트 셀프 리페어 장치 및 방법 - Google Patents

스마트 셀프 리페어 장치 및 방법 Download PDF

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Abstract

본 발명은 스마트 셀프 리페어 장치 및 방법에 관한 것으로, 패키지 리페어 동작시 리페어 효율을 향상시킬 수 있도록 하는 기술이다. 이러한 본 발명은 패일 어드레스에 대한 각 비트 정보를 퓨즈에 저장하는 ARE 어레이, 패일 발생시 패일 비트에 해당하는 로오 어드레스와 컬럼 어드레스를 저장하고, 테스트시 입력되는 패일 어드레스와 기 저장된 어드레스를 비교하여 패일 모드를 분석하며, 패일 모드에 대응하여 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보를 출력하는 셀프 리페어 제어부, 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보에 대응하여 리페어 정보를 ARE 어레이에 출력하는 데이터 제어부 및 ARE 어레이의 럽처 동작을 제어하는 럽처 제어부를 포함한다.

Description

스마트 셀프 리페어 장치 및 방법{Smart self repair device and method}
본 발명은 스마트 셀프 리페어 장치 및 방법에 관한 것으로, 패키지 리페어 동작시 리페어 효율을 향상시킬 수 있도록 하는 기술이다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell) 들로 구성된다. 그런데, 많은 메모리 셀 들 중 하나의 메모리 셀에서라도 결함이 발생하면, 반도체 메모리 장치는 제대로 동작을 수행하지 못하므로 불량 처리된다. 더욱이 반도체 메모리 장치의 고집적화 및 고속화에 따라 결함 셀이 발생 될 확률도 높아진다.
그러므로, 디램의 제조비용을 결정하는 전체 칩 수에 대한 양품 칩 수의 비로 나타내는 수율이 낮아지고 있다. 따라서, 반도체 메모리 장치의 고집적화 및 고속화 방안과 더불어 수율을 향상시키기 위해 결함 셀을 효율적으로 리페어(repair) 하기 위한 방안에 대한 연구가 이루어진다.
결함 셀을 리페어하기 위한 하나의 방법으로 결함 셀을 여분의 다른 셀(redundancy cell)로 대체하는 리페어 회로(repair circuit)를 내장하는 기술이 사용되고 있다. 일반적으로 리페어 회로는 여분의 메모리 셀 들로 이루어지는 컬럼(column)과, 로오(row)로 배열되는 리던던시(redundancy) 컬럼/로오를 구비한다. 그리고, 결함이 발생 된 컬럼/로오를 대신하여 리던던시 컬럼/로오를 선택한다.
즉, 결함 셀을 지정하는 로우 및/또는 컬럼 어드레스 신호가 입력되면 노멀(normal) 메모리 셀 뱅크(block)의 결함 컬럼/로오를 대신하여 리던던시 컬럼/로우가 선택된다.
결함 셀을 지정하는 어드레스(address)를 알아내기 위해 일반적으로 절단 가능한 다수개의 퓨즈(fuse)들이 구비되고, 이들이 선택적으로 절단됨으로써 결함 셀의 어드레스가 프로그램(program) 된다.
현재 디램(DRAM)에서의 불량 셀(cell)에 대한 리페어(repair) 방법은 웨이퍼(wafer) 상태에서 리페어하는 방법과 패키징(package) 상태에서 리페어 하는 방법이 있다.
여기서, 웨이퍼 리페어 방법은 웨이퍼 레벨에서 테스트(test)를 수행한 후 불량 셀을 리던던시 셀(redundancy cell)로 교체하는 방법이다. 그리고, 패키징 리페어 방법은 패키징 상태에서 테스트를 진행한 후 패키징 상태에서 리던던시 셀로 불량 셀을 대체하는 방법이다.
그런데, 종래의 패키지 셀프 리페어 모드에서는 로오 리던던시만 사용하여 리페어 동작을 수행하고 컬럼 리던던시를 사용하지 않는다. 이에 따라, 컬럼 성 불량이 발생하는 경우 이를 구제할 수가 없어 패키지 수율이 감소하게 된다.
뿐만 아니라, 패키지 수율 포화(Saturation)를 위해서는 웨이퍼 테스트 컨디션을 강화하여 패키지 수율 확인 과정을 수차례 반복해야 한다. 이러한 상황이 반복되는 경우 수율 램프 업(ramp-up) 시간이 길고 많은 실험자재가 필요하게 된다.
본 발명은 스마트 셀프 리페어 동작시 불량 유형을 분석하여 불량 유형에 따라 리던던시 동작을 수행하도록 함으로써 리페어 효율을 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 스마트 셀프 리페어 장치는, 패일 어드레스에 대한 각 비트 정보를 퓨즈에 저장하는 ARE 어레이; 패일 발생시 패일 비트에 해당하는 로오 어드레스와 컬럼 어드레스를 저장하고, 테스트시 입력되는 패일 어드레스와 기 저장된 어드레스를 비교하여 패일 모드를 분석하며, 패일 모드에 대응하여 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보를 출력하는 셀프 리페어 제어부; 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보에 대응하여 리페어 정보를 ARE 어레이에 출력하는 데이터 제어부; 및 ARE 어레이의 럽처 동작을 제어하는 럽처 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 스마트 셀프 리페어 방법은, 첫 번째 패일 비트에 대응하는 로오 어드레스 및 컬럼 어드레스를 레지스터에 저장하는 단계; 테스트시 입력되는 패일 어드레스와 레지스터에 저장된 어드레스를 비교하여 패일 모드를 분석하는 단계; 부트 업 동작시 ARE 어레이로부터 인가된 퓨즈 정보에 대응하여 미 사용된 퓨즈셋 정보를 서치하는 단계; 및 패일 비트에 대응하는 패일 어드레스 정보와, 퓨즈셋 정보를 입력받아 패일 모드에 대응하는 로오 리페어 동작 또는 컬럼 리페어 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 패키지에서 발생하는 다양한 불량유형에 따라 로오나 컬럼 리던던시를 자동으로 선택하여 최적의 리페어를 가능하도록 함으로써 패키지 수율 향상에 기여할 수 있고 수율 램프 업 시간을 단축할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 스마트 셀프 리페어 장치의 구성도.
도 2는 도 1의 셀프 리페어 제어부에 관한 상세 구성도.
도 3은 도 2의 패일 모드 분석부에 관한 상세 회로도.
도 4 내지 도 6은 본 발명의 실시예에 따른 스마트 셀프 리페어 장치의 동작을 설명하기 위한 흐름도.
도 7은 본 발명의 실시예에서 메인 셀의 패일 리페어 알고리즘을 설명하기 위한 도면.
도 8 및 도 9는 본 발명의 실시예에서 로오/컬럼 리던던시 패일 리페어 알고리즘을 설명하기 위한 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명의 실시예는 셀프 리페어를 수행하기 위해 테스트 중에 패일이 발생하면 처음으로 입력되는 서로 다른 3개의 패일 비트에 대한 로오 어드레스와 컬럼 어드레스를 해당하는 레지스터에 각각 저장한다.
이후에, 추가로 발생하는 패일 비트들은 이미 저장된 3개 패일 비트들에 대한 로오 어드레스와 컬럼 어드레스들과 각각 비교한다. 만약, 패일 비트의 어드레스와 레지스터에 저장된 어드레스가 같으면 레지스터에 저장된 해당 로오 어드레스나 컬럼 어드레스의 멀티 비트 카운터를 증가시킨다. 반면에, 패일 비트의 어드레스와 레지스터에 저장된 어드레스가 다르면 패일 정보를 버리는 방법으로 패일 셀 정보를 수집(Gathering) 한다.
이후에, 테스트가 끝나면 로오 어드레스 멀티 비트 카운터와 컬럼 어드레스 멀티 비트 카운터를 분석한다. 그리고, 레지스터저장된 3개 패일들이 단일 비트 패일(single bit fail)인지, 로오(row) 성 패일인지, 컬럼(column) 성 패일인지, 군집(Cluster) 성 패일인지를 구분한다. 그리고, 로오 성 패일은 로오 리던던시를 사용하고, 컬럼 성 패일은 컬럼 리던던시를 사용하고, 나머지 불량은 로오 리던던시나 컬럼 리던던시 중에서 퓨즈 셋이 남아 있는 것을 선택하여 리페어한다. 따라서, 본 발명의 실시예를 적용하여 패키지 셀프 리페어를 수행하면 다양한 불량 유형 구제가 가능하므로 패키지 수율 향상뿐만 아니라 수율 램프 업(ramp-up) 시간을 단축시 킬 수 있다.
도 1은 본 발명의 실시예에 따른 스마트 셀프 리페어 장치의 구성도이다.
본 발명의 실시예에 따른 스마트 셀프 리페어 장치는, 셀프 리페어 제어부(100), 발진부(200), 데이터 제어부(300), 럽처 제어부(400) 및 ARE(Array Rupture Electrical fuse) 어레이(500)를 포함한다.
셀프 리페어 제어부(100)는 뱅크 어드레스 BANK<0:2>, 로오 어드레스 ROW<1:14>, 컬럼 어드레스 COLUMN<3:9>, 로오 리페어 플래그신호 XRED_FLAG, 저장신호 STOREP<0:2>, 선택신호 SEL<0:2>, 리던던시 제어신호 XY_PRIORITY, 로오 리던던시 선택신호 X_SEL, 컬럼 리던던시 선택신호 Y_SEL, 클록 CLK, 로오 퓨즈셋 신호 RF_EN, RF_DIS 및 컬럼 퓨즈셋 신호 CF_EN, CF_DIS을 입력받아 셀프 리페어 동작을 제어한다.
여기서, 뱅크 어드레스 BANK<0:2>은 복수의 뱅크(예를 들면, 8개의 뱅크) 중 기능 테스트(function test)시 패일 된 메모리 셀이 위치한 뱅크를 표현하는 비트 신호이다. 그리고, 로오 어드레스 ROW<1:14>는 패일 된 메모리 셀의 어드레스 정보를 나타낸다. 컬럼 어드레스 COLUMN<3:9>은 패일 된 메모리 셀의 어드레스 정보를 나타낸다.
로오 리페어 플래그신호 XRED_FLAG는 패일 된 메모리 셀이 로오 리페어 된 비트 인지를 알려주는 신호이다. 그리고, 저장신호 STOREP<0:2>은 메모리 셀이 패일 될 때마다 해당 로오 어드레스와 컬럼 어드레스를 3개의 로오/컬럼 어드레스 레지스터에 순차적으로 저장시키기 위한 펄스 신호이다.
선택신호 SEL<0:2>은 기능 테스트가 끝난 후 리페어를 수행하기 위해 3개의 로오/컬럼 어드레스 레지스터 중 1개를 임의로 선택하는데 사용하는 신호이다.
리던던시 제어신호 XY_PRIORITY는 로오 리던던시와 컬럼 리던던시 중 우선 순위를 정하기 위한 신호이다. 예를 들면, 리던던시 제어신호 XY_PRIORITY가 로우 레벨이면 로오 리던던시 사용을 우선으로 한다. 그리고, 리던던시 제어신호 XY_PRIORITY가 하이 레벨이면 컬럼 리던던시 사용을 우선으로 한다. 컬럼 리던던시 사용을 우선으로 하는 경우는 단일 비트 패일(single bit fail)이나 클러스터(cluster) 성 패일을 리페어 할 때 적용될 수 있다.
로오 리던던시 선택신호 X_SEL는 퓨즈셋 선택신호 XY_SEL를 로우 레벨로 세팅하는데 사용하는 신호이다. 즉, 로오 리던던시만 사용하여 리페어를 수행하고자 할때 로오 리던던시 선택신호 X_SEL를 로우 레벨에서 하이 레벨로 천이시킨다.
그리고, 컬럼 리던던시 선택신호 Y_SEL는 퓨즈셋 선택신호 XY_SEL를 하이 레벨로 세팅하는데 사용하는 신호이다. 즉, 컬럼 리던던시만 사용하여 리페어를 수행하고자 할 때 컬럼 리던던시 선택신호 Y_SEL를 로우 레벨에서 하이 레벨로 천이시킨다.
그리고, 셀프 리페어 제어부(100)는 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CS<3:9>, 퓨즈셋 신호 FS<0:k>, 퓨즈셋 선택신호 XY_SEL를 데이터 제어부(300)에 출력한다.
여기서, 뱅크신호 BK<0:2>는 3개의 로오/컬럼 어드레스 레지스터들 중 선택신호 SEL<0:2>에 의해 선택된 로오/컬럼 어드레스 레지스터에 저장된 패일 어드레스의 뱅크 정보이다.
패일 로오 어드레스 RA<1:14>는 3개의 로오/컬럼 어드레스 레지스터들(후술함) 중 선택신호 SEL<0:2>에 의해 선택된 로오/컬럼 어드레스 레지스터에 저장된 패일 로오 어드레스 정보이다. 패일 컬럼 어드레스 CA<3:9>는 3개의 로오/컬럼 어드레스 레지스터들 중 선택신호 SEL<0:2>에 의해 선택된 로오/컬럼 어드레스 레지스터에 저장된 패일 컬럼 어드레스 정보이다.
퓨즈셋 신호 FS<0:k>는 로오/컬럼 퓨즈셋 레지스터(후술함)에서 퓨즈셋 선택신호 XY_SEL에 의해 선택된 로오 퓨즈셋 정보나 컬럼 퓨즈셋 정보를 나타낸다. 그리고, 퓨즈셋 선택신호 XY_SEL은 패일 모드 분석부(후술함)에서 생성되어 로오/컬럼 퓨즈셋 레지스터에서 로오 퓨즈셋이나 컬럼 퓨즈셋을 선택하는데 사용하는 신호이다. 예를 들어, 퓨즈셋 선택신호 XY_SEL가 로우 레벨이면 로오 퓨즈셋을 선택하고, 퓨즈셋 선택신호 XY_SEL가 하이 레벨이면 컬럼 퓨즈셋을 선택할 수 있다.
또한, 발진부(200)는 부트업 인에이블신호 BOOTUP_EN와, 럽처 인에이블신호 RUPTURE_EN에 따라 클록 CLK을 생성하여 셀프 리페어 제어부(100), 럽처 제어부(400) 및 ARE 어레이(500)에 출력한다.
여기서, 부트업 인에이블신호 BOOTUP_EN는 ARE 어레이(500)를 부트 업(bootup) 시킬 때 사용하는 신호이다. 그리고, 럽처 인에이블신호 RUPTURE_EN는 리페어 동작을 수행할 때 사용하는 신호이다. 그리고, 클록 CLK은 ARE 어레이(500)의 부트 업시 발진기(OSC; oscillator) 출력으로 셀프 리페어 제어부(100)의 카운터(후술함)를 구동시키기 위한 신호이다.
데이터 제어부(300)는 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>, 퓨즈셋 신호 FS<0:k>, 퓨즈셋 선택신호 XY_SEL와, 메모리 리페어 데이터(MRD; Memory Repair Data) MRD<0:M> 및 셀프 럽처신호 SELFRUP를 입력받아 데이터를 제어한다.
여기서, 메모리 리페어 데이터 MRD<0:M>는 뱅크, 로오 어드레스, 컬럼 어드레스, 퓨즈셋 정보 등의 불량 정보를 포함하는 외부 입력 신호들이다. 그리고, 셀프 럽처신호 SELFRUP는 셀프 리페어 모드를 인에이블 시킬 때 사용하는 신호이다.
그리고, 데이터 제어부(300)는 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N> 및 퓨즈신호 FUSE_SET<0:k>를 ARE 어레이(500)에 출력한다. 여기서, 어드레스 ADD<0:N>는 퓨즈 그룹 위치 및 커트(Cut)할 어드레스 비트를 포함하는 어드레스이다.
럽처 제어부(400)는 미사용 퓨즈신호 OVERFLOW, 클록 CLK 및 럽처 인에이블신호 RUPTURE_EN에 대응하여 ARE 어레이(500)의 럽처 동작을 제어하기 위한 럽처 제어신호 RUP_CTRL<0:S>를 출력한다.
여기서, 미사용 퓨즈신호 OVERFLOW는 로오 미사용 퓨즈신호 RF_OVERFLOW(후술함)와 컬럼 미사용 퓨즈신호 CF_OVERFLOW(후술함)의 조합 신호로, 미사용 된 퓨즈셋의 유무를 나타내는 신호이다. 예를 들어, 로오 미사용 퓨즈신호 RF_OVERFLOW와 컬럼 미사용 퓨즈신호 CF_OVERFLOW가 모두 로우 레벨이면 미사용 퓨즈신호 OVERFLOW는 로오 레벨이 된다. 반면에, 로오 미사용 퓨즈신호 RF_OVERFLOW와 컬럼 미사용 퓨즈신호 CF_OVERFLOW 중 어느 하나라도 하이 레벨이면 미사용 퓨즈신호 OVERFLOW는 하이 레벨이 된다. 럽처 제어신호 RUP_CTRL<0:S>는 리페어시 ARE 어레이(500) 퓨즈의 럽처(rupture) 동작을 제어하는 신호들이다.
그리고, ARE 어레이(500)는 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N>, 퓨즈신호 FUSE_SET<0:k>, 클록 CLK 및 럽처 제어신호 RUP_CTRL<0:5>에 대응하여 퓨즈의 럽처 동작을 수행하고 로오 퓨즈셋 신호 RF_EN, RF_DIS 및 컬럼 퓨즈셋 신호 CF_EN, CF_DIS를 셀프 리페어 제어부(100)에 출력한다.
여기서, 로오 퓨즈셋 신호 RF_EN은 부트 업 과정에서 ARE 어레이(500)의 스캔시 선택되는 로오 퓨즈셋의 인에이블 신호이다. 즉, 로오 퓨즈셋 신호 RF_EN는 로오 퓨즈셋의 사용 유무를 나타내는 신호이다. 예를 들어, 로오 리던던시의 사용 유무를 퓨즈 컷(Cut)/노컷(no cut)으로 인에이블 퓨즈에 표현할 수 있다. 그리고, 로오 퓨즈셋 신호 RF_DIS는 부트 업 과정에서 ARE 어레이(500)의 스캔시 선택되는 로오 퓨즈셋의 디스에이블 신호이다. 즉, 로오 퓨즈셋 신호 RF_DIS는 로오 퓨즈셋의 불량 유무를 나타내는 신호이다. 예를 들어, 로오 리던던시의 불량 유무를 퓨즈 컷(Cut)/노컷(no cut)으로 디스에이블 퓨즈에 표현할 수 있다.
그리고, 컬럼 퓨즈셋 신호 CF_EN은 부트 업 과정에서 ARE 어레이(500)의 스캔시 선택되는 컬럼 퓨즈셋의 인에이블 신호이다. 즉, 컬럼 퓨즈셋 신호 CF_EN는 컬럼 퓨즈셋의 사용 유무를 나타내는 신호이다. 예를 들어, 컬럼 리던던시의 사용 유무를 퓨즈 컷(Cut)/노컷(no cut)으로 인에이블 퓨즈에 표현할 수 있다. 그리고, 컬럼 퓨즈셋 신호 CF_DIS는 부트 업 과정에서 ARE 어레이(500)의 스캔시 선택되는 컬럼 퓨즈셋의 디스에이블 신호이다. 즉, 컬럼 퓨즈셋 신호 CF_DIS는 컬럼 퓨즈셋의 불량 유무를 나타내는 신호이다. 예를 들어, 컬럼 리던던시의 불량 유무를 퓨즈 컷(Cut)/노컷(no cut)으로 디스에이블 퓨즈에 표현할 수 있다.
반도체 집적 회로 장치를 구성하는 각 소자의 사이즈가 미세화되고, 한 개의 반도체 칩 내에 포함되는 소자의 수가 거대화됨에 따라, 결함 밀도의 수준도 증대되고 있다. 이러한 결함 밀도의 증대는 반도체 장치의 수율을 저하시키는 직접적인 원인이 된다. 결함 밀도가 심하게 증가할 경우 반도체 소자가 형성되는 웨이퍼를 폐기처분하여야 한다.
이러한 결함 밀도를 낮추기 위해, 결함 셀을 여분의 셀로 교체하는 리던던시(redundancy) 회로가 제안되었다. 리던던시 회로(혹은 퓨즈 회로)는 반도체 메모리 장치의 경우, 로오(row)계 배선(예컨대, 워드 라인) 및 컬럼(column)계 배선(예컨대, 비트 라인) 각각에 대해 설치될 수 있다.
이러한 리던던시 회로는 결함 셀의 어드레스 정보를 저장하는 ARE 어레이(500)를 포함한다. ARE 어레이(500)는 복수의 퓨즈 배선들을 포함하는 복수의 퓨즈셋들로 구성된다. ARE 어레이(500)는 모든 패일 어드레스의 각 비트에 대한 정보를 저장하고 있는 메모리이다. ARE 어레이(500)는 퓨즈 선택정보인 어드레스에 따라 해당하는 로오 라인을 선택하게 된다.
그리고, 각각의 퓨즈셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍한다. 또한, 메모리의 패키지 상태에서 비트 패일의 구제 목적으로 셀프 리페어(repair or rupture)를 진행한다.
ARE 어레이(500)는 메모리의 테스트가 끝나면 이들 정보를 메모리에 인가하여 ARE 어레이(500)에서 각 비트에 해당하는 전기 퓨즈(Electrical Fuse)를 럽처(Rupture) 하여 패일 정보를 영구히 저장한다. 이때, ARE 어레이(500)는 럽처 제어부(400)로부터 인가되는 럽처 제어신호 RUP_CTRL<0:5>에 대응하여 럽처 동작을 제어하게 된다.
ARE 어레이(500)는 럽처 제어신호 RUP_CTRL<0:5>의 활성화시 럽처(Rupture) 동작에 따라 결함 셀의 어드레스 정보를 저장한다. 반면에, ARE 어레이(500)는 럽처 제어신호 RUP_CTRL<0:5>의 비활성화시 럽처(Rupture) 동작을 수행하지 않는다. 여기서, 각각의 퓨즈셋은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈(E-fuse)로 이루어질 수 있다.
도 2는 도 1의 셀프 리페어 제어부(100)에 관한 상세 구성도이다.
셀프 리페어 제어부(100)는 리페어 선택부(101)와, 퓨즈셋 선택부(190)를 포함한다. 여기서, 리페어 선택부(101)는 패일 발생시 패일 비트에 해당하는 로오 어드레스와 컬럼 어드레스를 저장하고, 테스트 모드시 입력되는 패일 어드레스와 기 저장된 어드레스를 비교하여 패일 모드를 분석하게 된다. 그리고, 퓨즈셋 선택부(190)는 패일 모드에 대응하여 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보를 출력한다.
이러한 리페어 선택부(101)는 로오/컬럼 어드레스 레지스터(110), 어드레스 비교부(120), 멀티비트 카운터(130), 선택부(140, 150) 및 패일 모드 분석부(180)를 포함한다. 그리고, 퓨즈셋 선택부(190)는 카운터(191), 패일 영역 검색부(191) 및 로오/컬럼 퓨즈셋 레지스터(193)를 포함한다.
여기서, 로오/컬럼 어드레스 레지스터(110)는 테스트시 패일이 발생하면 발생하는 순으로 임의의 비트의 로오/컬럼 어드레스를 저장한다. 그리고, 추가로 발생하는 패일 비트들이 기존에 저장된 패일 비트들의 로오 어드레스나 컬럼 어드레스와 비교하여 둘 중 어느 하나라도 같으면 로오/컬럼 어드레스 레지스터(110)에 저장되지 않는다.
이러한 로오/컬럼 어드레스 레지스터(110)는 뱅크 어드레스 BANK<0:2>, 로오 어드레스 ROW<1:14>, 컬럼 어드레스 COLUMN<3:9>, 로오 리페어 플래그신호 XRED_FLAG, 컬럼 영역 구분신호 OCT 및 저장신호 STOREP<0:2>가 입력된다.
그리고, 어드레스 비교부(120)는 테스트 중에 발생하는 모든 패일 비트들을 이미 로오/컬럼 어드레스 레지스터(110)에 저장된 패일 비트들의 로오 어드레스와 컬럼 어드레스를 각각 비교한다.
이러한 어드레스 비교부(120)는 뱅크 어드레스 BANK<0:2>, 로오 어드레스 ROW<1:14>, 컬럼 어드레스 COLUMN<3:9>, 로오 리페어 플래그신호 XRED_FLAG, 컬럼 영역 구분신호 OCT와 로오/컬럼 어드레스 레지스터(110)의 출력을 비교하여 비교신호 RHIT3,CHIT3, RHIT2, CHIT2, RHIT1, CHIT1를 출력한다.
여기서, 비교신호 RHIT1, RHIT2, RHIT3은 기능 테스트(function test)시 현재 발생한 패일 로오 어드레스와 로오/컬럼 어드레스 레지스터(110)에 이미 저장된 3개의 로오 어드레스를 각각 비교하여 같은 경우 발생하는 신호이다. 즉, 비교신호 RHIT1은 첫 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오 어드레스를 비교한 결과이다. 그리고, 비교신호 RHIT2은 두 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오 어드레스를 비교한 결과이다. 또한, 비교신호 RHIT3는 세 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오 어드레스를 비교한 결과이다.
그리고, 비교신호 CHIT1, CHIT2, CHIT3은 기능 테스트시 현재 발생한 패일 컬럼 어드레스와 로오/컬럼 어드레스 레지스터(110)에 이미 저장된 3개의 컬럼 어드레스를 각각 비교하여 같은 경우 발생하는 신호이다. 즉, 비교신호 CHIT1은 첫 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 컬럼 어드레스를 비교한 결과이다. 그리고, 비교신호 CHIT2은 두 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 컬럼 어드레스를 비교한 결과이다. 또한, 비교신호 CHIT3는 세 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 컬럼 어드레스를 비교한 결과이다.
그리고, 멀티비트 카운터(130)는 어드레스 비교부(120)의 비교 과정에서 로오 어드레스나 컬럼 어드레스가 같은 경우가 발생할 때마다 해당하는 멀티 비트 카운트 값을 한번 씩 증가시킨다. 이러한 멀티비트 카운터(130)는 저장신호 STOREP에 대응하여 비교신호 RHIT3,CHIT3, RHIT2, CHIT2, RHIT1, CHIT1를 카운팅하여 선택부(140)에 출력한다. 여기서, 저장신호 STOREP는 비교신호 RHIT1,RHIT2,RHIT3,CHIT1,CHIT2,CHIT3와 조합되어 3개의 멀티비트 카운터(130)를 증가시키는데 사용하는 펄스 신호이다.
그리고, 멀티비트 카운터(130)는 로오 성 패일 또는 컬럼 성 패일의 기준이 되는 카운트 값의 가변이 가능하다. 즉, 로오 패일 가운트 개수가 기준 값에 도달하면 로오 멀티 비트신호 ROWMBIT가 하이가 되어 로오 성 패일을 나타내고, 컬럼 패일 카운트 개수가 기준 값에 도달하면 컬럼 멀티 비트신호 COLMBIT가 하이가 되어 컬럼 성 패일을 나타낸다.
또한, 선택부(140)는 선택신호 SEL<0:2>에 대응하여 멀티비트 카운터(130)의 출력을 선택하여 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT를 출력한다.
여기서, 로오 멀티 비트신호 ROWMBIT는 3개의 멀티비트 카운터(130)들 중 선택신호 SEL<0:2>에 의해 임의로 선택된 멀티비트 카운터(130)의 출력이다. 그리고, 컬럼 멀티 비트신호 COLMBIT는 3개의 멀티비트 카운터(130)들 중 선택신호 SEL<0:2>에 의해 임의로 선택된 멀티비트 카운터(130)의 출력이다.
그리고, 선택부(150)는 선택신호 SEL<0:2>에 대응하여 로오/컬럼 어드레스 레지스터(110)의 출력을 선택하여 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CS<3:9>, 로오 리던던시신호 XRED 및 컬럼 영역 구분신호 OCT를 출력한다. 즉, 선택부(150)는 선택신호 SEL<0:2>에 대응하여 3개의 로오/컬럼 어드레스 레지스터(110) 중 한 개의 레지스터를 선택한다.
여기서, 로오 리던던신호 XRED는 3개의 로오/컬럼 어드레스 레지스터(110)들 중 선택신호 SEL<0:2>에 의해 선택된 어드레스 레지스터에 저장된 패일 비트의 로오 리던던시의 사용 유무를 나타내는 신호이다. 예를 들어, 로오 리던던신호 XRED가 로우 레벨이면 로오 리던던시가 사용된 셀에서 패일이 발생한 것이다. 그리고, 로오 리던던신호 XRED가 하이 레벨이면 메인 셀에서 패일이 발생한 것이다.
카운터(191)는 클록 CLK을 카운팅하여 카운트신호 CNT_BIT<0:M>를 패일 영역 검색부(192)에 출력한다.
그리고, 패일 영역 검색부(192)는 선택부(150)에 의해 하나의 레지스터가 선택되고 ARE 어레이(500)가 부트 업 되면, 선택부(150)의 출력에 대응하여 로오 어드레스 패일 영역, 컬럼 어드레스 패일 영역을 서치한다. 이러한 패일 영역 검색부(192)는 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CS<3:9>, 로오 리던던시신호 XRED, 컬럼 영역 구분신호 OCT 및 카운트신호 CNT_BIT<0:M>를 입력받아 해당 구간의 정보를 포함하는 로오 영역신호 ROW_REGION, 컬럼 영역신호 COL_REGION를 출력한다.
여기서, 로오 영역신호 ROW_REGION은 패일 영역 검색부(192)에서 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9> 및 카운트신호 CNT_BIT<0:M> 조합하여 생성된 패일 된 셀의 로오 어드레스 영역을 나타낸다.
그리고, 컬럼 영역신호 COL_REGION은 패일 영역 검색부(192)에서 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9> 및 카운트신호 CNT_BIT<0:M> 조합하여 생성된 패일 된 셀의 컬럼 어드레스 영역을 나타낸다.
테스트가 종료되면 패일 비트가 저장된 로오/컬럼 어드레스 레지스터(110)들 중 선택신호 SEL<0:2>신호에 의해 임의의 1개의 레지스터가 선택된다. 그러면, 패일 모드 분석부(180)는 해당하는 선택부(140)의 출력에 대응하여 선택된 로오/컬럼 어드레스 레지스터(110)에 저장된 패일 비트의 불량 유형을 분석한다. 여기서, 패일 비트의 불량 유형은 단일 비트 패일, 로오 성 패일, 컬럼 성 패일, 클러스터(cluster) 성 패일 등이 있을 수 있다.
패일 모드 분석부(180)는 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT, 로오 리던던시신호 XRED, 리던던시 제어신호 XY_PRIORITY, 로오 리던던시 선택신호 X_SEL, 컬럼 리던던시 선택신호 Y_SEL, 로오 퓨즈 미사용신호 RF_OVERFLOW, 컬럼 퓨즈 미사용신호 CF_OVERFLOW를 입력받는다. 그리고, 패일 모드 분석부(180)는 분석된 불량 유형에 적합하도록 퓨즈셋 선택신호 XY_SEL를 출력한다. 여기서, 퓨즈셋 선택신호 XY_SEL는 로오 리던던시나 컬럼 리던던시 중 하나를 선택하여 리페어를 수행하기 위한 퓨즈셋과 어드레스를 선택하기 위한 신호이다.
그리고, 로오 퓨즈 미사용신호 RF_OVERFLOW는 해당하는 로오 어드레스 패일 영역에서 미사용된 로오 퓨즈셋의 유무를 나타내는 신호이다. 예를 들어, 로오 퓨즈 미사용신호 RF_OVERFLOW가 하이 레벨이면 미사용된 로오 퓨즈셋이 있고, 로우 레벨이면 미사용된 로오 퓨즈셋이 없다는 것을 의미한다.
그리고, 컬럼 퓨즈 미사용신호 CF_OVERFLOW는 해당 컬럼 어드레스 패일 영역에서 미사용된 컬럼 퓨즈셋의 유무를 나타내는 신호이다. 예를 들어, 컬럼 퓨즈 미사용신호 CF_OVERFLOW가 하이 레벨이면 미사용된 컬럼 퓨즈셋이 있고, 로우 레벨이면 미사용된 컬럼 퓨즈셋이 없다는 것을 의미한다.
패일 모드 분석부(180)는 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT의 로직 레벨에 따라 불량 유형을 분석한다. 예를 들어, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT가 모두 로우이면 단일 비트 패일로 분석한다. 그리고, 로오 멀티 비트신호 ROWMBIT가 로우, 컬럼 멀티 비트신호 COLMBIT가 하이이면 컬럼 성 패일로 분석한다. 그리고, 로오 멀티 비트신호 ROWMBIT가 하이, 컬럼 멀티 비트신호 COLMBIT가 로우이면 로오 성 패일로 분석한다. 또한, 로오 멀티 비트신호 ROWMBIT와, 컬럼 멀티 비트신호 COLMBIT가 모두 하이이면 클러스터(cluster) 성 패일이거나 로오 및 컬럼 성 패일로 분석한다.
로오/컬럼 퓨즈셋 레지스터(193)는 미사용 로오 리던던시 퓨즈셋과 미사용 컬럼 리던던시 퓨즈셋을 서치하여 저장하고 출력한다. 또한, 로오/컬럼 퓨즈셋 레지스터(193)는 미사용된 퓨즈셋의 유무 정보도 출력한다.
이러한 로오/컬럼 퓨즈셋 레지스터(193)는 로오 영역신호 ROW_REGION, 컬럼 영역신호 COL_REGION, 클록 CLK, 로오 퓨즈셋 신호 RF_EN, RF_DIS 및 컬럼 퓨즈셋 신호 CF_EN, CF_DIS 및 퓨즈셋 선택신호 XY_SEL가 입력된다. 그리고, 로오 퓨즈 미사용신호 RF_OVERFLOW, 컬럼 퓨즈 미사용신호 CF_OVERFLOW, 퓨즈셋 신호 FS<0:k> 및 미사용 퓨즈신호 OVERFLOW를 출력한다.
도 3은 도 2의 패일 모드 분석부(180)에 관한 상세 회로도이다.
패일 모드 분석부(180)는 선택신호 생성부(181)와 제어신호 생성부(182)를 포함한다.
여기서, 선택신호 생성부(181)는 복수의 낸드게이트 ND1~ND6와 복수의 인버터 IV1~IV6를 포함한다. 낸드게이트 ND1는 인버터 IV1에 의해 반전된 로오 리던던시 선택신호 X_SEL와 로오 리던던시신호 XRED를 낸드연산한다. 스위치 SW1는 메탈 옵션을 포함하며 전원전압 VDD 또는 로오 리던던시신호 XRED 중 어느 하나를 선택하여 낸드게이트 ND1에 출력한다. 그리고, 낸드게이트 ND2는 인버터 IV4에 의해 반전된 로오 멀티 비트신호 ROWMBIT와 컬럼 멀티 비트신호 COLMBIT를 낸드연산한다.
그리고, 낸드게이트 ND3는 로오 멀티 비트신호 ROWMBIT와 인버터 IV5에 의해 반전된 컬럼 멀티 비트신호 COLMBIT를 낸드연산한다. 낸드게이트 ND4는 낸드게이트 ND3의 출력과 우선신호 PRIORITY_CHANGE를 낸드연산한다. 낸드게이트 ND5는 인버터 IV3에 의해 반전된 컬럼 리던던시 선택신호 Y_SEL, 낸드게이트 ND2의 출력 및 낸드게이트 ND4의 출력을 낸드연산한다. 그리고, 낸드게이트 ND6는 인버터 IV2의 출력과 낸드게이트 ND5의 출력을 낸드연산한다. 인버터 IV6는 낸드게이트 ND6의 출력을 반전하여 퓨즈셋 선택신호 XY_SEL를 출력한다.
그리고, 제어신호 생성부(182)는 낸드게이트 ND7, 복수의 인버터 IV7~IV11, 스위치 SW 및 노아게이트 NOR1를 포함한다.
낸드게이트 ND7는 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT를 낸드연산한다. 인버터 IV7는 낸드게이트 ND7의 출력을 반전하여 패일신호 ROWCOLFAIL를 출력한다. 스위치 SW2는 메탈 옵션을 포함하며 노아게이트 NOR1의 입력을 접지전압 VSS 단자로 연결하거나 패일신호 ROWCOLFAIL 인가단으로 연결한다.
인버터 IV8, IV9는 로오 퓨즈 미사용신호 RF_OVERFLOW를 비반전 지연하여 노아게이트 NOR1로 출력한다. 인버터 IV10는 리던던시 제어신호 XY_PRIORITY를 반전한다. 그리고, 인버터 IV11는 컬럼 퓨즈 미사용신호 CF_OVERFLOW를 반전하여 노아게이트 NOR1에 출력한다. 노아게이트 NOR1는 스위치 SW2의 출력과 인버터 IV9, IV11의 출력을 노아연산하여 우선신호 PRIORITY_CHANGE를 출력한다.
이러한 구성을 갖는 패일 모드 분석부(180)는 패일신호 ROWCOLFAIL가 로우 레벨인 경우 단일 비트, 클러스트 비트 또는 로오/컬럼 십자형(Cruciform) 패일로 판단한다. 이에 따라, 컬럼 퓨즈 미사용신호 CF_OVERFLOWB에 의해 퓨즈셋 선택신호 XY_SEL가 변경된다. 반면에, 패일 모드 분석부(180)는 패일신호 ROWCOLFAIL가 하이 레벨인 경우 로오 성 패일과 컬럼 성 패일이 동시에 발생한 것으로 판단하여 퓨즈셋 선택신호 XY_SEL를 로우 레벨로 유지시킨다.
퓨즈셋 선택신호 XY_SEL가 로우 레벨인 경우 로오 퓨즈셋을 선택하고, 퓨즈셋 선택신호 XY_SEL가 하이 레벨인 경우 컬럼 퓨즈셋을 선택하게 된다.
[표 1]은 우선신호 PRIORITY_CHANGE, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT 및 퓨즈셋 선택신호 XY_SEL의 로직 레벨에 대응하여 패일 모드 분석부(180)가 패일 유형을 정의하기 위한 표이다.
PRIORITY_CHANGE ROWMBIT COLMBIT XY_SEL 패일 유형
0 0 0 0 로오(단일 비트)
0 0 1 1 컬럼 성
0 1 0 0 로오 성
0 1 1 0 로오(클러스터)
1 0 0 1 컬럼(단일 비트)
1 0 1 1 컬럼 성
1 1 0 0 로오 성
1 1 1 1 컬럼(클러스터)
위의 [표 1]에서와 같이 패일 모드 분석부(180)는 우선신호 PRIORITY_CHANGE, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT의 로직 레벨을 조합하여 패일 유형에 따라 퓨즈셋 선택신호 XY_SEL의 로직 레벨을 제어하게 된다.
이하에서는 기능 테스트에서 패일 발생시 패일 비트를 캡처(capture) 하는 과정, 불량유형을 분석하는 과정 및 불량 유형에 적합한 퓨즈 셋을 선정하는 과정에 대하여 알아보기로 한다. 다수의 패일 비트를 캡처하여 리페어 할 수 있으나, 본 발명의 실시예에서는 3 비트에 대한 캡처 및 리페어 과정을 일 예로 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 스마트 셀프 리페어 장치의 동작을 설명하기 위한 흐름도이다.
먼저, 패일 비트 캡쳐를 위하여 셀프 리페어 모드로 진입한 후(단계 S1), 첫 번째 기능 테스트(Function_1)를 수행한다.(단계 S2) 그리고, 패일이 발생하게 되면 셀프 리페어 동작을 수행하게 된다.(단계 S3)
단계 S3에서의 셀프 리페어 동작을 상세하게 설명하면 다음과 같다. 먼저, 첫 번째 패일이 발생하면 첫 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여(단계 S21) 패일 영역을 검색하고 패일 모드를 분석하게 된다.(단계 S22) 그리고, ARE 어레이(500)를 부트 업 시켜 해당하는 퓨즈셋을 선택하게 된다.(단계 S23) 이후에, ARE 어레이(500)에서 해당하는 퓨즈를 하나씩 선택하면서 셀프 리페어 동작을 수행하게 된다.(단계 S24)
이후에, 두 번째 패일이 발생하면 두 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여(단계 S25) 패일 영역을 검색하고 패일 모드를 분석하게 된다.(단계 S26) 그리고, ARE 어레이(500)를 부트 업 시켜 해당하는 퓨즈셋을 선택하게 된다.(단계 S27) 이후에, ARE 어레이(500)에서 해당하는 퓨즈를 하나씩 선택하면서 셀프 리페어 동작을 수행하게 된다.(단계 S28)
다음에, 세 번째 패일이 발생하면 세 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여(단계 S29) 패일 영역을 검색하고 패일 모드를 분석하게 된다.(단계 S30) 그리고, ARE 어레이(500)를 부트 업 시켜 해당하는 퓨즈셋을 선택하게 된다.(단계 S31) 이후에, ARE 어레이(500)에서 해당하는 퓨즈를 하나씩 선택하면서 셀프 리페어 동작을 수행하게 된다.(단계 S32)
이어서, 두 번째 기능 테스트(Function_2)를 수행하고(단계 S4), 단계 S21~S32의 과정을 포함하는 셀프 리페어 동작을 수행하게 된다.(단계 S5) 이후에, N-1 번째 기능 테스트(Function_N-1)를 수행하고(단계 S6), 단계 S21~S32의 과정을 포함하는 셀프 리페어 동작을 수행하게 된다.(단계 S7) 그리고, N 번째 기능 테스트(Function_N)를 수행하고(단계 S8), 단계 S21~S32의 과정을 포함하는 셀프 리페어 동작을 수행하게 된다.(단계 S9)
도 5 및 도 6은 본 발명의 실시예에 따른 스마트 셀프 리페어 장치에서 패일 어드레스 캡처 동작을 설명하기 위한 흐름도이다.
도 5에서와 같이 로오 패일인 경우 뱅크 어드레스 BANK<0:2>, 로오 어드레스 ROW<1:14>, 로오 리페어 플래그신호 XRED_FLAG를 이용하게 된다. 그리고, 도 6에서와 같이 컬럼 패일인 경우 뱅크 어드레스 BANK<0:2>, 로오 어드레스 ROW<1:14>, 컬럼 어드레스 COLUMN<3:19>, 로오 리페어 플래그신호 XRED_FLAG 및 컬럼 영역 구분신호 OCT를 이용하게 된다.
첫 번째 패일이 발생하면 첫 번째 로오/컬럼 어드레스 레지스터(110)에 저장된다.(단계 S40) 여기서, 로오/컬럼 어드레스 레지스터(110)는 첫 번째 1회의 패일 어드레스만 저장하게 된다. 그리고, 두 번째 패일이 발생하면 패일 비트의 어드레스를 첫 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오/컬럼 어드레스들과 각각 비교한다.(단계 S41) 즉, 어드레스 비교부(120)는 패턴 러닝 상태에서 발생하는 모든 패일 어드레스를 비교하게 된다.
만약, 두 어드레스가 같으면 첫 번째 로오/컬럼 멀티비트 카운터(130)를 1회 증가시킨다.(단계 S42) 반면에, 로오/컬럼 어드레스가 모두 다르면 패일 어드레스를 두 번째 로오/컬럼 어드레스 레지스터(110)에 저장한다.(단계 S43) 여기서, 로오/컬럼 어드레스 레지스터(110)는 두 번째 1회의 패일 어드레스만 저장하게 된다.
이후에, 세 번째 패일이 발생하면 패일 비트의 어드레스를 첫 번째와 두 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오/컬럼 어드레스들과 각각 비교한다.(단계 S41, S44) 만약, 어드레스가 같은 경우가 있으면 첫 번째나 두 번째의 해당 멀티비트 카운터(130)를 1회 증가시킨다.(단계 S42, S45) 반면에, 패일 어드레스와 첫 번째와 두 번째 로오/컬럼 어드레스(110)와 모두 다르면, 패일 어드레스를 세 번째 로오/컬럼 어드레스 레지스터(110)에 저장한다.(단계 S46) 여기서, 로오/컬럼 어드레스 레지스터(110)는 세 번째 1회의 패일 어드레스만 저장하게 된다.
이어서, 네 번째 패일이 발생하면 패일 비트의 어드레스를 첫 번째, 두 번째, 세 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 로오/컬럼 어드레스들과 각각 비교한다.(단계 S41, S44, S47) 만약, 어드레스가 같은 경우가 있으면 해당 로오/컬럼 멀티비트 카운터(130)를 증가시키고(단계 S42, S45, S48), 다르면 패일 정보를 버린다.
이후에, 연이은 기능 테스트에서 다섯 번째 패일, 여섯 번째 패일 등 추가적인 패일들이 발생하는 경우 레지스터에 저장하고 비교하는 동작을 기능 테스트가 끝날때까지 반복적으로 수행한다.
이하에서는 로오/컬럼 어드레스 레지스터(110)들을 순차적으로 선택하면서 패일의 유형을 분석하고 리페어 하는 과정을 설명하기로 한다.
먼저, 선택신호 SEL<0>가 활성화되면 선택부(150)는 첫 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>, 로오 리던던시신호 XRED 및 컬럼 영역 구분신호 OCT를 패일 영역 검색부(192)에 출력한다. 그리고, 선택부(140)는 첫 번째 멀티비트 카운터(130)를 선택하여 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT를 패일 모드 분석부(180)에 출력한다.
그러면, 패일 모드 분석부(180)는 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT, 로오 리던던시신호 XRED를 조합하여 퓨즈셋 선택신호 XY_SEL를 로오/컬럼 퓨즈셋 레지스터(193)와 데이터 제어부(300)에 출력한다.
그런 다음 ARE 어레이(500)를 부트 업 시키기 위해 부트업 인에이블신호 BOOTUP_EN를 활성화시킨다. 그러면, 발진부(200)가 동작하여 클록 CLK이 활성화되고, 카운터(191)가 동작하여 카운트신호 CNT_BIT<0:M>가 활성화된다.
이후에, 패일 영역 검색부(192)는 카운트신호 NT_BIT<0:M>와, 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>를 조합하여 패일 영역 구간을 표현하는 로오 영역신호 ROW_REGION, 컬럼 영역신호 COL_REGION를 로오/컬럼 퓨즈셋 레지스터(193)에 출력한다.
그리고, 로오/컬럼 퓨즈셋 레지스터(193)는 ARE 어레이(500)로부터 인가되는 로오 퓨즈셋 신호 RF_EN, RF_DIS 및 컬럼 퓨즈셋 신호 CF_EN, CF_DIS들과, 클록 CLK, 로오 영역신호 ROW_REGION, 컬럼 영역신호 COL_REGION와 조합한다. 그리고, 로오/컬럼 퓨즈셋 레지스터(193)는 로오 패일 영역에서 미사용 로오 퓨즈셋과 컬럼 패일 영역에서 미사용 컬럼 퓨즈셋을 찾아 퓨즈셋 정보를 해당하는 퓨즈셋 레지스터에 각각 저장한다.
이후에, 부트 업 동작이 끝나면 패일 모드 분석부(180)는 미사용 로오 퓨즈셋의 유무 결과인 로오 퓨즈 미사용신호 RF_OVERFLOW와 미사용 컬럼 퓨즈셋 유무 결과인 컬럼 퓨즈 미사용신호 CF_OVERFLOW에 대응하여 로오/컬럼 퓨즈셋 레지스터(193)에서 가장 적합한 퓨즈셋을 선정한다. 그리고, 패일 모드 분석부(180)는 퓨즈셋 선택신호 XY_SEL를 재수정하여 로오/컬럼 퓨즈셋 레지스터(193)에 출력한다.
예를 들어, 로오 퓨즈 미사용신호 RF_OVERFLOW는 미사용 로오 퓨즈셋이 있으면 하이 레벨이 되고, 없으면 로우 레벨이 된다. 또한, 컬럼 퓨즈 미사용신호 CF_OVERFLOW는 미사용 컬럼 퓨즈셋이 있으면 하이 레벨이 되고, 없으면 로우 레벨이 된다.
도 7은 본 발명의 실시예에서 메인 셀의 패일 리페어 알고리즘을 설명하기 위한 도면이다.
이하에서는 선택된 첫 번째 패일에 대한 패일 유형 분석과, 적합한 퓨즈셋 선정 및 리페어 과정을 설명하기로 한다.
단일 비트 패일인 경우 패일 모드 분석부(180)에 입력되는 리던던시 제어신호 XY_PRIORITY가 로우 레벨(로오 우선순위), 로오 멀티 비트신호 ROWMBIT 및 컬럼 멀티 비트신호 COLMBIT가 모두 로우 레벨이 된다. 그리고, 로오 퓨즈 미사용신호 RF_OVERFLOW가 하이 레벨인(미사용 로오 퓨즈셋 있음) 경우 퓨즈셋 선택신호 XY_SEL은 로우 레벨이 된다. 그러나, 로오 퓨즈 미사용신호 RF_OVERFLOW가 로우 레벨인(미사용 로오 퓨즈셋 없음)경우 퓨즈셋 선택신호 XY_SEL은 하이 레벨이 된다.
그리고, 단일 비트 패일인 경우 패일 모드 분석부(180)에 입력되는 리던던시 제어신호 XY_PRIORITY가 하이 레벨(컬럼 우선순위), 로오 멀티 비트신호 ROWMBIT 및 컬럼 멀티 비트신호 COLMBIT가 모두 로우 레벨이 된다. 그리고, 컬럼 퓨즈 미사용신호 CF_OVERFLOW가 하이 레벨인(미사용 컬럼 퓨즈셋 있음) 경우 퓨즈셋 선택신호 XY_SEL은 하이 레벨이 된다. 그러나, 컬럼 퓨즈 미사용신호 CF_OVERFLOW가 로우 레벨인(미사용 컬럼 퓨즈셋 없음)경우 퓨즈셋 선택신호 XY_SEL은 로우 레벨이 된다.
이와 같이 단일 비트 패일인 경우 로오나 컬럼 리던던시를 사용하여 리페어하게 된다. 도 7에서와 같이 단일 비트의 패일 경우 로오 리페어에 우선순위를 두고 리페어 하게 된다. 즉, 로오 리던던시를 사용하여 먼저 리페어를 수행하고, 로오 리던던시가 없는 경우 컬럼 리던던시를 사용하게 된다.
또한, 로오 성 패일인 경우 리던던시 제어신호 XY_PRIORITY, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBI의 로직 레벨에 상관없이 패일 모드 분석부(180)는 퓨즈셋 선택신호 XY_SEL를 무조건 로우 레벨로 출력한다. 이와 같이 로오 성 패일인 경우 로오 리던던시를 사용하여 리페어 하게 된다.
또한, 컬럼 성 패일인 경우 리던던시 제어신호 XY_PRIORITY, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBI의 로직 레벨에 상관없이 패일 모드 분석부(180)는 퓨즈셋 선택신호 XY_SEL를 무조건 하이 레벨로 출력한다. 이와 같이 컬럼 패일인 경우 컬럼 리던던시를 사용하여 리페어 하게 된다.
또한, 클러스터(Cluster) 성 패일은 위의 단일 비트 패일과 동일하게 동작한다. 그리고, 로오 리던던시신호 XRED가 로우 레벨이면(로오 리던던시가 사용됨) 리던던시 제어신호 XY_PRIORITY, 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBI의 로직 레벨에 상관없이 퓨즈셋 선택신호 XY_SEL은 무조건 로우 레벨이 된다.(메탈 옵션) 이와 같이, 로오 패일과 컬럼 패일을 모두 포함하는 클러스터 성 패일인 경우 로오나 컬럼 리던던시를 사용하여 리페어를 하게 된다.
그러면, 로오/컬럼 퓨즈셋 레지스터(193)는 퓨즈셋 선택신호 XY_SEL에 의해 로오 퓨즈셋 또는 컬럼 퓨즈셋으로 전환 선택하여 퓨즈셋 신호 FS<0:k>를 출력한다. 예를 들어, 퓨즈셋 선택신호 XY_SEL가 로우 레벨이면 로오 퓨즈셋을 선택하고, 퓨즈셋 선택신호 XY_SEL가 하이 레벨이면 컬럼 퓨즈셋을 선택하게 된다.
또한, 로오/컬럼 퓨즈셋 레지스터(193)는 로오 퓨즈 미사용신호 RF_OVERFLOW와, 컬럼 퓨즈 미사용신호 CF_OVERFLOW가 조합된 미사용 퓨즈신호 OVERFLOW를 럽처 제어부(400)에 출력한다. 예를 들어, 로오 퓨즈 미사용신호 RF_OVERFLOW, 컬럼 퓨즈 미사용신호 CF_OVERFLOW가 모두 로우 레벨이면 미사용 퓨즈신호 OVERFLOW가 로우 레벨이 된다. 그리고, 로오 퓨즈 미사용신호 RF_OVERFLOW와 컬럼 퓨즈 미사용신호 CF_OVERFLOW 중 어느 하나라도 하이 레벨이면 미사용 퓨즈신호 OVERFLOW가 하이 레벨이 된다.
미사용 퓨즈신호 OVERFLOW가 로우 레벨인 상태에서 리페어 동작을 수행시키면 로오 패일 영역과 컬럼 패일 영역에 미사용 퓨즈셋이 없기 때문에 실제 리페어는 이루어지지 않는다
그리고, 데이터 제어부(300)는 퓨즈셋 선택신호 XY_SEL와 셀프 럽처신호 SELFRUP를 조합하여 메모리 리페어 데이터 MRD<0:M>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>, 퓨즈셋 신호 FS<0:k> 중 일부를 선택하여 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N> 및 퓨즈신호 FUSE_SET<0:k>를 ARE 어레이(500)에 출력한다.
예를 들어, 셀프 럽처신호 SELFRUP가 하이 이고, 퓨즈셋 선택신호 XY_SEL가 로우 이면, 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 퓨즈셋 신호 FS<0:k>를 선택하여 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N> 및 퓨즈신호 FUSE_SET<0:k>를 ARE 어레이(500)에 출력한다.
그리고, 셀프 럽처신호 SELFRUP와, 퓨즈셋 선택신호 XY_SEL가 모두 하이이면, 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CS<3:9>, 퓨즈셋 신호 FS<0:k>를 선택하여 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N> 및 퓨즈신호 FUSE_SET<0:k>를 ARE 어레이(500)에 출력한다. 여기서, 패일 로오 어드레스 RA<9:14>는 매트 정보를 나타낸다.(컬럼을 매트 단위로 리페어 할 경우)
또한, 셀프 럽처신호 SELFRUP가 로우 이면 퓨즈셋 선택신호 XY_SEL와 무관하게 메모리 리페어 데이터 MRD<0:M>를 선택하여 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N>, 퓨즈신호 FUSE_SET<0:k>를 ARE 어레이(500)에 출력한다. 메모리 리페어 데이터 MRD<0:M>를 선택하는 경우는 외부에서 리페어 정보를 받아 웨이퍼에서 정상 리페어 모드로 리페어 하는 경우를 나타낸다.
다음에, 리페어를 수행하기 위하여 럽처 인에이블신호 RUPTURE_EN를 인에이블시키면 럽처 제어부(400)에서 클록 CLK과 미사용 퓨즈신호 OVERFLOW를 조합하여 럽처 제어신호 RUP_CTRL<0:S>를 ARE 어레이(500)에 출력한다. 그러면, ARE 어레이(500)에서 미리 전송된 뱅크 어드레스 BANK<0:2>, 어드레스 ADD<0:N>, 퓨즈신호 FUSE_SET<0:k>를 근거로 하여 해당 퓨즈셋을 찾아 어드레스 ADD<0:N>의 비트에 해당하는 퓨즈를 하나씩 선택하면서 리페어 동작을 수행한다.
다음은 두 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 패일의 유형 분석과 리페어 과정을 살펴보기로 한다.
먼저, 선택신호 SEL<1>가 활성화되면 선택부(150)는 두 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>, 로오 리던던시신호 XRED 및 컬럼 영역 구분신호 OCT를 패일 영역 검색부(192)에 출력한다. 그리고, 선택부(140)는 두 번째 멀티비트 카운터(130)를 선택하여 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT를 패일 모드 분석부(180)에 출력한다. 이후에, 위의 패일 모드 분석부(180)의 분석 과정, 리페어 과정을 반복해서 수행하게 된다.
마지막으로, 세 번째 로오/컬럼 어드레스 레지스터(110)에 저장된 패일의 유형 분석과 리페어 과정을 살펴보기로 한다.
선택신호 SEL<2>가 활성화되면 선택부(150)는 세 번째 로오/컬럼 어드레스 레지스터(110)를 선택하여 뱅크신호 BK<0:2>, 패일 로오 어드레스 RA<1:14>, 패일 컬럼 어드레스 CA<3:9>, 로오 리던던시신호 XRED 및 컬럼 영역 구분신호 OCT를 패일 영역 검색부(192)에 출력한다. 그리고, 선택부(140)는 세 번째 멀티비트 카운터(130)를 선택하여 로오 멀티 비트신호 ROWMBIT, 컬럼 멀티 비트신호 COLMBIT를 패일 모드 분석부(180)에 출력한다. 이후에, 위의 패일 모드 분석부(180)의 분석 과정, 리페어 과정을 반복해서 수행하게 된다.
도 8 및 도 9는 본 발명의 실시예에서 로오/컬럼 리던던시 패일 리페어 알고리즘을 설명하기 위한 도면이다.
도 8은 이미 사용된 로오 리던던시가 패일 된 경우 리페어 할 수 있는 방법을 나타내고, 도 9는 이미 사용된 컬럼 리던던시가 패일된 경우 리페어 할 수 있는 방법을 나타낸다.
도 8에서와 같이 로오 성 패일인 경우 동일한 매트 또는 다른 매트에 있는 미사용된 로오 리던던시를 사용하여 로오 리페어가 가능하다. 그리고, 단일 비트 패일인 경우 다른 매트의 로오 리던던시를 사용하였더라도 로오 리던던시신호 XRED에 의해 매트 정보가 자동으로 변경되므로 컬럼 리페어도 가능하다. 다른 매트의 로오 리던던시를 사용한 경우 액티브 동작시 매트가 바뀌게 된다. 그러나 패일 캡쳐시 로오 리던던시신호 XRED에 의해 바뀐 매트의 정보가 저장되므로 바뀐 매트 내의 컬럼을 사용하여 리페어 수행이 가능하다. 따라서, 동일한 매트 혹은 다른 매트의 로오 리던던시 사용에 관계없이 컬럼 리페어가 가능하다. 사용된 로우 리던던시 패일은 로오 또는 컬럼 리페어를 수행해도 무방하다.
도 9에서와 같이 컬럼 성 패일인 경우 동일한 매트에 있는 미사용된 컬럼 리던던시를 사용하여 컬럼 리페어가 가능하다. 그리고, 단일 비트 패일인 경우 동일한 매트 또는 다른 매트에 있는 로오 리던던시를 사용하여 로오 리페어를 수행할 수도 있다. 사용된 컬럼 리던던시 패일은 로오 또는 컬럼 리페어를 수행해도 무방하다.
이상에서와 같이 본 발명의 실시예는 다양한 유형의 불량 구제가 가능하므로 패키지 수율을 향상시킬 수 있다. 이러한 본 발명의 실시예는 로오 리던던시나 컬럼 리던던시를 강제로 선택하여 리페어 할 수도 있다.
그리고, 미사용 로오 리던던시가 없을 경우 컬럼 리던던시로 전환하는 방법에 차이를 둘 수 있다. 즉, 본 발명의 다른 실시예는 로오 퓨즈셋 레지스터와 컬럼 퓨즈셋 레지스터를 모두 구비하고, 미사용 로오 퓨즈셋과 미사용 컬럼 퓨즈셋을 동시에 확보하기 위해 ARE 어레이(500)의 부트 업 동작을 1회 수행한 후 로오 퓨즈 미사용신호 RF_OVERFLOW와 컬럼 퓨즈 미사용신호 CF_OVERFLOW를 검사하여 로오 퓨즈 미사용신호 RF_OVERFLOW가 로우 레벨인 경우 바로 퓨즈셋 선택신호 XY_SEL를 하이 레벨로 변경하는 방법이다. 그리고, 또 다른 방법으로는 로오와 컬럼 공용 퓨즈셋 레지스터를 구비하고 부트 업을 수행시켜 먼저 미사용 로오 퓨즈셋을 찾는 동작을 수행한다. 이후에, 로오 퓨즈 미사용 신호 RF_OVERFLOW를 검사하여 로우 레벨이면 퓨즈셋 선택신호 XY_SEL를 하이 레벨로 전환시켜서 ARE 어레이(500)를 부트 업시켜 미사용컬럼 퓨즈셋을 찾을 수도 있다.(부트 업 2회 필요) 또한, 패일 캡처와 불량유형 분석완료 후 리페어를 수행하는 방법에 있어서 외부에서 클록을 입력하여 리페어 관련 신호들을 제어하는 방법이 있을 수 있다.
이러한 본 발명은 패키지에서 발생하는 다양한 불량유형에 따라 로오나 컬럼 리던던시를 자동으로 선택하여 최적의 리페어를 가능하도록 하므로써 패키지 수율 향상에 기여할 수 있고 수율 램프 업 시간을 단축할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 패일 어드레스에 대한 각 비트 정보를 퓨즈에 저장하는 ARE 어레이;
    패일 발생시 패일 비트에 해당하는 로오 어드레스와 컬럼 어드레스를 저장하고, 테스트시 입력되는 패일 어드레스와 기 저장된 어드레스를 비교하여 패일 모드를 분석하며, 상기 패일 모드에 대응하여 패일 어드레스 정보와, 로오 퓨즈셋 정보 또는 컬럼 퓨즈셋 정보를 출력하는 셀프 리페어 제어부;
    상기 패일 어드레스 정보와, 상기 로오 퓨즈셋 정보 또는 상기 컬럼 퓨즈셋 정보에 대응하여 리페어 정보를 상기 ARE 어레이에 출력하는 데이터 제어부; 및
    상기 ARE 어레이의 럽처 동작을 제어하는 럽처 제어부를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  2. 제 1항에 있어서,
    부트업 인에이블신호와 럽처 인에이블신호에 대응하여 클록을 상기 셀프 리페어 제어부에 출력하는 발진부를 더 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  3. 제 1항에 있어서, 상기 셀프 리페어 제어부는
    상기 패일 비트에 해당하는 로오 어드레스와 컬럼 어드레스를 저장하고, 상기 테스트시 입력되는 패일 어드레스와 기 저장된 어드레스를 비교하여 상기 패일 모드를 분석하는 리페어 선택부; 및
    상기 패일 모드에 대응하여 상기 패일 어드레스 정보와, 상기 로오 퓨즈셋 정보 또는 상기 컬럼 퓨즈셋 정보를 출력하는 퓨즈셋 선택부를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  4. 제 3항에 있어서, 상기 리페어 선택부는
    상기 패일 발생시 서로 다른 복수의 패일 비트에 해당하는 상기 로오 어드레스와 상기 컬럼 어드레스를 순차적으로 저장하는 로오/컬럼 어드레스 레지스터;
    상기 테스트시 추가로 입력되는 패일 셀의 패일 어드레스를 상기 로오/컬럼 어드레스 레지스터에 기 저장된 어드레스와 비교하는 어드레스 비교부;
    상기 어드레스 비교부의 출력을 카운팅하는 멀티비트 카운터; 및
    상기 테스트의 종료시 상기 멀티비트 카운터의 출력에 대응하여 상기 로오/컬럼 어드레스 레지스터에 저장된 패일 어드레스의 상기 패일 모드를 분석하여 퓨즈셋 선택신호를 출력하는 패일 모드 분석부를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  5. 제 4항에 있어서, 상기 패일 모드 분석부는
    상기 로오 리던던시신호가 로우 레벨인 경우 로오 리던던시가 사용된 셀에서 패일이 발생한 것으로 판단하고, 상기 로오 리던던시신호가 하이 레벨인 경우 메인 셀에서 패일이 발생한 것으로 판단하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  6. 제 4항에 있어서, 상기 패일 모드 분석부는
    상기 멀티비트 카운터의 출력, 로오 리던던시신호, 리던던시 제어신호, 로오 리던던시 선택신호, 컬럼 리던던시 선택신호 및 로오/컬럼 퓨즈 미사용신호를 입력받아 로오 리던던시나 컬럼 리던던시를 수행하기 위한 상기 퓨즈셋 선택신호를 상기 데이터 제어부에 출력하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  7. 제 4항에 있어서, 상기 패일 모드 분석부는
    상기 멀티비트 카운터의 출력, 로오 리던던시신호, 리던던시 제어신호, 로오 리던던시 선택신호, 컬럼 리던던시 선택신호 및 로오/컬럼 퓨즈 미사용신호를 입력받아 단일 비트 패일, 컬럼 성 패일, 로오 성 패일, 클러스터 성 패일 여부를 판단하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  8. 제 4항에 있어서, 상기 패일 모드 분석부는
    상기 멀티비트 카운터로부터 인가되는 로오 멀티 비트신호, 컬럼 멀티 비트신호, 우선신호, 로오 리던던시신호, 로오 리던던시 선택신호 및 컬럼 리던던시 선택신호를 논리 조합하여 상기 퓨즈셋 선택신호를 출력하는 선택신호 생성부; 및
    상기 로오 멀티 비트신호, 상기 컬럼 멀티 비트신호, 로오 퓨즈 미사용신호, 컬럼 퓨즈 미사용신호 및 리던던시 제어신호를 논리 조합하여 상기 우선신호를 생성하는 제어신호 생성부를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  9. 제 8항에 있어서, 상기 패일 모드 분석부는
    상기 로오 멀티 비트신호, 상기 컬럼 멀티 비트신호가 모두 하이 레벨인 경우 로오 성 패일과 컬럼 성 패일이 모두 발생한 것으로 판단하여 상기 퓨즈셋 선택신호를 로우 레벨로 출력하고,
    상기 로오 멀티 비트신호, 상기 컬럼 멀티 비트신호 중 적어도 어느 하나가 로우 레벨인 경우 상기 퓨즈셋 선택신호를 변경하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  10. 제 4항에 있어서, 상기 로오/컬럼 어드레스 레지스터는
    뱅크 어드레스, 패일 된 메모리 셀의 로오 어드레스, 컬럼 어드레스, 로오 리페어 플래그신호, 컬럼 영역 구분신호를 입력받고, 저장신호에 대응하여 상기 로오 어드레스와 상기 컬럼 어드레스를 복수의 레지스터에 순차적으로 저장하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  11. 제 4항에 있어서, 상기 멀티비트 카운터는
    상기 어드레스 비교부의 비교 결과가 같은 경우 카운트 값을 증가시키는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  12. 제 4항에 있어서, 상기 멀티비트 카운터는
    로오 성 패일 또는 컬럼 성 패일의 기준이 되는 카운트 값을 가변시키는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  13. 제 3항에 있어서, 상기 리페어 선택부는
    선택신호에 대응하여 상기 로오/컬럼 어드레스 레지스터의 출력 중 어느 하나를 선택하는 제 1선택부; 및
    상기 선택신호에 대응하여 상기 멀티비트 카운터의 출력 중 어느 하나를 선택하여 상기 패일 모드 분석부에 출력하는 제 2선택부를 더 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  14. 제 13항에 있어서, 상기 제 1선택부는
    상기 로오/컬럼 어드레 레지스터의 출력 중 어느 하나를 선택하여 패일 비트의 로오 리던던시 사용 유무를 나타내는 로오 리던던시신호를 상기 패일 모드 분석부에 출력하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  15. 제 3항에 있어서, 상기 퓨즈셋 선택부는
    상기 제 1선택부의 출력에 대응하여 로오 어드레스 패일 영역, 컬럼 어드레스 패일 영역을 서치하는 패일 영역 검색부; 및
    미사용된 퓨즈셋 정보를 저장하고 상기 패일 모드 분석부와 상기 럽처 제어부에 출력하는 로오/컬럼 퓨즈셋 레지스터를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  16. 제 15항에 있어서, 상기 퓨즈셋 선택부는
    클록을 카운팅하여 카운팅신호를 상기 패일 영역 검색부, 상기 로오/컬럼 퓨즈셋 레지스터, 상기 럽처 제어부 및 상기 ARE 어레이에 출력하는 카운터를 더 포함하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  17. 제 15항에 있어서, 상기 로오/컬럼 퓨즈셋 레지스터는
    상기 패일 영역 검색부로부터 인가되는 로오 영역신호, 컬럼 영역신호, 클록, 상기 ARE 어레이로부터 인가되는 로오 퓨즈셋 신호, 컬럼 퓨즈셋 신호 및 상기 퓨즈셋 선택신호를 입력받고,
    상기 패일 모드 분석부에 로오 퓨즈 미사용신호, 컬럼 퓨즈 미사용신호를 출력하고, 상기 데이터 제어부에 퓨즈셋 신호를 출력하며, 상기 럽처 제어부에 미사용 퓨즈신호를 출력하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  18. 제 1항에 있어서, 상기 ARE 어레이는
    상기 셀프 리페어 제어부의 출력에 대응하여 로오 성 패일은 로오 리던던시를 사용하고, 컬럼 성 패일은 컬럼 리던던시를 사용하고, 로오 성/컬럼 성 패일 이외의 패일은 로오 리던던시나 컬럼 리던던시 중에서 퓨즈셋이 남아 있는 것을 선택하여 리페어하는 것을 특징으로 하는 스마트 셀프 리페어 장치.
  19. 첫 번째 패일 비트에 대응하는 로오 어드레스 및 컬럼 어드레스를 레지스터에 저장하는 단계;
    테스트시 입력되는 패일 어드레스와 상기 레지스터에 저장된 어드레스를 비교하여 패일 모드를 분석하는 단계;
    부트 업 동작시 ARE 어레이로부터 인가된 퓨즈 정보에 대응하여 미 사용된 퓨즈셋 정보를 서치하는 단계; 및
    상기 패일 비트에 대응하는 패일 어드레스 정보와, 상기 퓨즈셋 정보를 입력받아 상기 패일 모드에 대응하는 로오 리페어 동작 또는 컬럼 리페어 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
  20. 제 19항에 있어서,
    첫 번째 패일 비트 이후에 입력되는 임의의 패일 비트들에 대해 상기 과정들을 반복하여 수행하는 단계를 더 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
  21. 제 19항에 있어서, 상기 패일 모드의 분석 결과
    로오 성 패일인 경우 동일한 매트 또는 다른 매트에 있는 미사용된 로오 리던던시를 사용하여 로오 리페어를 수행하는 단계를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
  22. 제 19항에 있어서, 상기 패일 모드의 분석 결과
    단일 비트 패일시 동일한 매트 또는 다른 매트에 있는 로오 리던던시를 사용한 경우 해당 매트의 컬럼 리던던시를 사용하여 리페어를 수행하는 단계를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
  23. 제 19항에 있어서, 상기 패일 모드의 분석 결과
    단일 비트 패일시 컬럼 리던던시를 사용한 경우 동일한 매트 또는 다른 매트에 있는 로오 리던던시를 사용하여 리페어를 수행하는 단계를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
  24. 제 19항에 있어서, 상기 패일 모드의 분석 결과
    컬럼 성 패일인 경우 동일한 매트에 있는 미사용된 컬럼 리던던시를 사용하여 컬럼 리페어를 수행하는 단계를 포함하는 것을 특징으로 하는 스마트 셀프 리페어 방법.
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KR20170088600A (ko) 2016-01-25 2017-08-02 에스케이하이닉스 주식회사 스마트 셀프 리페어 장치
KR20180067846A (ko) * 2016-12-13 2018-06-21 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
KR20180104455A (ko) * 2017-03-13 2018-09-21 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
US10102921B1 (en) * 2017-08-17 2018-10-16 Nanya Technology Corporation Fuse blowing method and fuse blowing system
KR102384733B1 (ko) * 2017-09-26 2022-04-08 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
KR102451163B1 (ko) 2018-02-01 2022-10-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR102474307B1 (ko) * 2018-04-10 2022-12-06 에스케이하이닉스 주식회사 퓨즈럽처방법 및 이를 이용한 반도체장치
KR102556939B1 (ko) * 2019-04-15 2023-07-20 에스케이하이닉스 주식회사 오티피 메모리 회로 및 이를 포함하는 반도체 장치
TWI730849B (zh) * 2020-07-21 2021-06-11 瑞昱半導體股份有限公司 積體電路自我修復方法及其積體電路
CN114078563B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元的修补方法及装置
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
EP3985675B1 (en) 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11495314B2 (en) * 2021-01-08 2022-11-08 Taiwan Semiconductor Manufacturing Company Limited Memory repair using optimized redundancy utilization
KR20220114983A (ko) * 2021-02-09 2022-08-17 에스케이하이닉스 주식회사 테스트동작을 수행하는 장치
US11984179B2 (en) 2021-03-26 2024-05-14 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, and medium
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium
US11600356B1 (en) 2021-09-16 2023-03-07 Winbond Electronics Corp. Memory device capable of repairing defective word lines
KR20230046740A (ko) * 2021-09-30 2023-04-06 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법
CN118380033A (zh) * 2023-01-13 2024-07-23 长鑫存储技术有限公司 一种坏点修复电路及存储器
CN118132324B (zh) * 2024-05-06 2024-08-02 上海芯联芯智能科技有限公司 一种芯片内存修复方法及装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307360B2 (ja) * 1999-03-10 2002-07-24 日本電気株式会社 半導体集積回路装置
JP2002319298A (ja) 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
KR100379556B1 (ko) * 2001-05-15 2003-04-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 리페어 장치
KR100724333B1 (ko) * 2005-10-05 2007-06-04 삼성전자주식회사 리던던시 플래그 신호의 응답마진이 향상되는 반도체메모리 장치 및 이를 이용한 리던던시 구동 방법
KR100877701B1 (ko) * 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
US7633800B2 (en) * 2007-08-08 2009-12-15 Atmel Corporation Redundancy scheme in memory
TWI366196B (en) * 2007-09-21 2012-06-11 Faraday Tech Corp Programmable memory built-in self test circuit
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
JP2010244596A (ja) * 2009-04-02 2010-10-28 Renesas Electronics Corp 集積回路
TWI602181B (zh) * 2012-02-29 2017-10-11 三星電子股份有限公司 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法
KR102017724B1 (ko) * 2012-05-31 2019-09-03 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
US9087614B2 (en) 2012-11-27 2015-07-21 Samsung Electronics Co., Ltd. Memory modules and memory systems
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR20150119547A (ko) * 2014-04-15 2015-10-26 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템

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