KR100724333B1

KR100724333B1 - 리던던시 플래그 신호의 응답마진이 향상되는 반도체메모리 장치 및 이를 이용한 리던던시 구동 방법

Info

Publication number: KR100724333B1
Application number: KR1020050093195A
Authority: KR
Inventors: 채동혁; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2005-10-05
Filing date: 2005-10-05
Publication date: 2007-06-04
Also published as: KR20070038188A; US20070076497A1; US7254076B2; JP2007102991A; JP5013395B2

Abstract

리던던시 플래그 신호의 응답마진이 향상되는 반도체 메모리 장치 및 이를 이용한 리던던시 구동 방법이 게시된다. 본 발명의 반도체 메모리 장치에서는, 리던던시 인에이블부에서는 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 발생한다. 이때, 내장 어드레스는 리페어하고자 하는 노말 셀어레이의 메모리셀의 어드레스보다 적어도 1클락 이전의 어드레스이다. 그리고, 리던던시 쉬프트 신호의 활성화 시점은, 리던던시 플래그 신호의 활성화 시점에 대해, 리페어하고자 하는 어드레스에 대응하는 클락에 응답하여, 쉬프트된다. 그리고, 리던던시 쉬프트 신호에 따라, 데이터 입력 모드 및 데이터 출력 모드에서, 노말 셀어레이를 대신하여, 리던던시 셀어레이가 선택된다. 본 발명의 반도체 메모리 장치에 의하면, 데이터 입출력 모드에서의 리던던시 구동 동작에서, 대응하는 내부 어드레스의 발생으로부터 리던던시 플래그 신호의 활성화까지의 마진은 현저히 증가한다.

리던던시, 리페어, 쉬프트, 클락, 메모리, 반도체

Description

리던던시 플래그 신호의 응답마진이 향상되는 반도체 메모리 장치 및 이를 이용한 리던던시 구동 방법{Semiconductor memory device having improved response margin in redundancy flag signal and redundancy operating method using the same}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 반도체 메모리 장치를 나타내는 블락도이다.

도 2 및 도 3은 각각 도 1의 반도체 메모리 장치에 대한 데이터 입력 모드 및 데이터 출력 모드에서의 동작 타이밍이다.

도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다.

도 5는 도 4의 노말 셀어레이를 설명하기 위한 도면이다.

도 6은 도 4의 반도체 메모리 장치에서의 데이터 입력 모드에서의 리던던시 동작을 설명하기 위한 타이밍도이다.

도 7은 도 4의 반도체 메모리 장치에서의 데이터 입력 모드에서의 리던던시 동작을 설명하기 위한 다른 타이밍도이다.

도 8은 도 4의 반도체 메모리 장치에서의 데이터 출력 모드에서의 리던던시 동작을 설명하기 위한 타이밍도이다.

도 9는 도 4의 반도체 메모리 장치에서의 데이터 출력 모드에서의 리던던시 동작을 설명하기 위한 다른 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명 *

130: 어드레스 입력부 140: 어드레스 디코딩부

150: 리던던시 인에이블부 160: 데이터 입출력부

EXADDR: 외부 어드레스 BADDR: 버퍼링 어드레스

INADDRi: 내부 어드레스 READDR: 내장 어드레스

SADDR: 감산 어드레스

SRED1, SRED2: 리던던시 쉬프트 신호 Nsc: 쉬프팅 클락수

RSCLK: 쉬프팅 제어 신호 CNCLK: 카운팅 신호

DLCLK1: 입력 래치 신호 DLCLK2: 출력 래치 신호

DICLK: 입력 드라이빙 신호

DOFL: 출력 플래그 신호 REDFL: 리던던시 플래그 신호

I/O: 외부 입출력선

BDI: 버퍼링 입력선 NDI: 노말 입력선

RDI: 리던던시 입력선 NDO: 노말 출력선

RDO: 리던던시 출력선 MDO: 먹싱 출력선

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부에서 연속적으로 생성되는 내부 어드레스에 따라 메모리셀들이 억세스되는 버스트(burst) 동작을 수행하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치에는, 로우(row)와 칼럼(column)의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 노말 셀어레이와, 결함이 있는 노말 셀어레이의 메모리셀을 리페어(repair)하기 위한 메모리셀들을 포함하는 리던던시 셀어레이가 내장된다. 한편, 플래쉬 메모리와 같은 반도체 메모리 장치는 버스트(burst) 모드에 따른 동작이 수행된다. 버스트 모드에서는, 한번의 명령으로 버스트 길이(burst length)에 해당하는 복수개의 데이터가 억세스된다.

도 1은 종래의 반도체 메모리 장치를 나타내는 블락도로서, 플래쉬 메모리의 블락도이다. 도 1을 참조하면, 어드레스 버퍼(31)는 외부 입출력선(I/O)에 제공되는 어드레스를 래치하여 버퍼링한다. 그리고, 어드레스 카운터(35)는 상기 어드레스 버퍼(31)로부터 제공되는 버퍼링 어드레스(BADDR)에 대하여 순차적으로 변화되는 내부 어드레스(INADDRi)를 발생한다. 어드레스 디코딩부(40)에 디코딩되는 상기 내부 어드레스(INADDRi)에 따라, 노말 셀어레이(11)의 페이지 버퍼 및 Y-게이트(13)가 인에이블된다. 리던던시 결정기(51)는, 내장 어드레스(READDR)와 일치되는 상기 내부 어드레스(INADDRi)가 발생되면, 리던던시 플래그 신호(REDFL)를 활성화한다. 그리고, 데이터 입력 드라이버(61)는, 입력 드라이빙 신호(DICLK)의 클락에 응답하여, 버퍼링 입력선(BDI)의 데이터를 노말 입력선(NDI) 또는 리던던시 입력선(RDI)으로 제공한다. 이때, 플래그 신호(REDFL)에 따라, 버퍼링 입력선(BDI)의 데이터가 드라이빙되는 방향이 결정된다.

그리고, 데이터 출력 먹서(63)는, 리던던시 플래그 신호(REDFL)에 따라, 노말 출력선(NDO) 또는 리던던시 출력선(RDO)의 데이터를 먹싱 출력선(MDO)으로 제공한다. 이때, 플래그 신호(REDFL)에 따라, 먹싱 출력선(MDO)으로 제공되는 데이터가 결정된다. 그리고, 데이터 래치 버퍼(65)는 외부 입출력선(I/O)의 데이터를 버퍼링 입력선(BDI)으로 입력한다. 또한, 상기 데이터 래치 버퍼(65)는 먹싱 출력선(MDO)의 데이터를 출력 래치 신호(DLCLK2)에 응답하여, 상기 먹싱 출력선(MDO)의 데이터를 내부의 로컬 출력선(LDO, 미도시)에 래치하며, 이후 독출 인에이블 신호(/RE)에 응답하여, 외부 입출력선(I/O)으로 제공한다.

한편, 제어로직부(80)는 외부에서 제공되는 입력신호들(/CE, /RE, /WE, CLE, ALE)를 수신한다. 상기 제어로직부(80)는 수신되는 상기 입력신호들(/CE, /RE, /WE, CLE, ALE)에 따른 여러가지 제어신호들(AICLK, XIA, CNCLK, DICLK, DLCLK1, DLCLK2, SCON)을 생성한다. 그리고, 도 1의 반도체 메모리 장치에 대한 데이터 입력 모드 및 데이터 출력 모드에서의 동작 타이밍은 각각 도 2 및 도 3에 도시된다.

도 2 및 도 3에서는, 선택되는 메모리셀의 칼럼 어드레스가 연속적으로 변화되는 버스트 동작이 수행된다. 이때, 버스트 동작이 시작되는 칼럼 어드레스를 'ADDR(N)'이라 가정된다. 그리고, 도 2에서는, 칼럼 어드레스 'ADDR(N+1)'에 해당하는 노말 셀어레이(11)의 메모리셀을 대체하여, 리던던시 셀어레이(21)의 리던던시 메모리셀이 억세스된다. 도 3에서는, 칼럼 어드레스 'ADDR(N+2)'에 해당하는 노말 셀어레이(11)의 메모리셀을 대체하여, 리던던시 셀어레이(21)의 리던던시 메모리셀이 억세스된다.

도 2 및 도 3을 참조하면, 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화되어 있는 동안(p21, p31)에, 반도체 메모리 장치의 동작 모드를 제어하는 명령(command)이 수신된다. 이어서, 어드레스 래치 인에이블 신호(ALE)가 "H"로 활성화된 구간(p22, p32)에서, 외부 어드레스(EXADDR)가 래치된다.

이후, 도 2의 데이터 입력 모드에서는, 입력되는 데이터가 노말 셀어레이(11)의 페이지 버퍼(13) 또는 리던던시 셀어레이(21)의 페이지 버퍼(23)에 저장된다.

도 3의 데이터 출력 모드에서는, 노말 셀어레이(11) 및 리던던시 셀어레이(21)의 데이터가 대응하는 페이지 버퍼(13, 23)에 래치되는 데이터 독출 구간(p33)이 수행된다. 이후, 어드레스 디코딩부(40)에 의하여 디코딩되는 상기 내부 어드레스(INADDRi)에 따른 노말 셀어레이(11)의 메모리셀의 데이터가 노말 출력선(NDO)으로 제공되며, 리던던시 셀어레이(21)의 데이터가 리던던시 출력선(RDO)으로 제공된다.

한편, 도 2의 입력 모드에서, 상기 리던던시 플래그 신호(REDFL)는, 상기 내부 어드레스(INADDRi)가 'ADDR(N+1)'로 생성됨에 응답하여 "H"로 활성화된다(t21). 상기 내부 어드레스(INADDRi)가 'ADDR(N+2)'로 생성됨에 응답하여, 상기 리던던시 플래그 신호(REDFL)는 "L"로 비활성화된다(t22). 그리고, 도 3의 출력 모드에서, 상기 리던던시 플래그 신호(REDFL)는, 상기 내부 어드레스(INADDRi)가 'ADDR(N+2)'로 생성됨에 응답하여 "H"로 활성화된다(t31). 상기 내부 어드레스(INADDRi)가 'ADDR(N+3)'로 생성됨에 응답하여, 상기 리던던시 플래그 신호(REDFL)는 "L"로 비활성화된다(t32).

이때, 반도체 메모리 장치의 동작 주파수가 증가하거나, 동작전압인 전원전압(VCC)이 하강하는 경우, 리던던시 결정기(51)의 응답속도가 느려지는 것이 일반적이다. 이 경우, 상기 리던던시 플래그 신호(REDFL)의 응답마진은 현저히 감소된다.

그런데, 종래의 반도체 메모리 장치의 데이터 입력 모드에서, 내장 어드레스(READDR)와 동일한 내부 어드레스(INADDRi)의 발생으로부터 상기 리던던시 플래그 신호(REDFL)의 응답마진은, 상기 입력 드라이빙 신호(DICLK)의 1/2클락 정도의 범위(tM21) 이내로 제한된다. 만약, 상기 리던던시 플래그 신호(REDFL)가 상기 입력 드라이빙 신호(DICLK)의 1/2클락 범위(tM21)를 벗어나면(t21', t22'), 어드레스 (ADDR(N+1))에 대응하는 데이터(D1)가 아닌 어드레스 (ADDR(N+2))에 대응하는 데이터(D2)가 리던던시 입력선(RDI)으로 드라이빙되는 문제점이 발생된다(t23', t24').

또한, 종래의 반도체 메모리 장치의 데이터 출력 모드에서 먹싱 출력선(MDO)의 데이터는, 리던던시 플래그 신호(REDFL)의 응답속도에 의존하게 된다. 즉, 상기 리던던시 플래그 신호(REDFL)의 응답속도가 느려지면(t31', t32'), 상기 먹싱 출력 선(MDO)에서의 어드레스 (ADDR(N+3))에 대응하는 데이터(DO2)의 데이터 할당 영역이 짧아진다. 이와 같은 경우, 상기 어드레스 (ADDR(N+2))에 대응하는 출력 래치 신호(DLCLK2)의 클락에서, 리던던시 셀어레이(21)의 데이터(RDO)가 아닌 노말 셀어레이(11)의 데이터(DO2)가 래치되며, 상기 어드레스 (ADDR(N+3))에 대응하는 출력 래치 신호(DLCLK2)의 클락에서, 노말 셀어레이(11)의 데이터(DO3)가 아닌 리던던시 셀어레이(21)의 데이터(RDO)가 래치되는 문제점이 발생된다. 즉, 종래의 반도체 메모리 장치에서는, 상기 출력 래치 신호(DLCLK2)에 의하여 래치되는 데이터의 정확도가 저하된다는 문제점이 발생된다.

결과적으로, 종래의 반도체 메모리 장치에서는, 내장 어드레스와 동일한 내부 어드레스(INADDRi)의 발생으로부터 상기 리던던시 플래그 신호의 응답마진이 충분하지 못하는 문제점이 발생된다.

따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 내장 어드레스(READDR)와 동일한 내부 어드레스(INADDRi)의 발생으로부터 상기 리던던시 플래그 신호(REDFL)의 응답마진을 증가시키는 반도체 메모리 장치 및 이에 대한 리던던시 구동 방법을 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 로우와 칼럼의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 노말 셀어레이; 상기 노말 셀어레이의 메모리셀을 대체하기 위한 메모리셀들을 포함하는 리던던시 셀어레이; 소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 어드레스 입력부; 상기 노말 셀어레이의 메모리셀을 특정하기 위하여, 상기 내부 어드레스를 디코딩하는 어드레스 디코딩부; 소정의 리던던시 쉬프트 신호를 발생하는 리던던시 인에이블부로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 인에이블부; 및 상기 리던던시 쉬프트 신호의 활성에 의하여, 입력되는 데이터가 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이에 제공되도록 제어되는 데이터 입출력부를 구비한다. 상기 내장 어드레스는 리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수이다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치는 로우와 칼럼의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 노말 셀어레이; 상기 노말 셀어레이의 메모리셀을 대체하기 위한 메모리셀들을 포함하는 리던던시 셀어레이; 소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 어드레스 입력부; 상기 노말 셀어레이의 메모리셀을 특정하기 위하여, 상기 내부 어드레스를 디코딩하는 어드레스 디코딩부; 소정의 리던던시 쉬프트 신호를 발생하는 리던던시 인에이블부로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 인에이블부; 및 상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이로부터 제공되는 데이터가 출력되도록 제어되는 데이터 입출력부를 구비한다. 상기 내장 어드레스는 리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수이다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면은 반도체 메모리 장치의 리던던시 구동 방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 반도체 메모리 장치의 리던던시 구동 방법은 소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 단계; 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 활성화하는 단계; 소정의 리던던시 쉬프트 신호를 발생하는 단계로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 쉬프트 신호를 발생하는 단계; 및 상기 리던던시 쉬프트 신호의 활성에 의하여, 입력되는 데이터가 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이에 제공되도록 제어하는 단계를 구비한다. 상기 내장 어드레스는 리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수이다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면도 반도체 메모리 장치의 리던던시 구동 방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 반도체 메모리 장치의 리던던시 구동 방법은 소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 단계; 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 활성화하는 단계; 소정의 리던던시 쉬프트 신호를 발생하는 단계로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 쉬프트 신호를 발생하는 단계; 및 상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이로부터 제공되는 데이터가 출력되도록 제어하는 단계를 구비한다. 상기 내장 어드레스는 리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수이다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

본 명세서에는, 외부에서 제공되는 데이터가 내부의 메모리셀에 저장되도록 구동되는 동작 모드는 '데이터 입력 모드'라 칭하고, 내부 메모리셀의 데이터가 외부로 제공되는 동작 모드는 '데이터 출력 모드'라 칭한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블락도이다. 도 4를 참조하면, 본 발명의 반도체 메모리 장치는 노말 셀어레이(111) 및 리던던시 셀어레이(121)를 포함한다. 상기 노말 셀어레이(111)의 메모리셀의 데이터는 대응하는 페이지 버퍼/Y-게이트(113)를 통하여 입출력된다. 그리고, 상기 리던던시 셀어레이(121)의 메모리셀의 데이터는 대응하는 페이지 버퍼/Y-게이트(123)를 통하여 입출력된다.

상기 노말 셀어레이(111)는, 도 5에 도시되는 바와 같이, 워드라인(WL1 내지 WLn)으로 특정되는 로우(row)와 비트라인(BL1 내지 BLm)으로 특정되는 칼럼(column)의 매트릭스 구조상에 배열되는 다수개의 메모리셀들(MC)을 포함한다. 참고로, 도 5는 낸드(NAND) 타입의 플래쉬 메모리의 노말 셀어레이(111)를 나타내는 도면으로서, 노말 셀어레이(111)에는 다수개의 셀스트링(ST1 내지 STm)이 구성되어 있다. 그리고, 각각의 셀스트링(ST1 내지 STm)에는, 다수개의 메모리셀(MC)들이 직렬로 연결된다.

그리고, 도 5에서와 같은 노말 셀어레이(111)를 가지는 NAND 타입의 플래쉬 메모리에서는, 외부에서 제공되는 외부 어드레스(EXADDR)에 대하여, 1번의 명령으로 버스트 길이(burst length)에 해당하는 복수개의 데이터가 입출력되는 버스트 모드 동작이 수행될 수 있다. 이 경우, 입력되는 특정의 외부 어드레스에 대하여, 일련의 순서에 따른 내부 어드레스가 연속적으로 발생된다. 그리고, 연속적으로 변환되는 내부 어드레스에 따른 메모리셀들이 억세스된다.

도 5에서, 스트링선택신호(SSL)는 셀스트링(ST1 내지 STm)의 선택을 제어하는 신호이며, 공통소스라인(CSL)은 상기 셀스트링(ST1 내지 STm)에 공통적으로 소스전압을 전송한다. 그리고, 그라운드 선택신호(GSL)는 상기 셀스트링(ST1 내지 STm)의 메모리셀에 공통소스전압이 제공되도록 선택하는 신호이다.

본 발명의 기술적 사상은, 전술한 바와 같이 일련의 칼럼 어드레스가 연속적으로 바뀌면서, 상기 칼럼 어드레스에 따른 메모리셀을 연속적으로 억세스하는 버스트 모드 동작을 수행하는 낸드 타입의 플래쉬 메모리에 더욱 유용히 적용될 수 있다.

그러나, 본 발명의 기술적 사상은 낸드 타입의 플래쉬 메모리에 한정되는 것은 아니며, 하나의 외부 어드레스에 대하여, 칼럼 어드레스 또는 로우 어드레스가 연속적으로 바뀌면서, 이들 어드레스에 따른 메모리셀들이 연속적으로 억세스될 수 있는 모든 반도체 메모리 장치에 적용될 수 있다.

다시 도 4를 참조하면, 상기 리던던시 셀어레이(121)에는, 다수개의 메모리셀들이 내장된다. 상기 리던던시 셀어레이(121)의 메모리셀들은, 결함이 있는 상기 노말 셀어레이(111)의 메모리셀들을 리페어(repair)하기 위하여 이용된다. 리페어 가 수행된 반도체 메모리 장치에서는, 리페어되는 상기 노말 셀어레이(111)의 메모리셀을 선택하는 어드레스가 인가되면, 노말 셀어레이(111)를 억세스하는 경로는 차단되고, 상기 리던던시 셀어레이(121)를 억세스하는 경로가 형성된다.

본 명세서에서는, 설명의 편의를 위하여, 노말 셀어레이(111)에 포함되는 메모리셀을 '노말 메모리셀'로, 리던던시 셀어레이(121)에 포함되는 메모리셀을 '리던던시 메모리셀'로 칭할 수도 있다.

다시 도 4를 참조하면, 본 발명의 반도체 메모리 장치는 어드레스 입력부(130), 어드레스 디코딩부(140), 리던던시 인에이블부(150) 및 데이터 입출력부(160)를 구비한다.

상기 어드레스 입력부(130)는 외부 입출력선(I/O)를 통하여, 입력되는 외부 어드레스(EXADDR)에 따른 내부 어드레스(INADDRi)를 발생한다.

상기 어드레스 입력부(130)는 구체적으로 어드레스 버퍼(131), 어드레스 감산기(133) 및 어드레스 카운터(135)를 구비한다. 상기 어드레스 버퍼(131)는 외부 입출력선(I/O)에 제공되는 외부 어드레스(EXADDR)를 래치 및 버퍼링하여, 버퍼링 어드레스(BADDR)를 발생한다.

상기 어드레스 감산기(133)는, 상기 어드레스 버퍼(131)에 의하여 버퍼링된 상기 외부 어드레스(EXADDR) 즉, 버퍼링 어드레스(BADDR)를 소정의 쉬프트 클락수(Nsc)에 따른 어드레스 차이로 변환하여, 감산 어드레스(SADDR)를 발생한다. 이때, 상기 쉬프트 클락수(Nsc)는 1이상의 정수이다.

본 실시예에서는, 상기 쉬프트 클락수(Nsc)는 '1'로 가정한다. 따라서, 상기 외부 어드레스(EXADDR)가 'ADDR(N)'이라면, 상기 감산 어드레스(SADDR)는 'ADDR(N-1)'로 된다.

상기 어드레스 카운터(135)는, 상기 감산 어드레스(SADDR)에 대하여, 순차적으로 변화되는 내부 어드레스(INADDRi)를 발생한다. 이때, 상기 내부 어드레스(INADDRi)는, 상기 카운팅 신호(CNCLK)의 클락 및 상기 출력 플래그 신호(DOFL)에 응답하여, 순차적으로 증가한다.

상기 어드레스 디코딩부(140)는, 상기 노말 셀어레이(111)의 메모리셀을 특정하기 위하여, 상기 내부 어드레스(INADDRi)를 디코딩한다. 본 실시예에서는, 상기 외부 어드레스(EXADDR) 및 상기 내부 어드레스(INADDRi)는 칼럼 어드레스에 해당한다. 그리고, 상기 어드레스 디코딩부(140)에서 디코딩된 상기 내부 어드레스(INADDRi)는, 상기 노말 셀어레이(111)의 페이지 버퍼/Y-게이트(113)에 제공되어, 특정되는 상기 노말 셀어레이(111)의 메모리셀에 대응하는 비트라인(BL1~BLm, 도 5 참조)을 통하여, 데이터를 입/출력한다.

상기 리던던시 인에이블부(150)는, 소정의 내장 어드레스(READDR)에 대응하는 상기 내부 어드레스(INADDRi)의 발생을 감지하여, 제1 또는 제2 리던던시 쉬프트 신호(SRED1, SRED2)를 발생한다. 이때, 상기 내장 어드레스(READDR)는 리페어하고자 하는 상기 노말 셀어레이(111)의 메모리셀을 특정하는 상기 내부 어드레스(INADDRi)에 대하여, 상기 쉬프트 클락수(Nsc) 전의 상기 카운팅 신호(CNCLK)의 클락에 응답하여 생성되는 어드레스에 해당한다.

본 실시예에서, 예를 들어, 리페어하고자 하는 노말 메모리셀의 어드레스가 'ADDR(N+1)'인 경우의 상기 내장 어드레스(READDR)는 'ADDR(N)'이다. 그리고, 리페어하고자 하는 노말 메모리셀의 어드레스가 'ADDR(N)'인 경우의 상기 내장 어드레스(READDR)는 'ADDR(N-1)'이다.

본 실시예에서는, 상기 제1 리던던시 쉬프트 신호(SRED1)는 본 발명의 반도체 메모리 장치의 데이터 입력 모드에서 활성화될 수 있으며, 상기 제2 리던던시 쉬프트 신호(SRED2)는 본 발명의 반도체 메모리 장치의 데이터 출력 모드에서 활성화될 수 있다. 다만, 설명의 편의를 위하여, 상기 제1 리던던시 쉬프트 신호(SRED1) 및 상기 제2 리던던시 쉬프트 신호(SRED2)는, 구별이 필요치 않는 경우에, '리던던시 쉬프트 신호'로 간략히 불릴 수도 있다.

상기 리던던시 인에이블부(150)는 구체적으로 리던던시 결정기(151) 및 리던던시 쉬프터(153)를 구비한다. 상기 리던던시 결정기(151)는 상기 내장 어드레스(READDR)와 상기 내부 어드레스(INADDRi)를 비교하며, 리던던시 플래그 신호(REDFL)를 발생한다. 이때, 상기 내부 어드레스(INADDRi)가 상기 내장 어드레스(READDR)와 일치하면, 상기 리던던시 플래그 신호(REDFL)는 활성화된다.

그리고, 상기 리던던시 쉬프터(153)는, 입력 래치 신호(DLCLK1) 또는 쉬프팅 제어 신호(RSCLK)의 클락에 응답하여, 상기 리던던시 플래그 신호(REDFL)의 활성 구간을 쉬프팅한다. 구체적으로 기술하면, 상기 리던던시 쉬프터(153)는, 상기 리던던시 플래그 신호(REDFL)의 활성 구간을 상기 쉬프팅 클락수(Nsc)에 따라 쉬프팅하여 리던던시 쉬프트 신호(SRED1, SRED2)로 생성한다.

데이터 입력 모드시에, 상기 데이터 입출력부(160)는 상기 제1 리던던시 쉬 프트 신호(SRED1)에 따라, 상기 노말 셀어레이(111) 또는 상기 리던던시 셀어레이(121)에 외부 입출력선(I/O)의 데이터가 입력되도록 제어된다. 또한, 데이터 출력 모드시의 상기 데이터 입출력부(160)는 상기 제2 리던던시 쉬프트 신호(SRED2)에 따라, 상기 노말 셀어레이(111) 또는 상기 리던던시 셀어레이(121)의 데이터를 상기 외부 입출력선(I/O)에 출력하도록 구동된다.

상기 데이터 입출력부(160)는 구체적으로 데이터 입력 드라이버(161), 데이터 출력 먹서(163) 및 데이터 래치 버퍼(165)를 구비한다.

그리고, 상기 데이터 입력 드라이버(161)는, 데이터 입력 모드시에, 상기 입력 드라이빙 신호(DICLK)의 클락에 응답하여, 상기 데이터 래치 버퍼(165)로부터 제공되는 버퍼링 입력선(BDI)의 데이터를 노말 셀어레이(111) 또는 리던던시 셀어레이(121) 쪽으로 제공하도록 구동된다.

좀더 자세히 기술하면, 상기 데이터 입력 드라이버(161)는, 데이터 입력 모드에서, 상기 제1 리던던시 쉬프트 신호(SRED1)의 "H"로의 활성에 의하여, 상기 버퍼링 입력선(BDI)의 데이터가 상기 노말 셀어레이(111)를 대신하여 상기 리던던시 셀어레이(121)에 제공되도록 구동된다. 즉, 상기 제1 리던던시 쉬프트 신호(SRED1)가 "L"로 비활성화 상태인 경우에는, 상기 데이터 입력 드라이버(161)는 상기 버퍼링 입력선(BDI)의 데이터를 상기 노말 셀어레이(111) 쪽으로 제공하도록 구동된다. 그리고, 상기 제1 리던던시 쉬프트 신호(SRED1)가 "H"로 활성화 상태인 경우에는, 상기 데이터 입력 드라이버(161)는 상기 버퍼링 입력선(BDI)의 데이터를 상기 리던던시 셀어레이(121) 쪽으로 제공하도록 구동된다.

상기 데이터 출력 먹서(163)는 데이터 출력 모드에서, 상기 제2 리던던시 쉬프트 신호(SRED2)의 "H"로의 활성에 의하여, 상기 먹싱 출력선(MDO)에 상기 노말 셀어레이(111)의 데이터를 대신하여 상기 리던던시 셀어레이(121)의 데이터가 제공되도록 구동된다. 즉, 상기 제2 리던던시 쉬프트 신호(SRED2)가 "L"로 비활성화 상태인 경우에는, 상기 데이터 출력 먹서(163)는 상기 먹싱 출력선(MDO)에 상기 노말 셀어레이(111) 쪽의 데이터가 제공되도록 구동된다. 그리고, 상기 제2 리던던시 쉬프트 신호(SRED2)가 "H"로 활성화 상태인 경우에는, 상기 데이터 출력 먹서(163)는 상기 먹싱 출력선(MDO)에 상기 리던던시 셀어레이(121) 쪽의 데이터가 제공되도록 구동된다.

상기 데이터 래치 버퍼(165)는 데이터 입력 모드시에 입력 래치 신호(DLCLK1)의 클락에 응답하여, 상기 외부 입출력선(I/O)의 데이터를 상기 버퍼링 입력 데이터선(BDI)에 제공하도록 구동된다.

그리고, 상기 데이터 래치 버퍼(165)는 데이터 출력 모드시에 출력 래치 신호(DLCLK2)의 클락에 응답하여, 내부의 로컬 출력선(LDO, 미도시)에 래치하며, 이후 독출 인에이블 신호(/RE)에 응답하여, 외부 입출력선(I/O)으로 제공한다.

그리고, 상기 데이터 래치 버퍼(165)는, 입출력 제어 신호군(SCON)에 의하여, 데이터 입력 및 데이터 출력 모드시의 동작이 제어된다.

도 4의 상기 제어로직부(180)는 칩인에이블 신호(/CE), 독출 인에이블 신호(/RE), 기입 인에이블 신호(/WE), 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 수신한다. 여기서, 상기 칩인에이블 신호(/CE)는 본 발명 의 반도체 메모리 장치를 선택하는 신호이다. 상기 독출 인에이블 신호(/RE)는 데이터의 출력을 제어하기 위한 신호이다. 상기 기입 인에이블 신호(/WE)는 상승단부에 커맨드, 어드레스 및 입력 데이터를 래치한다.

즉, 상기 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화된 상태에서는, 상기 기입 인에이블 신호(/WE)의 상승단부에서, 커맨드가 래치된다. 그리고, 상기 어드레스 래치 인에이블 신호(ALE)가 "H"로 활성화된 상태에서는, 상기 기입 인에이블 신호(/WE)의 상승단부에서, 어드레스가 래치된다. 또한, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 "L"로 비활성화된 상태에서는, 상기 기입 인에이블 신호(/WE)의 상승단부에서, 데이터가 래치된다.

그리고, 상기 제어로직부(180)는 어드레스 입력 신호(AICLK), 어드레스 초기화 신호(XIA), 카운팅 신호(CNCLK), 입력 래치 신호(DLCLK1), 출력 래치 신호(DLCLK2), 입력 드라이빙 신호(DICLK), 쉬프팅 제어 신호(RSCLK) 및 출력 플래그 신호(DOFL)를 생성한다.

도 6은 도 4의 반도체 메모리 장치에서의 데이터 입력 모드에서의 리던던시 동작을 설명하기 위한 타이밍도이다. 도 6에서는, 리페어하고자 하는 메모리셀의 어드레스가 'ADDR(N+1)'로 가정된다. 그리고, 상기 쉬프트 클락수(Nsc)는 '1'로 가정된다. 이때, 리던던시 결정기(151, 도 4 참조)의 내장 어드레스(READDR)는 'ADDR(N)'이 된다.

먼저, 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화된 동안(p61)에, 반도 체 메모리 장치의 동작 모드를 제어하는 명령(command)이 수신된다. 이어서, 어드레스 래치 인에이블 신호(ALE)가 활성화된 동안(p62)에, 상기 어드레스 입력 신호(AICLK)의 클락에 응답하여, 외부 입출력선(I/O)으로 수신되는 외부 어드레스(EXADDR)가 버퍼링된다. 여기서, 상기 어드레스 입력 신호(AICLK)는, 상기 어드레스 래치 인에이블 신호(ALE)가 "H"로 활성화된 상태에서 발생되는 상기 기입 인에이블 신호(/WE)에 동기되는 신호이다.

이때, 외부 어드레스(EXADDR)가 'ADDR(N)'이면, 어드레스 초기화 신호(XIA)의 활성에 응답하여, 상기 어드레스 감산기(133)로부터 제공되는 감산 어드레스(SADDR)는 'ADDR(N-1)'로 된다(t61).

그리고, 어드레스 카운터(135)에서 출력되는 내부 어드레스(INADDRi)는 'ADDR(N-1)'로 된다(t62). 여기서, 상기 어드레스 초기화 신호(XIA)는 상기 어드레스 래치 인에이블 신호(ALE)의 활성화 구간 중에 발생되는 상기 기입 인에이블 신호(/WE)의 상승단부에 응답하여, "H"로 활성화되는 신호이다.

상기 내부 어드레스(INADDRi)는, 카운팅 신호(CNCLK)의 클락에 응답하여, 순차적으로 증가된다(t63). 상기 카운팅 신호(CNCLK)는, 데이터 입력 모드에서는, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 "L"로 비활성화된 상태에서는, 상기 기입 인에이블 신호(/WE)의 상승단부에 응답하여 활성화된다(t64).

상기 내장 어드레스(READDR)와 동일한 내부 어드레스(INADDRi)가 발생되면, 상기 리던던시 플래그 신호(REDFL)가 활성화된다(t65). 그리고, 상기 제1 리던던시 쉬프트 신호(SRED1)에는, 입력 래치 신호(DLCLK1)의 상승단부에 응답하여, 상기 리던던시 플래그 신호(REDFL)의 논리상태가 쉬프트된다.

여기서, 상기 입력 래치 신호(DLCLK1)는, 데이터 입력 모드에서, 상기 커맨드 래치 인에이블 신호(CLE) 및 상기 어드레스 래치 인에이블 신호(ALE)가 모두 "L"로 비활성화된 상태에서, 상기 기입 인에이블 신호(/WE)의 상승단부에 응답하여 "H"로 활성화된다(t66).

그리고, 상기 입력 래치 신호(DLCLK1)는 상기 카운팅 신호(CNCLK)와 거의 동시에 활성화된다. 그 결과, 도 6에 도시되는 바와 같이, 상기 제1 리던던시 쉬프트 신호(SRED1)의 활성화 구간(p64)은, 상기 내부 어드레스(INADDRi)의 어드레스가 'ADDR(N+1)'인 구간(p63)에 상응하게 된다.

한편, 상기 입력 래치 신호(DLCLK1)의 클락에 응답하여, 상기 외부 입출력선(I/O)의 데이터는 래치된다. 그리고, 래치된 상기 외부 입출력선(I/O)의 데이터는 상기 버퍼링 입력선(BDI)으로 제공된다. 그러므로, 상기 버퍼링 입력선(BDI)의 데이터는, 대응하는 내부 어드레스(INADDRi)와 상응하게 된다.

그리고, 입력 드라이빙 신호(DICLK)의 클락에 응답하여, 상기 버퍼링 입력선(BDI)의 데이터가 상기 노말 입력선(NDI) 또는 리던던시 입력선(RDI)으로 드라이빙된다(t67, t68, t69). 여기서, 상기 입력 드라이빙 신호(DICLK)는, 상기 입력 래치 신호(DLCLK1)의 하강단부에 응답하여, "H"의 클락으로 발생된다.

따라서, 'ADDR(N)' 및 'ADDR(N+2)'의 내부 어드레스(INADDRi)에 상응하는 입력 데이터(D0, D2)는 노말 입력선(NDI)으로 드라이빙되며(t67, t69), 'ADDR(N+1)' 의 내부 어드레스(INADDRi)에 상응하는 입력 데이터(D1)는 리던던시 입력선(RDI)으로 드라이빙된다(t68).

도 6의 경우에는, 내부 어드레스(INADDRi)의 발생으로부터 리던던시 플래그 신호(REDFL)의 활성화까지의 응답마진은, 기입 인에이블 신호(/WE)의 1클락과 동일한 입력 래치 신호(DLCLK1)의 1클락(tM61) 정도로 되어, 도 2에 도시된 종래의 경우의 응답마진에 비하여, 현저히 증가된다.

도 7은 도 4의 반도체 메모리 장치에서의 데이터 입력 모드에서의 리던던시 동작을 설명하기 위한 다른 타이밍도이다. 도 7에서는, 리페어하고자 하는 메모리셀의 어드레스가 'ADDR(N)'로 가정된다. 이때, 리던던시 결정기(151, 도 4 참조)의 내장 어드레스(READDR)는 'ADDR(N-1)'이 된다.

도 7의 타이밍도에서의 구간 p71, 구간 p72, 시점 t71 내지 t74, 및 시점 t76에서는, 도 6의 타이밍도에서의 구간 p61, 구간 p62, 시점 t61 내지 t64, 및 시점 t66에서와 거의 유사한 동작이 수행된다.

먼저, 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화된 동안(p71)에, 동작 모드를 제어하는 명령(command)이 수신된다. 이어서, 어드레스 래치 인에이블 신호(ALE)가 활성화된 동안(p72)에, 상기 어드레스 입력 신호(AICLK)의 클락에 응답하여, 외부 입출력선(I/O)으로 수신되는 외부 어드레스(EXADDR)가 버퍼링된다.

이때, 외부 어드레스(EXADDR)가 'ADDR(N)'이면, 상기 감산 어드레스(SADDR)는 'ADDR(N-1)'로 된다(t71). 그리고, 어드레스 카운터(135)에서 출력되는 내부 어드레스(INADDRi)는 'ADDR(N-1)'로 된다(t72). 이후, 상기 내부 어드레스(INADDRi) 는, 카운팅 신호(CNCLK)의 클락에 응답하여, 순차적으로 증가된다(t73).

도 7의 경우에는, 첫번째의 상기 내부 어드레스(INADDRi)의 발생에 응답하여, 리던던시 플래그 신호(REDFL)가 활성화된다(t75). 그리고, 상기 제1 리던던시 쉬프트 신호(SRED1)에는, 입력 래치 신호(DLCLK1)의 상승단부에 응답하여, 상기 리던던시 플래그 신호(REDFL)의 논리상태가 쉬프트된다.

그리고, 상기 입력 래치 신호(DLCLK1)는 상기 카운팅 신호(CNCLK)와 거의 동시에 활성화된다. 그 결과, 도 6에 도시되는 바와 같이, 상기 제1 리던던시 쉬프트 신호(SRED1)의 활성화 구간(p74)은, 상기 내부 어드레스(INADDRi)의 어드레스가 'ADDR(N)'인 구간(p73)에 상응하게 된다.

그리고, 상기 입력 래치 신호(DLCLK1)의 클락에 응답하여, 상기 외부 입출력선(I/O)의 데이터는 래치된다. 이때, 래치된 상기 외부 입출력선(I/O)의 데이터는 상기 버퍼링 입력선(BDI)으로 제공된다.

그리고, 입력 드라이빙 신호(DICLK)의 클락에 응답하여, 상기 버퍼링 입력선(BDI)의 데이터가 상기 노말 입력선(NDI) 또는 리던던시 입력선(RDI)으로 드라이빙된다.

따라서, 'ADDR(N)'의 내부 어드레스(INADDRi)에 상응하는 입력 데이터(D0)는 리던던시 입력선(RDI)으로 드라이빙되며(t77), 'ADDR(N+1)'및 'ADDR(N+2)'의 내부 어드레스(INADDRi)에 상응하는 입력 데이터(D1, D2)는 노말 입력선(NDI)으로 드라이빙된다(t78, t79).

도 7의 경우와 같이, 리페어하고자 하는 메모리셀의 어드레스가 외부 어드레 스(EXADDR)과 동일한 경우에도, 도 6의 경우와 마찬가지로, 리던던시 동작이 성공적으로 수행된다.

도 8은 도 4의 반도체 메모리 장치에서의 데이터 출력 모드에서의 리던던시 동작을 설명하기 위한 타이밍도이다. 도 8에서는, 리페어하고자 하는 메모리셀의 어드레스가 'ADDR(N+2)'로 가정된다. 이때, 리던던시 결정기(151, 도 4 참조)의 내장 어드레스(READDR)는 'ADDR(N+1)'이 된다.

먼저, 도 6에서와 마찬가지로, 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화된 동안(p81)에, 반도체 메모리 장치의 동작 모드를 제어하는 명령(command)이 수신된다. 그리고, 어드레스 래치 인에이블 신호(ALE)가 활성화된 동안(p82)에, 외부 입출력선(I/O)으로 수신되는 어드레스를 버퍼링하여 저장한다. 이때, 외부 어드레스(EXADDR)가 'ADDR(N)'이면, 어드레스 초기화 신호(XIA)의 활성에 응답하여, 상기 어드레스 감산기(133)로부터 제공되는 감산 어드레스(SADDR)는 'ADDR(N-1)'로 된다(t81).

그리고, 어드레스 카운터(135)에서 출력되는 내부 어드레스(INADDRi)는 'ADDR(N-1)'로 된다(t82).

이어서, 도 8의 데이터 출력 모드에서는, 데이터 독출 구간(p83)이 수행된다. 데이터 독출 구간(p83)에서는, 노말 셀어레이(111)와 리던던시 셀어레이(121)의 메모리셀들의 데이터(DO0, DO1, DO2, DO3 및 RO)가 페이지 버퍼(113, 123)에 래치된다.

이때, 상기 데이터 출력 플래그(DOFL)의 상승단부에 응답하여, 내부 어드레 스(INADDRi)는 증가된다(t83). 즉, 상기 데이터 출력 플래그(DOFL)가 "H"로 활성화되면, 상기 내부 어드레스(INADDRi)는 'ADDR(N-1)'에서 'ADDR(N)'으로 증가한다. 여기서, 상기 데이터 출력 플래그(DOFL)는, 본 발명의 반도체 메모리 장치가 데이터 독출동작을 마치고 데이터를 출력할 준비가 되었음을 알리는 신호이다. 상기 데이터 출력 플래그(DOFL)가 활성화된 시점 이후에, 상기 제어로직부(180)로 수신되는 독출 인에이블 신호(/RE)에 응답하여 페이지 버퍼에 저장된 데이터가 소정의 데이터 출력 경로를 거쳐 출력된다.

상기 내부 어드레스(INADDRi)의 첫번째 변환은 상기 데이터 출력 플래그(DOFL)에 응답하여 수행되며, 두번째 이후의 변환은 카운팅 신호(CNCLK)의 클락에 응답하여 수행된다.

상기 데이터 독출 구간(p83)에 이어서, 상기 페이지 버퍼(113, 123)에 저장된 데이터가 외부로 출력되는 과정이 진행된다.

상기 어드레스 디코딩부(140)에 의하여 디코딩되는 상기 내부 어드레스(INADDRi)에 따른 노말 셀어레이(111)의 메모리셀의 데이터가 상기 노말 출력선(NDO)으로 제공된다.

한편, 상기 내부 어드레스(INADDRi)는, 상기 카운팅 신호(CNCLK)의 클락에 응답하여, 순차적으로 증가된다(t84). 이때, 카운팅 신호(CNCLK)는, 데이터 출력 모드에서는, 상기 독출 인에이블 신호(/RE)의 하강단부에 응답하여 활성화된다(t85).

그리고, 상기 내장 어드레스(READDR)와 동일한 내부 어드레스(INADDRi)가 발 생되면, 상기 리던던시 플래그 신호(REDFL)가 활성화된다. 도 8에서는, 'ADDR(N+1)'에 대응하는 내부 어드레스(INADDRi)가 발생되면, 상기 리던던시 플래그 신호(REDFL)는 소정의 응답시간(tR81)으로 활성화된다.

그리고, 상기 리던던시 플래그 신호(REDFL)의 논리상태는, 쉬프팅 제어 신호(RSCLK)의 상승단부에 응답하여, 상기 제2 리던던시 쉬프트 신호(SRED2)로 쉬프팅된다(t86). 이때, 상기 쉬프팅 제어 신호(RSCLK)는, 데이터 출력 모드에서, 상기 카운팅 신호(CNCLK)와 마찬가지로, 상기 독출 인에이블 신호(/RE)의 하강단부에 응답하여 활성화된다.

바람직하기로는, 상기 쉬프팅 제어 신호(RSCLK)의 응답시간은, 상기 카운팅 신호(CNCLK)의 응답시간보다 길다. 그 결과, 상기 제2 리던던시 쉬프트 신호(SRED2)의 활성화는, 상기 내부 어드레스(INADDRi)의 어드레스가 'ADDR(N+2)'로 증가된 이후로 발생된다.

그리고, 제2 리던던시 쉬프트 신호(SRED2)에 따라, 상기 노말 출력선(NDO) 또는 리던던시 출력선(RDO)의 데이터가 먹싱 출력선(MDO)으로 제공한다. 즉, 내부 어드레스(INADDRi)가 'ADDR(N)' 및 'ADDR(N+1)'에서는, 노말 출력선(NDO)의 데이터(DO0, DO1)가 먹싱 출력선(MDO)으로 제공되며, 내부 어드레스(INADDRi)가 'ADDR(N+2)'에서는, 리던던시 출력선(RDO)의 데이터가 먹싱 출력선(MDO)으로 제공된다.

그리고, 상기 먹싱 출력선(MDO)의 데이터는 출력 래치 신호(DLCLK2)의 클락에 응답하여, 로컬 출력선(LDO)으로 제공된다(t87, t88, t89). 이후, 로컬 출력선 (LDO)의 데이터는 독출 인에이블 신호(/RE)에 응답하여, 외부 입출력선(I/O)으로 제공된다. 이때, 상기 출력 래치 신호(DLCLK2)는, 데이터 출력 모드에서, 상기 독출 인에이블 신호(/RE)의 하강단부에 응답하여 "H"로 활성화된다.

도 8의 경우에는, 내부 어드레스(INADDRi)의 발생으로부터 리던던시 플래그 신호(REDFL)의 활성화까지의 응답속도에 관계없이, 각 어드레스에 따른 상기 먹싱 출력선(MDO)에서의 데이터 할당 영역은 독출 인에이블 신호(/RE)의 1 클락 정도로 확보된다. 이와 같은 경우, 상기 출력 래치 신호(DLCLK2)에 따른 상기 먹싱 출력선(MDO)의 데이터의 래치의 정확도는 훨씬 증가한다.

도 9는 도 4의 반도체 메모리 장치에서의 데이터 출력 모드에서의 리던던시 동작을 설명하기 위한 다른 타이밍도이다. 도 9에서는, 리페어하고자 하는 메모리셀의 어드레스가 'ADDR(N)'로 가정된다. 이때, 리던던시 결정기(151, 도 4 참조)의 내장 어드레스(READDR)는 'ADDR(N-1)'이 된다.

도 9의 타이밍도에서의 구간 p91 내지 구간 p93, 시점 t91 내지 t95에서는, 도 8의 타이밍도에서의 구간 p81 내지 구간 p83, 시점 t81 내지 t85에서와 거의 유사한 동작이 수행된다.

먼저, 커맨드 래치 인에이블 신호(CLE)가 "H"로 활성화된 동안(p91)에, 반도체 메모리 장치의 동작 모드를 제어하는 명령(command)이 수신된다. 그리고, 어드레스 래치 인에이블 신호(ALE)가 활성화된 동안(p92)에, 외부 입출력선(I/O)으로 수신되는 어드레스를 버퍼링하여 저장한다. 이때, 상기 어드레스 감산기(133)로부터 제공되는 감산 어드레스(SADDR)는 'ADDR(N-1)'로 된다(t91). 그리고, 어드레스 카운터(135)에서 출력되는 내부 어드레스(INADDRi)는 'ADDR(N-1)'로 된다(t92).

이어서, 데이터 독출 구간(p93)이 수행된다. 이때, 상기 데이터 출력 플래그(DOFL)의 상승단부에 응답하여, 내부 어드레스(INADDRi)는 증가된다(t93). 즉, 상기 데이터 출력 플래그(DOFL)가 "H"로 활성화되면, 상기 내부 어드레스(INADDRi)는 'ADDR(N-1)'에서 'ADDR(N)'으로 증가한다. 이후, 상기 내부 어드레스(INADDRi)의 변환은 카운팅 신호(CNCLK)의 클락에 응답하여 수행된다.

상기 데이터 독출 구간(p93)에 이어서, 상기 페이지 버퍼(113, 123)에 저장된 데이터가 외부로 출력되는 과정이 진행된다.

도 9의 경우에는, 첫번째의 상기 내부 어드레스(INADDRi)의 발생에 응답하여, 리던던시 플래그 신호(REDFL)가 활성화된다(t96).

그리고, 상기 리던던시 플래그 신호(REDFL)의 논리상태는, 데이터 출력 플래그(DOFL))의 상승단부에 응답하여, 상기 제2 리던던시 쉬프트 신호(SRED2)로 쉬프팅된다.

그리고, 제2 리던던시 쉬프트 신호(SRED2)에 따라, 상기 노말 출력선(NDO) 또는 리던던시 출력선(RDO)의 데이터가 먹싱 출력선(MDO)으로 제공한다. 즉, 내부 어드레스(INADDRi)가 'ADDR(N)'에서는, 리던던시 출력선(RDO)의 데이터(RDO)가 먹싱 출력선(MDO)으로 제공되며, 내부 어드레스(INADDRi)가 'ADDR(N+1)' 및 'ADDR(N+2)'에서는, 노말 출력선(NDO)의 데이터(DO1, DO2)가 먹싱 출력선(MDO)으로 제공된다.

그리고, 상기 먹싱 출력선(MDO)의 데이터는 출력 래치 신호(DLCLK2)의 클락 에 응답하여, 로컬 출력선(LDO)으로 제공된다(t97, t98, t99). 이후, 로컬 입출력선(LDO)의 데이터는 독출 인에이블 신호(/RE)에 응답하여, 외부 입출력선(I/O)으로 제공된다.

도 9의 경우와 같이, 리페어하고자 하는 메모리셀의 어드레스가 외부 어드레스(EXADDR)와 동일한 경우에도, 도 8의 경우와 마찬가지로, 리던던시 동작이 성공적으로 수행된다.

상기와 같은 본 발명의 반도체 메모리 장치에서는, 리던던시 인에이블부에서는 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 발생한다. 이때, 내장 어드레스는 리페어하고자 하는 노말 셀어레이의 메모리셀의 어드레스보다 적어도 1클락 이전의 어드레스이다. 그리고, 리던던시 쉬프트 신호의 활성화 시점은, 리던던시 플래그 신호의 활성화 시점에 대해, 리페어하고자 하는 어드레스에 대응하는 클락에 응답하여, 쉬프트된다. 그리고, 리던던시 쉬프트 신호에 따라, 데이터 입력 모드 및 데이터 출력 모드에서, 노말 셀어레이를 대신하여, 리던던시 셀어레이가 선택된다.

본 발명의 반도체 메모리 장치에 의하면, 데이터 입출력 모드에서의 리던던시 구동 동작에서, 대응하는 내부 어드레스(INADDRi)의 발생으로부터 리던던시 플래그 신호(REDFL)의 활성화까지의 마진은 현저히 증가한다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

예를 들면, 본 명세서에서는, 칼럼 어드레스가 연속적으로 변화되는 버스트 동작을 수행하고, 노말 셀어레이의 특정 칼럼의 메모리셀이 리던던시 셀어레이의 메모리셀로 대체되는 리던던시 구조의 반도체 메모리 장치의 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 로우 어드레스가 연속적으로 변화되는 버스트 동작을 수행하고, 노말 셀어레이의 특정의 '로우(row)'의 메모리셀이 리던던시 셀어레이의 메모리셀로 대체되는 리던던시 구조의 반도체 메모리 장치의 실시예에서도 구현될 수 있음은 당업자에게는 자명한 사실이다.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

반도체 메모리 장치에 있어서,

로우와 칼럼의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 노말 셀어레이;

상기 노말 셀어레이의 메모리셀을 대체하기 위한 메모리셀들을 포함하는 리던던시 셀어레이;

소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 어드레스 입력부;

상기 노말 셀어레이의 메모리셀을 특정하기 위하여, 상기 내부 어드레스를 디코딩하는 어드레스 디코딩부;

소정의 리던던시 쉬프트 신호를 발생하는 리던던시 인에이블부로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 인에이블부; 및

상기 리던던시 쉬프트 신호의 활성에 의하여, 입력되는 데이터가 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이에 제공되도록 제어되는 데이터 입출력부를 구비하며,

상기 내장 어드레스는

리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수인 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서, 상기 리던던시 인에이블부는

상기 내장 어드레스에 해당하는 상기 내부 어드레스의 발생에 응답하여, 리던던시 플래그 신호를 활성화하는 리던던시 결정기; 및

상기 쉬프팅 클락수에 따라, 상기 리던던시 플래그 신호의 활성화 시점을 이전시켜 상기 리던던시 쉬프트 신호를 활성화시키는 리던던시 쉬프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제2 항에 있어서, 상기 리던던시 쉬프트 신호는

상기 리페어하고자 하는 메모리셀의 어드레스에 해당하는 상기 입력되는 데이터를 래치하도록 제어하는 입력 래치 신호의 클락에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서, 상기 데이터 입출력부는

상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 입력되는 데이터가 상기 노말 셀어레이의 노말 입력선을 대신하여 상기 리던던시 셀어레이의 리던던시 입력 선에 드라이빙되도록 제어되는 데이터 입력 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서, 상기 어드레스 입력부는

수신되는 외부 어드레스를 상기 쉬프트 클락수에 따른 어드레스 차이로 변환하여, 감산 어드레스를 발생하는 어드레스 감산기; 및

상기 카운팅 신호의 클락에 응답하여, 상기 감산 어드레스로부터 순서적으로 변환되는 상기 내부 어드레스를 발생하는 어드레스 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1 항에 있어서, 상기 노말 셀어레이는

NAND 타입으로 형성되는 불휘발성 메모리셀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서,

로우와 칼럼의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함하는 노말 셀어레이;

상기 노말 셀어레이의 메모리셀을 대체하기 위한 메모리셀들을 포함하는 리던던시 셀어레이;

소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 어드레스 입력부;

상기 노말 셀어레이의 메모리셀을 특정하기 위하여, 상기 내부 어드레스를 디코딩하는 어드레스 디코딩부;

소정의 리던던시 쉬프트 신호를 발생하는 리던던시 인에이블부로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 인에이블부; 및

상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이로부터 제공되는 데이터가 출력되도록 제어되는 데이터 입출력부를 구비하며,

상기 내장 어드레스는

리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수인 것을 특징으로 하는 반도체 메모리 장치.
제7 항에 있어서, 상기 리던던시 인에이블부는

상기 내장 어드레스에 해당하는 상기 내부 어드레스의 발생에 응답하여, 리 던던시 플래그 신호를 활성화하는 리던던시 결정기; 및

상기 쉬프팅 클락수에 따라, 상기 리던던시 플래그 신호의 활성화 시점을 이전시켜 상기 리던던시 쉬프트 신호를 활성화시키는 리던던시 쉬프터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8 항에 있어서, 상기 리던던시 쉬프트 신호는

상기 리페어하고자 하는 메모리셀의 어드레스에 해당하는 리던던시 쉬프트 신호의 클락에 응답하여 활성화되되, 상기 리던던시 쉬프트 신호의 클락은 상기 카운팅 신호의 클락보다 지연되어 발생되는 것을 특징으로 하는 반도체 메모리 장치.
제7 항에 있어서, 상기 데이터 입출력부는

상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 노말 셀어레이의 노말 출력선을 대신하여 상기 리던던시 셀어레이의 리던던시 출력선의 데이터가 출력되도록 제어되는 데이터 출력 먹서를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제7 항에 있어서, 상기 어드레스 입력부는

수신되는 외부 어드레스를 상기 쉬프트 클락수에 따른 어드레스 차이로 변환하여, 감산 어드레스를 발생하는 어드레스 감산기; 및

상기 카운팅 신호의 클락에 응답하여, 상기 감산 어드레스로부터 순서적으로 변환되는 상기 내부 어드레스를 발생하는 어드레스 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제11 항에 있어서, 상기 내부 어드레스는

소정의 출력 플래그 신호에 응답하여, 상기 감산 어드레스로부터 첫번째 변환이 수행되는 것을 특징으로 하는 반도체 메모리 장치.
제7 항에 있어서, 상기 노말 셀어레이는

NAND 타입으로 형성되는 불휘발성 메모리셀들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치의 리던던시 구동 방법에 있어서,

소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 단계;

소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 활성화하는 단계;

소정의 리던던시 쉬프트 신호를 발생하는 단계로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 쉬프트 신호를 발생하는 단계; 및

상기 리던던시 쉬프트 신호의 활성에 의하여, 입력되는 데이터가 상기 노말 셀어레이를 대신하여 상기 리던던시 셀어레이에 제공되도록 제어하는 단계를 구비하며,

상기 내장 어드레스는

리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.
제14 항에 있어서, 상기 리던던시 쉬프트 신호를 발생하는 단계는

상기 내장 어드레스에 해당하는 상기 내부 어드레스의 발생에 응답하여, 리던던시 플래그 신호를 활성화하는 단계; 및

상기 쉬프팅 클락수에 따라, 상기 리던던시 플래그 신호의 활성화 시점을 이전시켜 상기 리던던시 쉬프트 신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.
제15 항에 있어서, 상기 리던던시 쉬프트 신호는

상기 리페어하고자 하는 메모리셀의 어드레스에 해당하는 상기 입력되는 데이터를 래치하도록 제어하는 입력 래치 신호의 클락에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.
반도체 메모리 장치의 리던던시 구동 방법에 있어서,

소정의 카운팅 신호의 클락에 따라 순서적으로 변환되는 내부 어드레스를 발생하는 단계;

소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생을 감지하여, 리던던시 플래그 신호를 활성화하는 단계;

소정의 리던던시 쉬프트 신호를 발생하는 단계로서, 상기 리던던시 쉬프트 신호는 소정의 내장 어드레스에 대응하는 상기 내부 어드레스의 발생에 응답하여 활성화되는 상기 리던던시 쉬프트 신호를 발생하는 단계; 및

상기 리던던시 쉬프트 신호의 활성에 의하여, 상기 노말 셀어레이를 대신하 여 상기 리던던시 셀어레이로부터 제공되는 데이터가 출력되도록 제어하는 단계를 구비하며,

상기 내장 어드레스는

리페어하고자 하는 상기 노말 셀어레이의 메모리셀을 특정하는 어드레스에 대하여, 소정의 쉬프트 클락수 이전에 발생되는 상기 내부 어드레스에 해당하되, 상기 쉬프트 클락수는 1이상의 정수인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.
제17 항에 있어서, 상기 리던던시 쉬프트 신호를 발생하는 단계는

상기 내장 어드레스에 해당하는 상기 내부 어드레스의 발생에 응답하여, 리던던시 플래그 신호를 활성화하는 단계; 및

상기 쉬프팅 클락수에 따라, 상기 리던던시 플래그 신호의 활성화 시점을 이전시켜 상기 리던던시 쉬프트 신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.
제18 항에 있어서, 상기 리던던시 쉬프트 신호는

상기 리페어하고자 하는 메모리셀의 어드레스에 해당하는 리던던시 쉬프트 신호의 클락에 응답하여 활성화되되, 상기 리던던시 쉬프트 신호의 클락은 상기 카 운팅 신호의 클락보다 지연되어 발생되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 구동 방법.