TWI730849B - 積體電路自我修復方法及其積體電路 - Google Patents

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Abstract

本案提供一種積體電路自我修復方法及其積體電路。積體電路自我修復方法包含：一主暫存器將一預定邏輯狀態傳送到至少三暫存器中並將其狀態設定為預定邏輯狀態。根據至少三暫存器中的預定邏輯狀態，輸出預定邏輯狀態，用以驅動一受控電路執行一功能。在一輸入電源發生突發事件而使至少三暫存器的其中之相對少數的設定變為一相反邏輯狀態時，根據剩餘之暫存器的預定邏輯狀態，輸出此預定邏輯狀態，並回傳預定邏輯狀態給變為相反邏輯狀態之暫存器，以將相反邏輯狀態修正為預定邏輯狀態。

Description

積體電路自我修復方法及其積體電路
本案係有關一種積體電路（Integrated Circuit，IC）的電源保護技術，特別是關於一種積體電路自我修復方法及其積體電路。
一顆積體電路要能正常的運作，穩定的電源來源是必要的條件之一，如果遇到突發的電源電流過大、過小或是電壓過高、過低，輕微影響主要是電源閃一下即可恢復正常，但嚴重者，積體電路恐會直接損毀燒掉，影響甚鉅。而在現有電源管理技術中，通常會在積體電路的外部設計有電源保護電路，例如脈波寬度調變電路、線性穩壓器等，以提供積體電路完善的電源保護功能，因此，對於整個系統而言，現有的電路保護設計都是從積體電路的外部來提供保護，無法由積體電路內部直接提供電源設定之保護與修復。
有鑒於此，本案提出一種積體電路自我修復方法，包含：一主暫存器將一預定邏輯狀態傳送到至少三暫存器中並將其狀態設定為預定邏輯狀態。根據至少三暫存器中的預定邏輯狀態，輸出預定邏輯狀態，用以驅動一受控電路執行一功能。在一輸入電源發生突發事件而使至少三暫存器的其中之相對少數的設定變為一相反邏輯狀態時，根據剩餘之暫存器的預定邏輯狀態，輸出此預定邏輯狀態，並回傳預定邏輯狀態給變為相反邏輯狀態之暫存器，以將相反邏輯狀態修正為預定邏輯狀態。
本案另外提出一種積體電路，包含一設定電路、至少一主暫存器、至少一保護電路以及一受控電路。設定電路係產生具有至少一預定邏輯狀態之傳輸協定給主暫存器，主暫存器電性連接設定電路，以根據傳輸協定接收預定邏輯狀態；保護電路電性連接主暫存器及設定電路，保護電路包含至少三暫存器，主暫存器將至少三暫存器之狀態設定為預定邏輯狀態，使保護電路輸出此預定邏輯狀態；受控電路係根據預定邏輯狀態來執行一功能。其中，在一輸入電源發生突發事件而使至少三暫存器的其中之相對少數的設定變為一相反邏輯狀態時，保護電路根據剩餘之暫存器的預定邏輯狀態，輸出預定邏輯狀態，並回傳預定邏輯狀態給變為相反邏輯狀態之暫存器，以將相反邏輯狀態修正為預定邏輯狀態。
依據一些實施例，在輸入電源發生突發事件時，根據剩餘之暫存器多數的預定邏輯狀態，輸出此預定邏輯狀態。
依據一些實施例，當預定邏輯狀態為1時，相反邏輯狀態為0。
依據一些實施例，主暫存器係傳送一多位元邏輯狀態至一編碼單元，編碼單元再將多位元邏輯狀態轉為多個預定邏輯狀態並傳送至對應之暫存器，使暫存器各自輸出預定邏輯狀態給一解碼單元，解碼單元將預定邏輯狀態組合為多位元邏輯狀態，用以驅動受控電路執行該功能。
依據一些實施例，解碼單元更可將多位元邏輯狀態傳送至主暫存器，再透過主暫存器傳送至受控電路。
依據一些實施例，在輸入電源發生突發事件時，在解碼單元接收到預定邏輯狀態及相反邏輯狀態時，解碼單元根據剩餘之暫存器的預定邏輯狀態及多位元邏輯狀態之編碼規則進行自我修正，以輸出正確的多位元邏輯狀態，並將正確的預定邏輯狀態回傳給變為相反邏輯狀態之暫存器，以將相反邏輯狀態修正為預定邏輯狀態。
依據一些實施例，上述之多位元邏輯狀態為雙位元邏輯狀態時，係採用雙獨熱（double-one-hot）編碼規則，0編碼成0011，1編碼成1100。
依據一些實施例，上述之多位元邏輯狀態係採用多獨熱（multi-one hot）編碼規則，多位元邏輯狀態之四組編碼包含00_00_00_11、00_00_11_00、00_11_00_00以及11_00_00_00。
綜上所述，本案直接在積體電路內部進行電路設計，使積體電路內部即具有電源保護及修復的功能，維持積體電路本身之電源供應處於最佳狀態，避免因為受到電源突發事件而發生積體電路停止運作或損毀。再者，本案更可配合現有的外部電源保護技術，以達到更完善的電源保護功能，讓積體電路維持最佳效能。
本案所提供的積體電路自我修復方法，係用於一積體電路內部，且以利用本案之技術，使積體電路達到自我保護及自我修復之目的，以維持積體電路本身的電源供應處於最佳狀態。
圖1為根據本案一實施例之積體電路的方塊示意圖，請參閱圖1所示，一積體電路10包含一設定電路12、一主暫存器14、一保護電路16以及一受控電路18，設定電路12電性連接主暫存器14及保護電路16，保護電路16電性連接受控電路18。在一實施例中，保護電路16更包含至少三暫存器20（以下稱為第一暫存器201、第二暫存器202及第三暫存器203）以及一判斷電路22，第一暫存器201、第二暫存器202及第三暫存器203電性連接主暫存器14及判斷電路22，判斷電路22則電性連接受控電路18。
圖2為根據本案一實施例之積體電路自我修復方法的流程示意圖，請同時參閱圖1及圖2所示，在積體電路10內執行自我修復方法，積體電路自我修復包含步驟S10至步驟S14。如步驟S10所示，主暫存器14將一預定邏輯狀態傳送到至少三暫存器20中，第一暫存器201、第二暫存器202及第三暫存器203，並將其狀態設定為預定邏輯狀態。如步驟S12所示，根據第一暫存器201、第二暫存器202及第三暫存器203中的預定邏輯狀態，判斷電路22輸出預定邏輯狀態給受控電路18，以驅動受控電路18執行一功能。如步驟S14所示，在一輸入電源發生突發事件而使第一暫存器201、第二暫存器202及第三暫存器203中的其中之相對少數的設定變為一相反邏輯狀態時，例如是第二暫存器202的設定變為相反邏輯狀態，根據剩餘之第一暫存器201及第三暫存器203的預定邏輯狀態，判斷電路22仍輸出預定邏輯狀態給受控電路18，並回傳正確的預定邏輯狀態給變為相反邏輯狀態之第二暫存器202，以將第二暫存器202的相反邏輯狀態修正為預定邏輯狀態。雖然第二暫存器202因為突發事件而使得設定跑掉，但還是可以透過其他多數的第一暫存器201和第三暫存器203來判斷正確的邏輯狀態，並修復錯誤的第二暫存器202回到正確的預定邏輯狀態。
在一實施例中，預定邏輯狀態係由設定電路12產生，設定電路12將具有預定邏輯狀態之傳輸協定傳送至主暫存器14，使主暫存器14可以基於傳輸協定將第一暫存器201、第二暫存器202及第三暫存器203分別設定為預定邏輯狀態。
在一實施例中，預定邏輯狀態為1時，相反邏輯狀態為0，請參閱圖1所示，一開始時，設定電路12將預定邏輯狀態為1傳送至主暫存器14，主暫存器14再將第一暫存器201、第二暫存器202及第三暫存器203之邏輯狀態設定為1，此時，第一暫存器201、第二暫存器202及第三暫存器203之邏輯狀態都是1，判斷電路22判斷1（預定邏輯狀態）的數量最多，所以輸出1至受控電路18，使受控電路18執行特定之功能。當輸入電源突然有突發事件發生（例如電源閃了一下）時，使得第二暫存器202的預定邏輯狀態由1變成相反邏輯狀態0，但因為維持1（預定邏輯狀態）的第一暫存器201及第三暫存器203仍佔多數，所以判斷電路22還是判斷1的數量最多並輸出1給受控電路18，使受控電路18仍可繼續執行功能，同時，判斷電路22會將1回傳給第一暫存器201、第二暫存器202及第三暫存器203，使錯誤的第二暫存器202再度修正回正確的1（預定邏輯狀態）。
在積體電路10中更可設計二組以上的主暫存器14及保護電路16來控制受控電路18，在此係以二組為例，但不以此為限。如圖3所示，積體電路10包含一設定電路12、二主暫存器14、14’、二保護電路16、16’以及一受控電路18，設定電路12電性連接二主暫存器14、14’及二保護電路16、16’，主暫存器14電性連接保護電路16，主暫存器14’電性連接保護電路16’，二保護電路16、16’分別電性連接受控電路18。保護電路16包含至少三暫存器20（第一暫存器201、第二暫存器202、第三暫存器203）以及一判斷電路22，第一暫存器201、第二暫存器202及第三暫存器203電性連接主暫存器14及判斷電路22，判斷電路22則電性連接受控電路18。同理，保護電路16’亦包含至少三暫存器20’（第一暫存器201’、第二暫存器202’、第三暫存器203’）以及一判斷電路22’，第一暫存器201’、第二暫存器202’及第三暫存器203’電性連接主暫存器14’及判斷電路22’，判斷電路22’則電性連接受控電路18。在此積體電路10中，設定電路12將具有預定邏輯狀態之傳輸協定傳送至主暫存器14、14’，使主暫存器14、14’可以基於傳輸協定分別將第一暫存器201、201’、第二暫存器202、202’及第三暫存器203、203’設定為預定邏輯狀態。判斷電路22、22’分別將各自的暫存器20、20’中多數的預定邏輯狀態輸出給受控電路18，以驅動受控電路18執行一功能。其中，當輸入電源發生突發事件而使第一暫存器201、201’、第二暫存器202、202’及第三暫存器203、203’中的其中之相對少數的第二暫存器202的設定變為一相反邏輯狀態時，根據其餘之第一暫存器201、201’、第二暫存器202’及第三暫存器203、203’的預定邏輯狀態，判斷電路22、22’仍分別輸出預定邏輯狀態給受控電路18，並回傳正確的預定邏輯狀態給變為相反邏輯狀態之第二暫存器202’，以將第二暫存器202’的相反邏輯狀態修正為預定邏輯狀態。在此積體電路10中，雖然有二組的主暫存器14、14’及保護電路16、16’，但其連接關係與作動皆與前述實施例相同，差別在於數量的不同，以藉此提供更多的位元來達到保護積體電路10設定的效果。
在一實施例中，請參閱圖4所示，積體電路10包含設定電路12、主暫存器14、保護電路16以及受控電路18，設定電路12電性連接主暫存器14及保護電路16，保護電路16電性連接受控電路18。其中，保護電路16包含四暫存器20（以下稱為第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204）、一編碼單元24以及一解碼單元26，編碼單元24電性連接主暫存器14以及第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204，解碼單元26電性連接第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204以及受控電路18。設定電路12產生具有一多位元邏輯狀態（包含多個預定邏輯狀態）的傳輸協定給主暫存器14，主暫存器14再將此多位元邏輯狀態傳送至編碼單元24，編碼單元24將多位元邏輯狀態轉為多個預定邏輯狀態傳送至對應之第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204中並將其狀態設定為預定邏輯狀態，第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204分別輸出各自的預定邏輯狀態給解碼單元26，使解碼單元26將這些預定邏輯狀態組合為多位元邏輯狀態並傳送給受控電路18，以驅動受控電路18執行其功能。當輸入電源發生突發事件時，第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204中的其中之相對少數的設定變為一相反邏輯狀態時，例如是第二暫存器202的設定變為相反邏輯狀態，解碼單元26根據剩餘之第一暫存器201、第三暫存器203及第四暫存器204的預定邏輯狀態及多位元邏輯狀態之編碼規則進行自我修正，以輸出正確的多位元邏輯狀態，並將正確的預定邏輯狀態回傳給變為相反邏輯狀態之第二暫存器202，以將其相反邏輯狀態修正為正確的預定邏輯狀態。
在一實施例中，多位元邏輯狀態係為雙位元邏輯狀態時，本案可採用雙獨熱（double-one-hot）編碼規則，所以有4個位元，0編碼成4’b0011，1編碼成4’b1100。請參閱圖4所示，當多位元邏輯狀態為4’b0011時，第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204之預定邏輯狀態分別為0、0、1及1。若有突發事件發生時，使得某個0（預定邏輯狀態）變成1（相反邏輯狀態），例如4’b1011或4’b0111，因為bit[1：0]都1，並根據多位元邏輯狀態之編碼規則，所以解碼單元26可以獲得正確值是4’b0011，就能輸出正確的多位元邏輯狀態給受控電路18並將正確的預定邏輯狀態回傳給第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204，以將錯誤的1（相反邏輯狀態）自行修正為0（預定邏輯狀態）。若有突發事件發生時，使得某個1（預定邏輯狀態）變成0（相反邏輯狀態），例如4’b0010或4’b0001，因為bit[1：0]裡面只有一個1，並根據多位元邏輯狀態之編碼規則，所以解碼單元26可以獲得正確值是4’b0011，就能輸出正確的多位元邏輯狀態給受控電路18並將正確的預定邏輯狀態回傳給第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204，以將錯誤的0（相反邏輯狀態）自行修正為1（預定邏輯狀態）。
同理，當多位元邏輯狀態為4’b1100時，第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204之預定邏輯狀態則分別為1、1、0及0。若有突發事件發生時，使得某個0（預定邏輯狀態）變成1（相反邏輯狀態），例如4’b1110或4’b1101，因為bit[3：2]都1，並根據多位元邏輯狀態之編碼規則，所以解碼單元26可以獲得正確值是4’b1100，就能輸出正確的多位元邏輯狀態給受控電路18並將正確的預定邏輯狀態回傳給第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204，以將1（相反邏輯狀態）自行修正為0（預定邏輯狀態）。若有突發事件發生時，使得某個1（預定邏輯狀態）變成0（相反邏輯狀態），例如4’b1000或4’b0100，因為bit[3：2]裡面只有一個1，並根據多位元邏輯狀態之編碼規則，所以解碼單元26可以獲得正確值是4’b1100，就能輸出正確的多位元邏輯狀態給受控電路18並將正確的預定邏輯狀態回傳給第一暫存器201、第二暫存器202、第三暫存器203及第四暫存器204，以將0（相反邏輯狀態）自行修正為1（預定邏輯狀態）。
在另一實施例中，解碼單元26不直接電性連接受控電路18而是電性連接主暫存器14，請參閱圖5所示，由於解碼單元26電性連接主暫存器14，所以解碼單元26會先將多位元邏輯狀態傳送至主暫存器14，再透過主暫存器14傳送至受控電路18。除了解碼單元26的連接關係不同，其餘詳細之連接關係與作動皆與圖4所示之實施例相同，故可參酌前面說明，於此不再贅述。
在一實施例中，圖4所示之積體電路10亦可以設計為具有二組以上的主暫存器14及保護電路16來控制受控電路18，在此係以二組為例，但不以此為限。請參閱圖6所示，積體電路10除了包含原本之設定電路12、主暫存器14、保護電路16以及受控電路18之外，另外包含一主暫存器14’及一保護電路16’，主暫存器14’電性連接設定電路12及保護電路16’，保護電路16’電性連接受控電路18，且保護電路16’包含四暫存器20’、編碼單元24’及解碼單元26’， 四暫存器20’包含第一暫存器201’、第二暫存器202’、第三暫存器203’、第四暫存器204’，編碼單元24’電性連接主暫存器14’以及第一暫存器201’、第二暫存器202’、第三暫存器203’及第四暫存器204’，解碼單元26’電性連接第一暫存器201’、第二暫存器202’、第三暫存器203’及第四暫存器204’以及受控電路18。因此，積體電路10可以透過二組的主暫存器14、14’及保護電路16、16’來保護設定，並在輸入電源發生突發事件時，得以自行修復。
在一實施例中，圖5所示之積體電路10亦可設計為具有二組以上的主暫存器14及保護電路16來控制受控電路18，在此係以二組為例，但不以此為限。請參閱圖7所示，積體電路10包含一設定電路12、二主暫存器14、14’、二保護電路16、16’以及一受控電路18，積體電路10除了包含原本之設定電路12、主暫存器14、保護電路16以及受控電路18之外，另外包含一主暫存器14’及一保護電路16’，主暫存器14’電性連接設定電路12、保護電路16’及受控電路18，且保護電路16’包含四暫存器20’、編碼單元24’及解碼單元26’， 四暫存器20’包含第一暫存器201’、第二暫存器202’、第三暫存器203’、第四暫存器204’，編碼單元24’電性連接主暫存器14’以及第一暫存器201’、第二暫存器202’、第三暫存器203’及第四暫存器204’，解碼單元26’電性連接第一暫存器201’、第二暫存器202’、第三暫存器203’及第四暫存器204’以及主暫存器14’。由於解碼單元26、26’分別電性連接主暫存器14、14’，使解碼單元26、26’可將多位元邏輯狀態傳送至主暫存器14、14’，再透過主暫存器14、14’傳送至受控電路18。因此，積體電路10可以透過二組的主暫存器14、14’及保護電路16、16’來保護設定，並在輸入電源發生突發事件時，得以自行修復。
在一實施例中，請參閱圖8所示，積體電路10包含一設定電路12、一第一主暫存器28、一第二主暫存器30、一保護電路16以及一受控電路18，第一主暫存器28及第二主暫存器30電性連接設定電路12、保護電路16及受控電路18。且保護電路16包含八個暫存器20（以下稱為第一暫存器201、第二暫存器202、第三暫存器203、第四暫存器204、第五暫存器205、第六暫存器206、第七暫存器207及第八暫存器208）、一編碼單元24以及一解碼單元26。編碼單元24電性連接第一主暫存器28及第二主暫存器30以及第一暫存器201至第八暫存器208，解碼單元26電性連接第一暫存器201至第八暫存器208以及第一主暫存器28及第二主暫存器30。設定電路12產生具有一多位元邏輯狀態（包含多個預定邏輯狀態）的傳輸協定給第一主暫存器28及第二主暫存器30，再將此多位元邏輯狀態傳送至編碼單元24，編碼單元24將多位元邏輯狀態編碼為多個預定邏輯狀態傳送至對應之第一暫存器201至第八暫存器208中並將其狀態設定為預定邏輯狀態，第一暫存器201至第八暫存器208分別輸出各自的預定邏輯狀態給解碼單元26，使解碼單元26將這些預定邏輯狀態組合為多位元邏輯狀態經第一主暫存器28及第二主暫存器30傳送至受控電路18，以驅動受控電路18執行其功能。當輸入電源發生突發事件時，第一暫存器201至第八暫存器208中的其中之相對少數的設定變為一相反邏輯狀態時，例如是第八暫存器208的設定變為相反邏輯狀態，解碼單元26根據剩餘之第一暫存器201至第七暫存器207的預定邏輯狀態及多位元邏輯狀態之編碼規則進行自我修正，以輸出正確的多位元邏輯狀態，並將正確的預定邏輯狀態回傳給變為相反邏輯狀態之第八暫存器208，以將其相反邏輯狀態修正為正確的預定邏輯狀態。
在一實施例中，多位元邏輯狀態係採用多獨熱（multi-one hot）編碼規則，配合第一主暫存器28及第二主暫存器30組合成多位元邏輯狀態之四組編碼，亦即，{reg_b,reg_a}=2’b00，編碼為8’b00_00_00_11；{reg_b,reg_a}=2’b01，編碼為8’b 00_00_11_00；{reg_b,reg_a}=2’b10，編碼為8’b 00_11_00_00；以及{reg_b,reg_a}=2’b11，編碼為8’b 11_00_00_00。以8’b00_00_00_11為例，當有突發事件發生時，使得某個0（預定邏輯狀態）變成1（相反邏輯狀態），例如8’b00_10_00_11，因為bit[1：0]都1，並根據多位元邏輯狀態之編碼規則，所以解碼單元26可以獲得正確值是8’b00_00_00_11，解碼單元26就能透過第一主暫存器28及第二主暫存器30輸出正確的多位元邏輯狀態8’b00_00_00_11給受控電路18，並將正確的預定邏輯狀態回傳給第一暫存器201至第八暫存器208，以將第八暫存器208中錯誤的1（相反邏輯狀態）自行修正為正確的0（預定邏輯狀態），以此類推，即可利用保護電路之作用，達到自我保護及自我修復之目的。
因此，本案直接在積體電路內部進行電路設計，使積體電路內部即具有電源保護及修復的功能，維持積體電路本身之電源供應處於最佳狀態，避免因為受到電源突發事件而發生積體電路停止運作或損毀。再者，本案更可配合現有的外部電源保護技術，以達到更完善的電源保護功能，讓積體電路維持最佳效能。
以上所述之實施例僅係為說明本案之技術思想及特點，其目的在使熟悉此項技術者能夠瞭解本案之內容並據以實施，當不能以之限定本案之專利範圍，即大凡依本案所揭示之精神所作之均等變化或修飾，仍應涵蓋在本案之專利範圍內。
10:積體電路 12:設定電路 14,14’:主暫存器 16,16’:保護電路 18:受控電路 20,20’:暫存器 201,201’:第一暫存器 202,202’:第二暫存器 203,203’:第三暫存器 204,204’:第四暫存器 205:第五暫存器 206:第六暫存器 207:第七暫存器 208:第八暫存器 22,22’:判斷電路 24,24’:編碼單元 26,26’:解碼單元 28:第一主暫存器 30:第二主暫存器 S10~S14:步驟
圖1為係根據本案一實施例之積體電路的方塊示意圖。 圖2為根據本案一實施例之積體電路自我修復方法的流程示意圖。 圖3為根據本案另一實施例之積體電路的方塊示意圖。 圖4為根據本案再一實施例之積體電路的方塊示意圖。 圖5為根據本案又一實施例之積體電路的方塊示意圖。 圖6為根據本案又一實施例之積體電路的方塊示意圖。 圖7為根據本案又一實施例之積體電路的方塊示意圖。 圖8為根據本案又一實施例之積體電路的方塊示意圖。
10:積體電路
12:設定電路
14:主暫存器
16:保護電路
18:受控電路
20:暫存器
201:第一暫存器
202:第二暫存器
203:第三暫存器
22:判斷電路

Claims (10)

  1. 一種積體電路自我修復方法，包含： 一主暫存器將一預定邏輯狀態傳送到至少三暫存器中並將其狀態設定為該預定邏輯狀態； 根據該至少三暫存器中的該預定邏輯狀態，輸出該預定邏輯狀態，用以驅動一受控電路執行一功能；以及 在一輸入電源發生突發事件而使該至少三暫存器的其中之相對少數的設定變為一相反邏輯狀態時，根據剩餘之該些暫存器的該預定邏輯狀態，輸出該預定邏輯狀態，並回傳該預定邏輯狀態給變為該相反邏輯狀態之該暫存器，以將該相反邏輯狀態修正為該預定邏輯狀態。
  2. 如請求項1所述之積體電路自我修復方法，其中該預定邏輯狀態係由一設定電路產生，該設定電路將具有該預定邏輯狀態之傳輸協定傳送至該主暫存器，使該至少三暫存器設定為該預定邏輯狀態。
  3. 如請求項1所述之積體電路自我修復方法，其中在該輸入電源發生突發事件時，根據剩餘該暫存器多數的該預定邏輯狀態，輸出該預定邏輯狀態。
  4. 如請求項3所述之積體電路自我修復方法，其中該預定邏輯狀態為1時，該相反邏輯狀態為0。
  5. 如請求項1所述之積體電路自我修復方法，其中該主暫存器係傳送一多位元邏輯狀態至一編碼單元，該編碼單元再將該多位元邏輯狀態轉為多個該預定邏輯狀態傳送至對應之該暫存器，使該些暫存器輸出該預定邏輯狀態給一解碼單元，以將該些預定邏輯狀態組合為該多位元邏輯狀態，用以驅動該受控電路執行該功能。
  6. 如請求項5所述之積體電路自我修復方法，其中該解碼單元更可將該多位元邏輯狀態傳送至該主暫存器，再藉此傳送至該受控電路。
  7. 如請求項5所述之積體電路自我修復方法，其中該輸入電源發生突發事件時，在該解碼單元接收到該些預定邏輯狀態及該相反邏輯狀態時，該解碼單元根據剩餘之該些暫存器的該預定邏輯狀態及該多位元邏輯狀態之編碼規則進行自我修正，以輸出正確的該多位元邏輯狀態，並將正確的該預定邏輯狀態回傳給變為該相反邏輯狀態之該暫存器，以將該相反邏輯狀態修正為該預定邏輯狀態。
  8. 如請求項5所述之積體電路自我修復方法，其中該多位元邏輯狀態為雙位元邏輯狀態時，係採用雙獨熱（double-one-hot）編碼規則，0編碼成0011，1編碼成1100。
  9. 如請求項5所述之積體電路自我修復方法，其中該多位元邏輯狀態係採用多獨熱（multi-one hot）編碼規則，該多位元邏輯狀態之四組編碼包含00_00_00_11、00_00_11_00、00_11_00_00以及11_00_00_00。
  10. 一種積體電路，包含： 一設定電路，產生具有至少一預定邏輯狀態之傳輸協定； 至少一主暫存器，電性連接該設定電路，以根據該傳輸協定接收該預定邏輯狀態； 至少一保護電路，電性連接該主暫存器及該設定電路，該保護電路包含至少三暫存器，該主暫存器將該至少三暫存器之狀態設定為該預定邏輯狀態，該保護電路輸出該預定邏輯狀態；以及 一受控電路，其係根據該預定邏輯狀態來執行一功能； 其中，在一輸入電源發生突發事件而使該至少三暫存器的其中之相對少數的設定變為一相反邏輯狀態時，保護電路根據剩餘之該些暫存器的該預定邏輯狀態，輸出該預定邏輯狀態，並回傳該預定邏輯狀態給變為該相反邏輯狀態之該暫存器，以將該相反邏輯狀態修正為該預定邏輯狀態。
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