JP2001229691A - 構成自在な行冗長性を有する不揮発性メモリデバイス - Google Patents

Abstract

(57)【要約】 【課題】 アーキテクチャの修正能力をチップ毎に再構
成できる構成自在な行冗長性を有する不揮発性メモリデ
バイスを得る。 【解決手段】 行デコーディング回路１２および列デコ
ーディング回路１３と、メモリセルに記憶されたデータ
を読み出し変更する回路と、故障した行アドレスを記憶
できるメモリマトリックス１４および制御回路とを含
む。選択した行アドレスＡＤｒを認識し、有効認識時に
故障した行の選択解除および対応する冗長セル行の選択
を行うために、メモリマトリックス１４に含まれる故障
した行アドレスと選択した行アドレスとを比較する回路
と、不揮発性メモリセルのマトリックスおよび制御回路
も含むコンフィギュレーションレジスタとをさらに含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は行冗長性がコンフ
ィギュラブルな不揮発性メモリデバイスに関するもので
ある。

【０００２】より詳細には、この発明は、メモリセルの
少なくとも１つのマトリックスおよび冗長メモリセルの
少なくとも１つのマトリックスを含み、いずれのマトリ
ックスも行と列の形状に構成されている不揮発性メモリ
と、行デコーディング回路および列デコーディング回路
と、メモリセルに記憶されたデータを読み出し、変更す
るための読み出しおよび変更回路と、故障した行のアド
レスを記憶できる行と列の形状にも構成された少なくと
も１つの関連するメモリマトリックスおよびそのための
関連する制御回路とを含む、構成自在な行冗長性を有す
る不揮発性メモリデバイスに関する。

【０００３】この発明は特に電気的にプログラマブルで
あり、ＣＭＯＳ技術によって製造される不揮発性の半導
体メモリデバイスに関するが、この発明はこのようなデ
バイスのみに限定されるものではなく、説明の便宜上、
この技術分野を参照して以下に説明する。

【０００４】

【従来技術】周知のように、いわゆるマルチメガビット
タイプの不揮発性半導体メモリデバイス、たとえばＥＥ
ＰＲＯＭまたはフラッシュＥＰＲＯＭのようなメモリデ
バイスは、デバイス面積の良好な比率、特に総面積の４
０〜７０％を占めるメモリセルのマトリックスを基本的
に含む。

【０００５】かかるメモリデバイスの応用はデバイスの
作動段階（読み出し（プログラミング）消去）中にマト
リックスのすべてのメモリセルが完璧に働くことを必要
としている。基本的に、一般に「ビットフェイル」と称
される少なくとも１つの作動しないメモリセルが存在す
るだけで、デバイス全体が使用できなくなる。

【０００６】１つのバッチ内の包括的なメモリセルは、
欠陥を生じる可能性がゼロとなることはないので、メモ
リデバイスの最大の信頼性に対するこのような必要条件
によってこのタイプの集積デバイスを製造することが困
難となっている。特にビットフェイルが生じる主な原因
は集積デバイスの製造に使用される技術的なプロセス、
たとえば導電層がショートすること、プロセスパラメー
タにばらつきがあること、絶縁層が破壊されることなど
に関連している。

【０００７】ビットフェイルを検出し、修正するための
装置がないので、所定の製造バッチ内の正しく作動する
メモリセルを有するデバイスのパーセントは、大量製造
方法をパスするには低くなる。このようなパーセントは
製造バッチのいわゆる主な歩留まりを示しており、製造
プロセス全体における極めて重要な役割を果たしてい
る。

【０００８】メモリデバイスでは、この歩留まりは実際
にはセルマトリックス内部だけでなく、かかるマトリッ
クスまでの補助的回路にもわたって広がる故障率によっ
て決まる。しかしながら、メモリが占める広い面積を考
慮すると、このタイプのデバイスにおける歩留まりの低
下は主にマトリックス内部で発生する故障に起因するも
のである。

【０００９】したがって、集積メモリデバイスの歩留ま
りを高めるために、ビットフェイルを検出し、これを修
正するための適当な回路構造が用いられる。

【００１０】一般に使用される技術によれば、マトリッ
クス内で故障していると分かったセルに置き換わるため
のスペアメモリセルが設けられる。

【００１１】冗長セルと通常称されるこれらスペアメモ
リセルは、これらが置き換わるマトリックスメモリセル
と同一のものであり、標準デバイス回路に追加された専
用制御回路によって適当に制御される。

【００１２】特にメモリのレイアウトによって全体の冗
長なセル行または列を使用することが促されるので、内
部で１つのビットフェイルが生じた場合でもメモリマト
リックスの対応する行または列を置換することができ
る。このように冗長制御回路を働かすために故障修正能
力と必要な面積の間で良好に折衷することができる。

【００１３】メモリデバイスにおいて使用するための冗
長セルのレイアウトのタイプの選択、すなわち行冗長性
または列冗長性を選択するか、またはその双方を選択す
るかどうかは、基本的には所定の技術的な集積方法に対
してマトリックス内で発生する故障の分布およびタイプ
に関する知識と結び付いている。

【００１４】さらに、シリコン集積化方法の歩留まりは
時間に対して一定ではない。その理由は、この歩留まり
はプロセス特性および回路の機能上の特徴の双方を改善
するために実行される処置に依存しているからである。
一般に歩留まりは製造プロセスの開始時に比較的低く、
プロセス最適化措置の後で製造量が増加するにつれて改
善する。

【００１５】たとえば大量生産に広く使用されている良
好に開発された集積化技術を用いると、歩留まりは最高
の可能なレベルまで達し得る。

【００１６】当然ながら製造プロセスのごくスタート時
からもメモリデバイスの製造歩留まりを高く維持するこ
とが重要である。

【００１７】さらに、メモリセルのマトリックスに関連
する冗長性アーキテクチャの修正能力が高まる毎に、制
御回路のために必要な面積が広くなるだけでなく、デバ
イス全体の複雑さの重みも増加する。

【００１８】このように、高まった複雑さによってメモ
リワードへのアクセス時間がさらにかなり長くなるとい
う深刻な問題が行冗長性技術によって生じる。

【００１９】したがって、従来の方法は所定の修正能力
に対し、設計アーキテクチャを最適にするものであり、
したがってこの修正能力の程度は製造されているすべて
のデバイスに対し固定されており、変化しないものであ
った。

【００２０】実際に、修正能力の高い特定の解決案を実
行するには、複雑な制御構造が必要となるために、シリ
コンの占有面積が広くなる外に、メモリワードのアクセ
スのための時間が許容できないほど長くなる。

【００２１】冗長な行を使用する修正能力の高い解決案
のアクセス時間を短くしようとする１つの従来のアーキ
テクチャが図１に略図で示されている。

【００２２】特にアーキテクチャ１は一定の行と列とに
構成されたメモリセルのうちのマトリックスセクタと称
されるマトリックス２と、行デコーダブロック３と、列
デコーダブロック４と、読み出しブロック５とを含む。

【００２３】読み出しブロック５は基本的には読み出し
回路（検出アンプ）と出力バッファとを含む。

【００２４】アーキテクチャ１はさらに冗長セクタと称
される冗長セルの少なくとも１つのマトリックス６をさ
らに含み、このマトリックス６はマトリックス２の全て
のセクタにわたって同じ確率で分布するビットフェイル
を修正するように働く。アーキテクチャ１は最後に行冗
長性のためのＵＰＲＯＭタイプのメモリ７を含む。

【００２５】上記特許出願の要旨を構成するようなフラ
ッシュメモリデバイスでは、通常、所定の容量を有する
メモリセルの多くのセクタがある。実際にセクタの記憶
容量は全てのセクタに対し一定としたり、またはセクタ
毎に変えることができる。

【００２６】このようなセクタの構成により、各セルマ
トリックスを読み出し、プログラムおよび消去動作のた
めに別個にアクセスすることが可能となっている。特に
任意のメモリセクタに対し、バイト／メモリワードをプ
ログラムする作業は選択的であるが、一方、消去作業は
所定の各セクタの全てのセルに分担される。

【００２７】したがって、セクタに対する選択的なアク
セスはセクタ自身を行タイプまたは列タイプの構成と
し、各セクタのソースラインを物理的に分離することに
よって達成できる。

【００２８】特に行構造にすると、全てのセクタ間に列
が配分され、行アドレスによって選択が行われるが、列
構造によるデュアル態様では全てのセクタ間に行が配分
され、列アドレスによって選択が行われる。

【００２９】さらに、単一または二重シリコンレベル技
術を使うとマトリックスセクタの副次的行構造、または
副次的列構造を実現できる。副次的行構造にした場合、
セクタによって共用される行は低抵抗率のポリシリコン
によって実現され、一方、列は金属によって実現され
る。他方、副次的列構造にした場合、ポリシリコン行の
全体の抵抗を下げるのに第２金属レベルを使用し、この
金属層をポリシリコン行に接触した状態で重ねることが
できる。

【００３０】少なくとも２つの金属レベルを使ったプロ
セスでは、副次的構造と副次的列構造を組み合わせてマ
トリックスセクタを構成できる。この場合、行（列）の
デコーディングはグローバルな行（列）または個々のセ
クタのローカルな行（列）が接続される全てによって共
用される行に基づく階層的構造を使用できる。ローカル
行（列）は特に所定のセクタに対してしかイネーブルさ
れない。

【００３１】このタイプ（行または列）による階層的構
造は、単一セクタのセルによってローカルビットライン
またはローカルワードラインを共用するので、異なる作
動条件下での隣接するセル間の共用ラインに対する電気
的ノイズの効果が減少するという主な利点を有する。

【００３２】少なくとも３つの金属レベルを使用する技
術的プロセスを使うことにより、行と列の同時階層的デ
コーディングが可能となる。実際に、かかるプロセスで
はグローバル行は第１金属レベルによって実現され、一
方、ローカル行は低抵抗率のポリシリコンによって実現
され、グローバル列およびローカル列はその代わりにそ
れぞれ第２および第３金属レベルによって実現される。

【００３３】これまで述べた従来のアーキテクチャ１で
は、故障したセルはデバイスＥＷＳ（電気的ウェーハソ
ーティング）段階で発見される。故障したセルが存在す
る場合、図１にも略図で示されている関連するメモリ６
は、冗長行との全マトリックス行との置換が可能とな
り、この冗長行へのアクセスは最終的なユーザーに完全
にトランスペアレントなるように、オンチップ制御回路
によって制御される。

【００３４】このような置換動作は故障した行のアドレ
スを、ＵＰＲＯＭ（消去不能プログラマブルリードオン
リーメモリ）タイプの関連するメモリ６の不揮発性メモ
リセルに永久的に記憶することによって行われる。

【００３５】ＵＰＲＯＭなる用語は、赤外線への露光中
のメモリセルの消去を防止するために、メモリセルと異
なる態様でＵＰＲＯＭセルを実現するというＥＰＲＯＭ
技術に属すものであることを指摘したい。他方、フラッ
シュ技術では消去動作は電気的なタイプの動作であり、
したがって、かかる技術により実現されるＵＰＲＯＭセ
ルは実際にはメモリセルと同一である。それにも拘わら
ず、ＵＰＲＯＭなる用語は冗長アドレスを記憶するため
に使用されるメモリセルだけでなく、フラッシュ技術の
場合のメモリセルも意味するように用いられることが一
般的となっている。

【００３６】従来のアーキテクチャ１では、冗長ライン
はメモリマトリックスセクタ２の同じ行デコーディング
信号によって予めデコーディングできるので、使用され
る冗長性の修正能力とシリコン占有面積との間で折衷す
ることが可能となっている。

【００３７】図１に示される解決案は単一または二重金
属化レベル技術により、階層的列デコーディング（階層
的行デコーディングは用途が限定されていない）によ
り、冗長行セクタ６ではなく関連するメモリ内に設けら
れた冗長セルにより、共用ソースラインにより実現され
るフラッシュ技術に関連するものである。

【００３８】特に、冗長セクタの共通ソースターミナル
は故障したセルを含むセクタのターミナルと関連してい
る。フラッシュメモリのアーキテクチャは関連するセク
タのターミナルにより冗長セルを同時に消去するように
なっているので、このような条件はこのような用途に不
可欠である。

【００３９】行冗長性に基づくアーキテクチャでメモリ
ワードにアクセスするための時間は、（行アドレスの比
較、冗長行の選択などを含む）冗長性の取り扱いに必要
な付加的時間により、かかる技術を使用しないアーキテ
クチャで必要な時間よりも通常長くなる。この時間は従
来のメモリデバイスでは約１０ｎｓであり、物理的実現
例に関連する理想以下の効果により相互接続ラインを信
号が伝搬する際の遅延時間を含む。

【００４０】さらにアクセス時間は、いずれのケースで
もメモリマトリックスの異なる構成に起因し、列冗長性
アーキテクチャの場合よりも行冗長性アーキテクチャの
ほうが長くなる。特にバースト読み出しモード中に高度
な並行性を示すマルチメガビットのフラッシュメモリデ
バイスでは、メモリセクタは行の数よりも列の数のほう
がかなり大きくなるように設計されている。したがっ
て、主に関連するＲＣ負荷が大きくなることにより列の
プリチャージ時間よりも行のプリチャージ時間のほうが
長くなる。

【００４１】所定のライン負荷の場合、プリチャージ時
間は求める最終電圧に比例する。（いわゆるゲート昇圧
読み出し技術を使ったマルチレベルメモリまたは従来の
２レベルメモリのケースと同じように）電源電圧Ｖｄｄ
よりも高いゲート電圧で読み出しを行う場合、行のプリ
チャージのほうが長くかかるので、アクセス時間に対す
る不利益が大きくなる。

【００４２】このようなアクセス時間に対する作用を最
小にするため、当該従来の解決案は、外部からアドレス
の変更が強制される毎に、選択された行を交換する必要
がなくても、選択された行と冗長行との双方を同時にプ
リチャージしている。選択された行に対する冗長イベン
トの評価は、行のプリチャージ時間中に実行されるが、
ローカル列の選択は解除される。このように冗長性が設
けられているデバイスと冗長性が設けられていないデバ
イスの双方に対し、アクセス時間を均一にすることがで
きる。

【００４３】

【発明が解決しようとする課題】要するに、このような
従来のアーキテクチャは階層的デコーディング特性を有
するメモリセルのマトリックスにより、所定の数の冗長
行、特にローカル列デコーディングを行う専用セクタ内
に構成された所定の数の冗長行に対してしか、デバイス
全体の修正能力を高めない。

【００４４】したがって、このような特定の階層的デコ
ーディングアーキテクチャはメモリワードアクセス時間
に不利益を課すことなく、修正能力を最大にする、行冗
長性の最適な取り扱いを可能にするものである。実際
に、このようなアーキテクチャにより一部の機能的動作
を時間的にオーバーラップするようにし、メモリワード
に対するアクセス時間を短縮することができる。したが
って、このようなアーキテクチャは選択された行をプリ
チャージするのに必要な時間のほうが、かかる行の冗長
イベントを検出するための時間よりも長くなっているメ
モリデバイスを使用する場合に特に有利である。

【００４５】しかしながら、従来の解決案は高い歩留ま
りを得るというニーズを満たすので、製造プロセスの初
期段階で有利ではあるが、歩留まりが時間経過と共によ
り望ましいものとなる製造プロセスにより高くなるにつ
れて、従来の解決案は次第に有効性が低くなる。この発
明の技術的な課題は、アーキテクチャの修正能力をチッ
プ毎に再構成でき、よって従来のメモリアーキテクチャ
の欠点および限界を克服する構造的かつ機能的特徴を有
する行冗長性を制御できるメモリアーキテクチャを提供
することにある。

【００４６】したがって、アーキテクチャの修正能力と
アーキテクチャが関連するセルマトリックスのメモリワ
ードへのアクセス時間に対するその作用との間で最良の
折衷をするという、アーキテクチャの製造中の実際の要
求を満たすように、故障したセルを回復する能力を調節
することが可能である。

【００４７】

【課題を解決するための手段】この発明の要旨は、デバ
イスの製造のＥＷＳ段階で各デバイス製品を構成する方
法の１つにある。この要旨に基づき、本技術的課題はこ
れまで説明し、請求項１の特徴項に記載した構成自在な
行冗長性をメモリデバイスによって解決される。添付図
面を参照し、非限定的例として示したこの発明の実施例
の次の説明を読めば、この発明に係わるデバイスの特徴
および利点についてより明瞭に理解できよう。

【００４８】

【発明の実施の形態】次の説明は、この発明を説明する
ために不揮発性フラッシュメモリデバイスについて述べ
たものであり、詳細に述べた事項はＥＰＲＯＭまたはＥ
ＥＰＲＯＭタイプのメモリデバイスにも等しく当てはま
ることが理解できよう。図面、特に図６を参照すると、
この発明に係わる階層的行および列冗長性を有するメモ
リアーキテクチャは全体が番号１０で略式に示されてい
る。

【００４９】これに説明するアーキテクチャは、階層的
行および列冗長性を有するメモリ構造の非限定的例であ
ると理解すべきである。特にアーキテクチャ１０は所定
の数Ｎｓのマトリックスセクタと、所定の数Ｎｒの冗長
行を含む。特にアーキテクチャ１０は行および列の双方
に構成されており、よってかかるアーキテクチャの任意
のセクタは隣接する各セクタを有する行および列を共用
している。

【００５０】メモリアーキテクチャ１０はｎ×ｍ（ここ
で、ｎ×ｍはＮｓ）のメモリセクタを含み、これらメモ
リセクタはＶ１、Ｖ２、・・・、Ｖｎと表示された垂直
セクタグループおよびＨ１、Ｈ２、・・・、Ｈｍと表示
された水平セクタグループとして構成されている。各垂
直セクタグループＶ１、Ｖ２、・・・、Ｖｎは少なくと
も１つの行冗長セクタに関連している。

【００５１】説明を簡潔にするために、以下、Ｒ１、Ｒ
２、・・・、Ｒｎと表示されている各垂直グループに対
し、１つの冗長セクタが設けられているものとみなす。
実際には１つの垂直セクタグループに対し、より多数の
冗長セクタを関連させ、よってメモリアーキテクチャ１
０の修正能力を高めることができる。メモリアーキテク
チャ１０はメモリセルのマトリックス１１を含み、この
マトリックスは特にメモリセクタの垂直グループＶ１、
Ｖ２、・・・、Ｖｎおよび水平グループＨ１、Ｈ２、・
・・、Ｈｍと、冗長セクタＲ１、Ｒ２、・・・、Ｒｎ
と、グローバル行デコーダ１２と、グローバル列デコー
ダ１３とから成り、メモリアーキテクチャ１０はさらに
関連するマトリックス１４を含む。

【００５２】特に行デコーダ１２および関連するメモリ
マトリックス１４には行アドレスＡＤｒが供給され、関
連するメモリマトリックス１４は行デコーダ１２および
列デコーダ１４に接続されている。この発明のアーキテ
クチャ１０は、たとえばマトリックスおよび冗長セクタ
の双方のためのローカル列デコーディング設備を使用し
ている。かかるタイプのデコーディング設備は提案した
解決案に対して必要不可欠なものでもなく、かつこれに
限定されるものでもなく、単に好ましい実施例にすぎな
い。説明を簡潔にするため、この発明の目的のために値
を特徴づける必要はないので、図からはローカルデコー
ディングブロックは省略してある。

【００５３】図２に示された構成では、各セクタ行はこ
れに対応する同じプリデコーディング信号を有する冗長
行しか置換されない。さらに、所定の数の冗長行に対す
る修正能力を最大にするために、セクタ行デコーディン
グ信号の数は冗長行選択信号の数に等しくしてある。か
かる目的のために、冗長セルのソースラインは互いに接
続されており、かつセクタ回路（図示せず）を介して電
圧発生器に電気的に接続されている。

【００５４】ＣＭＯＳ技術を使用する際にフラッシュメ
モリセルのマトリックスの行は低抵抗率のポリシリコン
で形成される。２つまたは３つの金属レベルを可能にす
る技術プロセスでは、ワードライン金属ストラッピング
として知られる技術により、行の全体の寄生抵抗、した
がって伝搬遅延時間を短くするために、金属ラインにポ
リシリコンラインが並列接続されている。いずれのケー
スにおいてもマトリックス行となる導電層はワードライ
ンピッチ内に形成しなければならない。すなわち互いに
サブミクロンの距離に設置しなければならない。

【００５５】アーキテクチャのこのような特徴により２
つの行が物理的に互いに接触するので、統計的に可能な
イベントの結果、１つ以上のスポットがショートするこ
とになる。リソグラフィパターンを高度に制御する現在
の集積化技術により、行導電層からの故障の拡散はマト
リックスのアイソレートされた正確な領域に限定される
ようになってきている。さらに金属−ポリシリコンライ
ンよりもポリシリコンラインのほうが故障率が高い。

【００５６】一般に、現在利用できる技術と組み合わせ
た上記金属ストラッピングのような技術を使用すること
により、故障率は冗長技術が不要となるような低いレベ
ルまで低下させることができる。実際に、製造プロセス
のスタート時に故障率は高いレベルにあるようであり、
行または列冗長性技術を利用することは妥当である。実
際には技術プロセスからのローカル故障率に起因し、１
つの行または隣接する行の小さいグループを回復させる
必要があることが多い。

【００５７】この発明のメモリアーキテクチャ１０の応
用に関し、２つの別個のケースを検討する必要がある。 １）同じセクタ内で散乱している２つの故障した行がＮ
ｓ個のセクタ内で発生しているケース ２）異なるセクタ内で散乱している３つ以上の故障した
行がＮｓ個のセクタ内で発生しているケース

【００５８】冗長技術の最小目標は、マトリックス１１
の行全てにわたって同じように広がり易い１つの行内の
故障を置換することであり、その代わりに最大回復の一
般的な目標はどこにも発生する多数の行の故障を修正す
ることであることに留意すべきである。この発明のメモ
リアーキテクチャ１０は実際に高い修正能力を可能にす
るものである。その理由は、一般的ケースにおいて図３
Ａおよび３Ｂに示されるような対応する垂直セクタグル
ープＶｉのみに属す故障した行を置換するのに、冗長セ
クタＲｉ（ｉ＝１、２、・・・、ｎ）を使用できるから
である。

【００５９】特に行冗長性を有するこのアーキテクチャ
１０は構成自在なスタイルで２つの主な故障カバー範囲
を提供する。すなわち、 １．１）ｎ／ｎと、 ２．１）２／ｎとを提供する。

【００６０】実際に、ｎ＝８の垂直グループおよびｍ＝
８の水平セクタグループに配置されたＮｓ＝６４のメモ
リセクタを有するメモリアーキテクチャでは、この発明
に係わるアーキテクチャの構成自在な修正能力は次のと
おりである。 １．１）６４個のセクタのうちの１つのセクタからの８
／８の回復可能な故障。 ２．１）８個のセクタのうちの１つのセクタからの１／
８の独立して回復可能な故障

【００６１】図３は、所定の数（８）の冗長セクタに対
し、８／８の最小カバー率および１／８の最大カバー率
を有するメモリ１０の構成を例として略図で示す。８／
８から１／８の間の修正能力を有するアーキテクチャを
同じように実現することができる。たとえば１６または
３２個のセクタのグループ内に位置する故障をカバーす
ることも可能である（１／４および１／２のそれぞれの
修正能力）。

【００６２】適用すべき解決方法の選択はアーキテクチ
ャ１０が必要とする修正能力とシリコン面積との間の妥
協に応じて決まり、特に冗長性に関連したＵＰＲＯＭ回
路に応じて決まる。修正能力を選択する際にメモリワー
ドへのアクセス時間に対する作用も考慮する。

【００６３】関連するメモリマトリックス１４内に含ま
れる不揮発性メモリセル内に故障した行のアドレスに関
する情報が記憶される。この関連するメモリマトリック
ス１４は入力端で行アドレスＡＤｒを受け、出力端がデ
コーディングブロック１２および１３に接続されてい
る。特に関連するメモリマトリックス１４の各行は所定
の垂直セクタグループの単一セクタのうちの故障した行
のアドレスを含む。したがって、列の数は図５に略図で
示されるように、セクタ毎に利用できるスペア行にした
がって変わる。

【００６４】図５は専用行デコーダ１０によりアドレス
指定される、たとえば８行に構成された関連するメモリ
マトリックス１４を示す。特にセルアドレスＡＤは専用
行デコーダ１５に送られる垂直グループアドレスＡＤｖ
と論理制御回路１６に送られる行アドレスＡＤｒに分割
されている。次に、冗長イベント信号ＲＥを出力する論
理制御回路１６により、関連するメモリマトリックス１
４の行アドレスＡＤｒｒが現在の行アドレスＡＤｒと比
較される。特に、現在の行アドレス信号ＡＤｒが冗長行
信号ＡＤｒｒと同じである場合、関連メモリマトリック
ス１４に関連するメモリマトリックス１１内の故障した
行の交換を制御するのに有効な正の冗長イベントＲＥの
信号が発生される。

【００６５】当然ながら、図５に示されるようなアーキ
テクチャレイアウトの場合、従来のＮＯＲ演算するメモ
リアーキテクチャの場合のように、関連するメモリマト
リックス１４の時間に１つの行だけを選択することがで
きる。したがって、関連するメモリマトリックス１４内
の行が変化するたびに、メモリマトリックス１１内の対
応するメモリセルを読み出し、再度それらのアドレスを
比較する。８／８カバー範囲の場合、メモリマトリック
ス１４内の同じセクタでしかビットフェイル状況が存在
しないことに留意すべきである。

【００６６】したがって、メモリ試験中に故障した行の
位置を識別し、メモリアドレスの対応する部分を使って
関連するメモリマトリックス１４内に記憶することがで
きる。この場合、故障した行は同じ垂直セクタグループ
にしか属すことができないので、故障した行のアドレス
を記憶するのに関連するメモリマトリックス１４の１つ
の行だけで充分である。特に、故障した行に関する情報
はデバイスのパワーアップ時、または所定の最小時間の
インパルスが通常リセットピンに印加されるハードウェ
アリセット段階中に累積的に読み出すことができる。

【００６７】他方、１／８のカバー範囲の場合、垂直セ
クタの異なるグループに属すセクタ内でビットフェイル
状況が発生し得る。しかしながら、各垂直グループで
は、多くても１つのセクタしか修正できない。したがっ
て、かかる故障行の情報は通常メモリアーキテクチャに
関連する回路内で発生されるＡＴＤ信号によって読み出
される。この場合、この発明のメモリアーキテクチャの
修正能力は垂直セクタグループの数に等しい数の倍率だ
け増加する。

【００６８】上記極端なケースにおける状況は次のよう
に要約できる。 構成 カバー範囲 関連マトリックスの読み出し ８／８ １セクタ／６４ リセット １／８ １セクタ／８ ＡＴＤ 構成自在な行冗長性を有する不揮発性メモリデバイスは
図５に略図で示されており、番号２０で表示されてい
る。

【００６９】このメモリデバイス２０は、メモリセルの
少なくとも１つのマトリックス１１’と、冗長メモリセ
ルの少なくとも１つのマトリックス１１”（いずれのマ
トリックスも行と列の形状に構成されている）から成る
不揮発性メモリ１１と、行デコーディング回路１２およ
び列デコーディング回路１３と、メモリセル（従来技術
であるために図示せず）に記憶されたデータを読み出
し、変更するための読み出しおよび変更回路故障した行
のアドレスを記憶できる行と列の形状にも構成された少
なくとも１つの関連するメモリマトリックス１４および
そのための関連する制御回路とを含む。

【００７０】好ましくは、この発明ではメモリデバイス
２０はさらに、選択した行アドレスＡＤｒを認識し、有
効認識時に故障した行の選択解除および対応する冗長セ
ル行の選択を回路が発生できる、関連するメモリマトリ
ックス１４に含まれる故障した行のアドレスＡＤｒｒと
選択した行アドレスＡＤｒとを比較するための少なくと
も１つの回路と、不揮発性メモリセルのマトリックスと
関連する制御回路も含む、少なくとも１つのコンフィギ
ュレーションレジスタ１７とを含む。

【００７１】特に、関連するメモリマトリックス１４は
行アドレス信号ＡＤｒを受け、行デコーダ１２およびコ
ンフィギュレーションレジスタ１７に接続されている。
好ましくはこの発明では、このコンフィギュレーション
レジスタ１７はＥＳＷの段階で関連するメモリ冗長マト
リックス１４の性能がプログラムされる。次に、データ
出力信号ＯＵＴを発生するようになっている検出アンプ
１８によりメモリデバイス２０が完成される。

【００７２】メモリワードの読み出しまたはプログラム
動作中に２つの異なる方法でマトリックスとの間で関連
するメモリマトリックス１４からの情報の読み出しが行
われる。デバイスのリセット時またはパワーアップ時の
回復中に一度だけ（たとえば８／８カバー範囲の場
合）、またはＡＤＴ信号によりアクセスアドレスが変更
するたびに（たとえば１／８、１／４、１／２のカバー
範囲の場合）読み出しが行われる。

【００７３】セルマトリックスの消去動作中、マトリッ
クスアドレス情報に対してしか関連するメモリマトリッ
クス１４における情報の読み出しは行われない。この発
明に係わるメモリデバイス２０は階層タイプの列デコー
ディングを行う。すなわちメモリセルマトリックス１
１’および冗長セルマトリックス１１”が共用する多数
のメインコラムを有し、各マトリックスに対し多数の独
立したローカル列を有することに留意すべきである。

【００７４】さらにセルマトリックス１１’および１
１”は隣接するマトリックスと共にグローバル行および
列を共用するので、（図２を参照して先に説明したよう
に）デバイスは不揮発性メモリセルマトリックスの少な
くとも１つの垂直グループと、少なくとも１つの冗長セ
ルマトリックスを含む。特にローカル列デコーディング
設備を有する専用関連メモリマトリックス１４内には冗
長行が設けられているが、この行デコーディングは従来
のタイプ、すなわち階層的タイプのものでよい。さら
に、マトリックスの垂直グループ毎に少なくとも１つの
列冗長性マトリックスが設けられている。

【００７５】上記のように、かかるマトリックスが属す
マトリックスの垂直グループを選択するための部分およ
びマトリックスの特定の垂直グループ間のマトリックス
を選択するための部分を有するアドレスによって、所定
のセルマトリックスを選択する。好ましくは、この発明
ではさらにマトリックスの修正能力にしたがってセルマ
トリックスのうちの少なくとも１つの垂直グループのア
ドレスにより、関連メモリマトリックス１４の各行がさ
らに一義的に選択される。

【００７６】要するに、提案される解決案は次のような
利点を有する。同じ冗長行と置換できる故障した行の修
正能力をチップ毎に構成できること。特定の専用コンフ
ィギュレーションビットをコンフィギュレーションレジ
スタ１７にプログラムすることにより、ＥＳＷ段階で修
正能力を設定できること。メモリワードへのアクセス時
間に対する冗長性の影響を最小にできること。このアク
セス時間は選択の修正能力に応じた冗長性イベントの評
価にのみ依存する（フルカバー範囲では０にもなる）。

【００７７】さらに、この発明のメモリデバイス２０は
次の２つの異なる作動モードを有する。多くてもマトリ
ックスの１つの垂直グループの１つのセルマトリックス
内にすべての故障行が含まれる場合に、デバイスのリセ
ット中（電源オンリセットまたはハードウェアリセッ
ト）動作中にアドレスの比較を活性化するモード。冗長
性に利用できるすべての行がマトリックスの異なる垂直
グループ内の少なくとも２つの別個のセルマトリックス
に属する場合、各読み出し動作中にアドレスの比較を活
性化するモード。

【００７８】さらにコンフィギュレーションレジスタ１
７を設けることにより、関連するメモリマトリックス１
４のこれら作動モードは、このレジスタの情報内容の機
能となり、チップ毎に別々にこれら内容を記憶できる。

【００７９】さらに、メモリデバイスを次のモードで作
動することが可能である。メモリセルの各読み出し動作
またはプログラム動作で、メモリセルが位置する行アド
レスと関連するメモリマトリックス１４の所定の行の内
容との比較を活性化するモード。メモリマトリックスの
消去動作毎にメモリマトリックスのアドレスと関連する
メモリマトリックス１４の所定の行の内容との比較を活
性化するモード。

【図面の簡単な説明】

【図１】 従来技術による冗長性を有するメモリデバイ
スを概略的に示すブロック略図である。

【図２】 この発明に係わる行冗長性を有するメモリマ
トリックスを概略的に示すブロック図である。

【図３】 図２内のメモリマトリックスをさらに詳細に
示す説明図である。

【図４】 図２内のメモリマトリックスをさらに詳細に
示す説明図である。

【図５】 図２内のメモリマトリックスの細部を示すブ
ロック図である。

【図６】 この発明に係わる行冗長性を有するメモリマ
トリックスを内蔵するデバイスを概略的に示すブロック
図である。

【符号の説明】

１１ 不揮発性メモリ、１１’ メモリセルのマトリッ
クス、１１” 冗長メモリセルのマトリックス、１２
行デコーディング回路、１３ 列デコーディング回路、
１４ メモリマトリックス、２０ 不揮発性メモリデバ
イス。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ (72)発明者 リノ・ミケローニ イタリア国、22078 テュラーテ、ヴィ ア・ルイーニ 11 (72)発明者 アンドレア・ピエリン イタリア国、26813 グラッフィニャーナ、 ヴィア・エッセ・アンジェロ 31 (72)発明者 エミリオ・イェロ イタリア国、20059 ヴィメルカーテ、ヴ ィア・ヴィットリオ・エマヌエレ 63

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリセルの少なくとも１つのマトリッ
   クス（１１’）および冗長メモリセルの少なくとも１つ
   のマトリックス（１１”）を含み、いずれのマトリック
   スも行と列の形状に構成されている不揮発性メモリ（１
   １）と、 行デコーディング回路（１２）および列デコーディング
   回路（１３）と、 メモリセルに記憶されたデータを読み出し、変更するた
   めの読み出しおよび変更回路と、 故障した行のアドレスを記憶できる行と列の形状にも構
   成された少なくとも１つの関連するメモリマトリックス
   （１４）およびそのための関連する制御回路とを含む、
   構成自在な行冗長性を有する不揮発性メモリデバイス
   （２０）であって、 選択した行アドレス（ＡＤｒ）を認識し、有効認識時に
   故障した行の選択解除および対応する冗長セル行の選択
   を回路が発生できる、関連するメモリマトリックス（１
   ４）に含まれる故障した行のアドレス（ＡＤｒｒ）と選
   択した行アドレス（ＡＤｒ）とを比較するための少なく
   とも１つの回路と、 不揮発性メモリセルのマトリックスおよび関連する制御
   回路も含む、少なくとも１つのコンフィギュレーション
   レジスタ（１７）と を含むことを特徴とする構成自在な行冗長性を有する不
   揮発性メモリデバイス（２０）。
2. 【請求項２】 ＥＷＳの段階でコンフィギュレーション
   レジスタ（１７）に関連するメモリ冗長マトリックス１
   ４の性能をプログラムすることを特徴とする請求項１に
   記載の構成自在な行冗長性を有する不揮発性メモリデバ
   イス（２０）。
3. 【請求項３】 メモリセルマトリックス（１１’）およ
   び冗長セルマトリックス（１１”）によって共用される
   主セル列を有し、各マトリックスのための独立したロー
   カル列を有し、よって階層的タイプの列のデコーディン
   グを実施することを特徴とする請求項１に記載の構成自
   在な行冗長性を有する不揮発性メモリデバイス（２
   ０）。
4. 【請求項４】 前記セルマトリックス（１１’、１
   １”）が隣接するマトリックスと共にグローバル行およ
   び列を共用し、前記メモリ（１１）が不揮発性メモリセ
   ルマトリックスの少なくとも１つの垂直グループと、少
   なくとも１つの冗長セルマトリックスを含むことを特徴
   とする請求項３に記載の構成自在な冗長性を有する不揮
   発性メモリデバイス（２０）。
5. 【請求項５】 前記所定のマトリックスを有するマトリ
   ックスの垂直グループを選択する部分およびマトリック
   スの特定の垂直グループ内のマトリックスを選択する部
   分を有するアドレスによって、所定のセルマトリックス
   を選択することを特徴とする請求項４に記載の構成自在
   な冗長性を有する不揮発性メモリデバイス（２０）。
6. 【請求項６】 マトリックスの修正能力にしたがってセ
   ルマトリックスのうちの少なくとも１つの垂直グループ
   のアドレスにより、関連メモリマトリックス（１４）の
   各行をさらに一義的に選択することを特徴とする請求項
   １に記載の構成自在な冗長性を有する不揮発性メモリデ
   バイス（２０）。
7. 【請求項７】 次の異なる方法、すなわち、 デバイス（２０）のリセット時またはパワーアップ時の
   回復中に一度だけ、または、適当なドライブ信号（ＡＤ
   Ｔ）によりアクセスアドレスが変更される毎に、 メモリワードの読み出しまたはプログラム動作中にマト
   リックスとの間で関連するメモリマトリックス（１４）
   からの情報の読み出しを行うことを特徴とする請求項１
   に記載の構成自在な冗長性を有する不揮発性メモリデバ
   イス（２０）。
8. 【請求項８】 多くてもマトリックスの１つの垂直グル
   ープの１つのセルマトリックス内にすべての故障した行
   が含まれる場合に、デバイス（２０）のリセット動作中
   にアドレスの比較を活性化するモードと、 冗長性に利用できるすべての行がマトリックスの異なる
   垂直グループ内の少なくとも２つの別個のセルマトリッ
   クスに属する場合に、各読み出し動作中にアドレスの比
   較を活性化するモードとの２つの異なる作動モードにし
   たがって、関連するメモリマトリックス（１４）を制御
   するための回路を含むことを特徴とする請求項１に記載
   の構成自在な行冗長性を有する不揮発性メモリデバイス
   （２０）。
9. 【請求項９】 関連するメモリマトリックス（１４）の
   前記作動モードは、前記コンフィギュレーションレジス
   タ（１７）の内容の機能であることを特徴とする請求項
   ８に記載の構成自在な行冗長性を有する不揮発性メモリ
   デバイス（２０）。
10. 【請求項１０】 チップ毎に独立して前記コンフィギュ
    レーションレジスタ（１７）の内容を記憶できることを
    特徴とする請求項９に記載の構成自在な行冗長性を有す
    る不揮発性メモリデバイス（２０）。
11. 【請求項１１】 メモリセルの各読み出し動作またはプ
    ログラム動作で、メモリセルが位置する行アドレスと関
    連するメモリマトリックス（１４）の所定の行の内容と
    の比較を活性化するモードと、 メモリマトリックスの消去動作毎にメモリマトリックス
    のアドレスと関連するメモリマトリックス（１４）の所
    定の行の内容との比較を活性化するモードとの２つの異
    なる作動モードのために関連するメモリマトリックス
    （１４）を制御するための回路を含むことを特徴とする
    請求項９に記載の構成自在な行冗長性を有する不揮発性
    メモリデバイス（２０）。