JPH02278600A - 冗長メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアレイの分野に関し、特に、冗長メモリ
プログラミング回路に関する。

〔従来の技術〕

随時読出し書込みメモリ（ＲＡＭ）や消去可能プログラ
ム可能ＲＯＭ（ＥＰＲＯＭ）　　などのメモリア１／イ
は、一般に、行と列とのマトリックス状に配列された２
進素子からなる。アレイに対応付けられるアドレスは、
プレイ内の記憶場所（ロケーション）に結び付いている
。典型的には、メモリセルとも呼ばれる各種の２進素子
にアクセスするためのアドレス信号をデコーディングす
るため、デコーダがメモリに結合される。アレイへの入
力は、一般には行ラインであるワードラインへ与えられ
、そのアレイからの出力が、一般には列ラインであるビ
ットラインへ与えられる。各種の半導体メモリ及びメモ
リアレイの設計・製造については、従来技術によシ良く
知られている。

そうしたメモリアレイの製造に於いてはしばしば、加工
上の欠陥が、メモリチップのあちらこちらにランダムに
発生する。多くの場合、欠陥セルを含んでいる１つ又は
少数の行もしくは列を除けば、これらのメモリチップは
十分に機能的である。

１つ又は少数の欠陥を有するだけのチップを廃棄処分に
しないよう、欠陥セルを含む行□及び／又は列が選択さ
れた場合に冗長行及び／又は冗長列のセルと取シ替えら
れるようにした、欠陥に耐え得るメモリデバイスが工夫
された。

米国特許第３　、６５９　、２７５号、同第３　、７３
５　、３６８号、同第３，７５３，２４４号、同第３　
、７５３　、２３５号、ならびに、同第４　、０５１　
、３５４号には、欠陥に耐え得るメモリを提供するため
の従来技術による各種の方式が述べられている。米国特
許第４　、２５０　、５７０号に於いては、当初は特定
のアドレスを有していない冗長行又は冗長列に結合され
ている冗長デコーダを、冗長メモリ回路がプログラムす
る。すなわち、対応付けられたアドレスを有する欠陥行
又は欠陥列のアドレスに適合するよう前記冗長デコーダ
をプログラムし、且つ、１つ又は複数の、対応付けられ
たアドレスを有する欠陥行又は欠陥列を不能にする。デ
コーダのプログラミングは可溶性リンク（ヒユーズリン
ク）を使用してなされ、すなわち、開路選択式可溶性リ
ンクによってアドレスデコーディングが達成される。

複数の冗長ラインと対応付けられたセルとを含む単一チ
ップメモリのための改良されたアドレツシング方式が、
米国特許第４　、３５８　、８３３号及び同第４，４４
１，１７０号に開示されている。可溶性リンクの他に、
冗長回路をプログラムするだめのプログラミング回路を
提供する他の方式も知られている。すなわち、ひとたび
欠陥セルの位置が突き止められたならば必ず冗長回路が
プログラムされるので、欠陥セルにアクセスしようとす
るアドレス信号は冗長メモリへと導かれる。

さらに、内容アドレスメモリ（ＣＡＭ）を使用すること
によシ、別の方式の冗長プログラミングが実現可能であ
る。ＣＡＭは、メインメモリアレイの、欠陥を有する記
憶場所を格納し得る。そうした、ＣＡＭを使用する耐欠
陥性メモリシステムの１つが、米国特許第３，６３３，
１７５号に開示されている。しかしながら最近の半導体
メモリデバイスは、ＣＡＭ内の冗長記憶素子がメインメ
モリ内に使用されるセルと同様な素子であるような冗長
方式を用いる。

可溶性リンクの代わりに、実際のメモリセルがプログラ
ミングに使用される。

冗長メモリのプログラミングに於いては、可溶性リンク
方式に於いてはヒユーズを切、９　ＣＡＭセル方式に於
いては所与の状態をストアするようにした特別の冗長プ
ログラミング回路によって、それら冗長メモリの冗長ア
ドレスが与えられる。一般に、冗長プログラミング回路
はアドレス信号を受は取るように結合されておシ、プロ
グラミング電圧を提供する為にそのアドレス信号が使用
される。

ＥＰＲＯＭ−ＣＡＭセルなどのＣＡＭセルが使用される
場合、基本的には、冗長ＥＦＲＯＭセルをプログラムす
るために冗長プログラミング回路がメインメモリプログ
ラミング回路の複製を重複して含んでいなければならな
い。

メインメモリプログラミング回路の一部と冗長プログラ
ミング回路とを組み合わせることによシ、幾分かの重複
が軽減される。

〔発明の概要〕

本発明は、冗長プログラミングが、メモリアレイのワー
ドラインへ結合されるＣＡＭセルによって提供されるよ
うにした方式を開示する。メモリアレイの脇にＥＰＲＯ
Ｍ−ＣＡＭプログラミング回路が置かれ、メモリアレイ
のワードラインはプログラミング回路の中へと延長され
る。冗長素子のアドレスを格納するだめのＣＡＭセルを
プロクラムスルために、ワードライン上のデコード済み
アドレスが使用される。

提示する実施例に於いては、ＣＡＭセル内の各ＥＰＲＯ
Ｍに２つづつのワードラインが結合されるので、１つの
ワードラインに欠陥が生じた場合にも第２のワードライ
ンがセルをプログラムし得る。

プログラムされた状態とそのコンブリメントとをストア
するため、各ＣＡＭに２つのセルが使用される。２つの
セルＣＡＭは冗長用フルラッチ出力を提供するために動
作する。このような、２つのセルからなるフルラッチＣ
ＡＭは、チップ起動時にリセット回路を必要としないと
いう利点を有する。

〔実施例〕

冗長方式、および、メインメモリプログラミング回路の
一部を使用する回路について述べる。本発明の完全な理
解を得るため、以下の説明に於いて、特定のアドレッシ
ング方式や特定のメモリデバイスなどの数多くの特定的
詳細が述べられる。

しかしながら、これらの特定的詳細を用いずとも本発明
を実施し得ることが当業者には明白であろう。他方、不
必要に本発明を曖昧にするととの無いよう、良く知られ
た回路についての詳細な説明は省略する。さらに、分か
シ易くする目的で、行冗長回路についてのみ説明する。

本発明が列冗長回路への使用にも容易に適合し得ること
は明らかである。

第１図には、従来技術による集積回路メモリデバイスプ
ログラミング方式が示されている。メモリデバイス１０
は、２つのメモリアレイ、すなわちメモリアレイＡとメ
モリアレイＢとからなっている。アレイ人とアレイＢと
の双方をデコードするために、共通のデコーダ１１が使
用される。このデバイス１０へのアドレス信号は、アド
レス信号をバッファリングするためのアドレスバッファ
１２へ結合される。バッファリングされたアドレス信号
の一部又は全部が、次に、バス１３によってデコーダ１
１へ提供される。デコーダ１１は、殆どの集積回路（Ｉ
Ｃ）メモリデバイスに於いて、アレイＡ及びアレイＢを
アクセスするためのＸアドレス（行アドレス）を与える
ために使用されることが可能であｐｌ一般にＸデコーダ
と呼ばれる。

別のアドレッシングを可能とするため、バッファ１２か
らのもう１つの出力が、Ｙデコーダ（列デコーダ）への
信号としてバス１３又はもう１つのバス１４へ結合され
る。

アレイＡ、アレイＢの双方とも、メインメモリ１７と冗
長メモリ１８とからなる。また、デコーダ１１も、メイ
ンデコーダ２１と冗長デコーダ２２とからなる。アレイ
Ａ、アレイＢ双方のメインメモＩＪ　１７への入力信号
ラインとして使用されるべく、メインデコーダ２１がら
被数のワードラインが出ている。また、アレイＡ、アレ
イＢ双方の冗長メモリ１８への入力信号ラインとして使
用されるへく、冗長デコーダ２２から複数のワードライ
ンが出ている。バス１３上のアドレス信号は、メインデ
コーダ２１へ結合される。デコーダ２１は、信号をデコ
ードして適切なワードライン２３を選択的に活動化する
。メモリアレイのセルに選択的にアクセスすべくデコー
ダ２１のようなデコーダを用いてワードラインを活動化
することは、従来の技術に於いて良く知られている。ま
た、デバイス中のアレイの実際の数は、設計上の選択に
任せられる事項である。単一の共通デコーダ１１に２つ
のプレイを組み合わせて使用することは従来技術に於い
て良く知られた手段であるから、第１図の例では２つの
アレイが示されている。

バス１３−ヒの信号は、冗長プログラミング回路２６と
ＯＲデコーディング回路２１にも結合される。ＯＲデコ
ーディング回路２７からの出力は、選択ロジック回路２
８を介して冗長デコーダ２２へ結合される。この選択ロ
ジック２８は、ＯＲデコーダ２Ｔの中に含まれてもよい
。さらに、デコーダ２γのロジックとしてＯＲ機能が示
されているけれども、デコーディングのために多様なロ
ジック機能が容易に使用され得る。例えば米国特許筒４
　、２５０　、５７０号に述べられている冗長メモリ回
路が、回路２６及び回路２７及び回路２８として容易に
適用され得る。

冗長デコーダ２２は、冗長メモリアレイＡと冗長メモリ
アレイＢとのメモリセルにアクセスすべく、入力信号を
デコードして適切なワードライン２４を活動化する。こ
の例のようにデバイス１１が行デコーダとして使用され
ている場合には、ワードライン２３とワードライン２４
とはそれぞれ、メインメモリ１７と冗長メモ１月８との
特定の行にアクセスする。選択ロジック回路２８は、メ
モリ１７とメモリ１８とのうちいずれが適切な方を選択
する目的で、メモリ１Ｔとメモリ１８とを可能（イネー
ブル）にしたり不能にしたりするために使用される。

デバイス１０の製造時にその欠陥メモリセルが検査され
、これらの欠陥メモリセルの場所が記録される。欠陥メ
モリセルが存在するならば、欠陥セルを含む行全体を取
シ替えるのが典型的な手段である。欠陥のある行アドレ
スが判ったならば、これらのアドレスが冗長プログラミ
ング回路２６にプログラムされる。アドレスは、バス１
３にょってプログラミング回路２６へ与えられ、プログ
ラミング回路２６内に格納される。多くの場合、このプ
ログラミングは永久的なものであるから、デバイス１０
の使用者はこの冗長プロゲラミンクを容易には変更出来
ない。

動作について述べるならば、メモリ１７にアクセスすべ
くデバイス１０にアドレス信号が与えられる。バス１３
上の信号は、適切なワードライン２３を活動化すべくメ
インデコーダ２１へ結合される。バス１３上のそれらの
アドレス信号は、同時に、ＯＲデコーダ２γへも結合さ
れる。デコーダ２Ｔはそのアドレスを、格納されている
（プログラムされている）アドレスと比較する。もしも
一致するならば、それは、欠陥を有する行がアドレスさ
れつつあることを表しておシ、それに対応する冗長メモ
リ１８の冗長行にアクセスすべくデコーダ２７からの出
力がデコーダ２２に与えられる。この場合、選択ロジッ
ク２８は、冗長デコーダ２２を可能（イネーブル）にし
且つメインメモリ２１を不能にする。要するに、冗長行
が、メインメモリの欠陥を有する行に取って代わる。

第１図のデバイスの動作は、従来技術に於いて良く知ら
れている。しかしながら、デバイス１０のような従来技
術による各種デバイスの構成及び動作には難点がある。

−例をあげれは、プログラムされたアドレスを回路２６
内に格納するためにＣＡＭセルが使用される場合には、
そのＣＡＭセルをプログラムするための専用の冗長プロ
グラミング回路がプログラミング回路２６内に含まれて
いなければならない。もし、デバイス１０がＥＰＲＯＭ
であるならば、ＣＡＭ内のメモリセルとしてＥＰＲＯＭ
セルが使用されよう。回路２６内のこれらのＣＡＭ・Ｅ
ＰＲＯＭは、ＣＡＭ−ＥＰＲＯＭ用個別ワードラインの
セットのような個別のプログラミング用構造を必要とし
、また、高電圧スイッチをも必要とする。

これらの高電圧スイッチは、通常、チップ上に太きガレ
イアウドを必要とするので、この割付けのだめの余分な
スペースがチップ上に必要となる。

第２図には、本発明の方式と回路とを組入れたデバイス
３０が示されている。第１図の要素と同等な第２図の要
素は同じ参照数字を有しているが、但し、添字”ａ”が
付加されている。デバイス３０へのアドレス信号はアド
レスバッファ１２ａへ結合され、アドレスバッファ１２
＆の出力はバス１３ａへ乗せられるが、第２のバス１４
Ｌへ乗せられる場合もある。バス１３ａ上のアドレス信
号は、デコーダ１１ｍのメインデコーダ２１＆へ結合さ
れ、メインメモリ１７ａヘアクセスするためのワードラ
イン２３ａを適切に選択すべくデコーディングされる。

デコーダ１１ａは冗長デコーダ２２＆をも含んでおり、
冗長デコーダ２２＆は、冗長メモリ１８＆の行にアクセ
スするための冗長ワードラインを選択すべく冗長アドレ
スをデコードする。バス１３ＩＬ上のアドレス信号は、
ＯＲデコーディング回路２７＆にも結合され、ＯＲデコ
ーディング回路２７＆からの出力は、選択ロジック回路
２８ａへ結合される。選択ロジック２８１Ｌは、メイン
メモリ１７Ｌ又は冗長メモリ１ｅａへのアクセスを可能
とすべくデコーダ１１＆へ結合される。本発明のデバイ
ス３０に関するこれらの説明は、第１図のデバイス１０
に関して述べられたところと同様である。

本発明のプログラミング回路３１は、共同して作動すべ
（ＯＲデコーダ２γａと結合される。プログラミング回
路３１は第１図のプログラミング回路２６と同様の機能
を果たすものであるけれども、本発明のプログラミング
回路３１を使用することによって従来技術に固有の難点
が克服される。プログラミング回路３１は（回路２６と
同様に）ＣＡＭを用いておシ、ＣＡＭセルは、メモ！Ｊ
１７ａ及びメモリ１８＆と同様のメモリ素子にて形成さ
れる。

ＥＰＲＯＭデバイスに於いては、メモ！Ｊ　１７ａとメ
モリ１８＆とＣＡＭセルとの全てが、同じＥＰＲＯＭ技
術から得られる。

プログラミング回路３１は、メモリ１ｒａのワードライ
ン２３ａに組み合わせられて作動すべくそれへ結合され
る。デコーダ２１ａによって多数のアレイが作動させら
れるときには、第２図に於けるアレイＡのような１つの
アレイからただ１つのウドライン２３＆のみがプログラ
ミング回路３１へ結合されることを必要とする。メモリ
１７ａのワードライン２３ａは、メモリ１７ａを越えて
延長させられ、プログラミング回路３１へ結合される。

プログラミング回路３１のＥＦＲＯＭは、これらのワー
ドライン２３ａを利用すべく結合される。ＥＰＲＯＭセ
ルは、プログラミング回路３１の中へと伸びているワー
ドラインの各々へ結合され得る。これらのＥＰＲＯＭセ
ルは、メモ！７１７１Ｌの中のセル又はセルの行をプロ
グラムすべく所与のワードラインを活動化させる技術と
同じ技術によってプログラムされ得る。

プログラミング回路３１０ＥＦＲＯＭ−ＣＡＭセルが各
冗長素子のそれぞれのアドレスに対応付けられているこ
とによシ、所与の冗長素子に対応付けられている対応す
るＣＡＭセルが、ワードライン２３ｍからの信号によｐ
プログラムされ得る。プログラミング回路のＥＦＲＯＭ
−ＣＡＭのための高電圧デコードラインとして機能し得
るようワードライン２３ａを延長することによって、第
１図に示されている従来技術のプログラミング回路２６
のメモリセルの場合には必要であったような、ＣＡＭセ
ルをプログラムするだめのデコーダと個別の高電圧スイ
ッチのセットとの必要性が軽減される。ＯＲデコーディ
ング回路２７＆に結合されているプログラミング回路３
１は、選択ロジック２８ａを介して冗長デコーダ２２＆
へ信号を出力すべく、ＯＲデコーダ２７ａと協力して作
動する。また、選択ロジック２８ａは、ＯＲデコーダ２
７ａの一部として作られてもよい。さらに、ＯＲデコー
ダ２７＆のデコーディングロジックは設計上の選択に任
せられる。

ここに提示した実施例のプログラミング回路３１のレイ
アウトは、第１図に示した従来技術によるデバイスを凌
ぐ利点を有している。第１図のデバイス１０と第２図の
デバイス３０とは双方とも、２つのメモリアレイ、すな
わちアレイＡ及びアレイＢと、共通のデコーダ１１　（
１１ａ）と、回路２６及び回路２７（回路３１及び回路
２γ＆）とを配置されておシ、図に示されているように
それら双方の物理的レイアウトは極めてよく似ている。

すなわち、従来技術のデバイス１０に於いても本発明の
デバイス３０に於いても、Ｘデコーダの両側の境界はメ
モリアレイによって（水平方向に）限られている。これ
は、チップウェーハ上の実際のレイアウトである。従来
技術のデバイス１０に於ける回路２６及び回路２７は、
Ｘデコーダ１１の上か下（垂直方向）に置かれるのが典
型的である。

このようにされるのは、必要な信号の全てをバスに乗せ
且つアレイの傍らに至るまでの電力をバスに与えること
に伴う困難さと不利益とのためである。

しかしながら、デバイス３０に於けるプログラミング回
路３１とＯＲデコーディング回路２７＆とは、メモリア
レイの側方に（す々わち水平方向に）置かれる。これは
、デバイス３０のだめのチップウェーハに於ける実際の
レイアウトである。メモリ１７ａのワードライン２３ａ
を、プログラミング回路３１のＥＦＲＯＭ−ＣＡＭへの
高電圧選択ラインとして作動するようにして使用するこ
とによシ、この水平隣接構造が初めて可能となる。大抵
のＥＦＲＯＭメモリチップに於いて、アレイの両側の、
本質的に重要でない部分の空間を利用し得るのが普通で
ある。回路３１及び回路２７ａは、これまで利用されな
かったこの空間を占めるに過ぎない。通例きわめて混み
合っているＸデコーダ上方の領域からプログラミング回
路とＯＲデコーディング回路とを移動させることによｐ
１余分の未利用領域が得られる。Ｘデコーダとメモリア
レイとの上方に余分の未利用領域を持つことによって大
きな利益がもたらされるものであｐｌこの自由な領域を
占めるようにしてメモリアレイを拡張することが可能と
なる。すなわち、メモリアレイに余分な行を付加し、そ
れによりメモリのサイズを拡張することが可能となる。

第３図には、本発明の実施例のプログラミング回路３１
に使用されるＥＰＲＯＭ冗長ＣＡＭセル回路４０が示さ
れている。回路４０は２っ１７）ＥＦＲＯＭ４１．４２
からなる。ＥＰＲＯＭを１つだけ使用することも可能で
あるけれども、回路４０は、フルラッチ構成とすべく２
つのＥＰＲＯＭセル４１．４２を使用する。ＥＰＲＯＭ
セル４１．４２は、フルラッチ出力を与えるべく、与え
られた状態とそのコンブリメントとをストアする。また
、回路４０のセル４１．４２はこの例では消去不能なＦ
ＲＯＭ（ＵＰＲＯＭ）であるから、ひとたび冗長情報が
プログラムされたならば、セル４１．４２を容易に消去
することは出来ない。ＥＰＲＯＭセル又は他の形式のメ
モリセルをセル４１及びセル４２として使用することも
可能である。

浮遊ゲートＵＰＲＯＭ　４１　、４２のソースは、この
場合には接地であるｖ、３に結合される。セル４１．４
２のゲートは、プログラミング電圧ＶＰＵに結合される
。ＵＰＲＯＭ　４１のドレインはトランジスタ４３を介
してノード４４へ結合され、一方、ＵＰＲＯＭ　４２の
ドレインはトランジスタ４５を介してノード４６へ結合
される。ノード４４は２つの並列のトランジスタ５１．
５２を介してｖｃ。

（又はｖｐｐ　）のような高電圧へ結合され、−力、ノ
ード４６は２つの並列のトランジスタ５３．５４を介し
て同じ高電圧へ結合される。トランジスタ５１〜５４は
、高電圧スイッチングトランジスタである。トランジス
タ５１〜５４の各々のゲートは、メモリ１７＆のそれぞ
れ異なるワードライン２３へと結合される。ワードライ
ンＷＬすは、ＷＬＯ〜ＷＬ３　のような、それぞれ別々
のワードラインの行に対応する。ワードラインが順序正
しく並んでいることは必須ではない。セル４１及びセル
４２のプログラミングは、適切なスイッチングトランジ
スタ５１〜５４をオンにするだめの専用ワードラインを
選択することによシなされる。

プログラミング信号ＰＲＯＧは、トランジスタ４３．４
５のゲートに結合され、プログラミングモード期間中こ
れらのトランジスタをオンにする。

セル４１をプログラムするためには、トランジスタ５１
もしくはトランジスタ５２が、その対応するワードライ
ンに高信号状態を置くことによってオンにされる。セル
４２をプログラムするためには、トランジスタ５３もし
くはトランジスタ５４が、その対応するワードラインに
高信号状態を置くことによってオンにされる。いずれの
場合にも、信号ＶＰＵもまた高電圧状態により駆動され
る。

対のセル４１．４２のうちの一力のみがプログラムされ
、他方は消去状態のまま残される。プログラミングを実
行し終えたならばトランジスタ４３及びトランジスタ４
５がオフにされ、それによシ、トランジスタ５１〜５４
が回路から本質的に切シ離される。

ノード４４及びノード４６に高電圧を結合するため実際
に必要とされるのは、対をなしているトランジスタのう
ちの一力のみであシ、すなわち、トランジスタ５１及び
トランジスタ５２からなる対、ならびにトランジスタ５
３及びトランジスタ５４からなる対の、それぞれの一方
のトランジスタのみである。しかしながら回路４０は、
プログラミング回路３１に結合されるワードライン内に
欠陥が存在する場合に備えて安全対策を準備している。

従って、第３図の例に於いて例えＷＬＯに欠陥があった
としても、セル４１は尚もＷＬＩ　　を介してプログラ
ムされ得る。

ＵＰＲＯＭセル４１の状態とＵＰＲＯＭセル４２の状態
とを出力信号及びそのコンブリメントとしてラッチする
目的で、ラッチ回路が設けられる。２つのセルＣＡＭが
フルラッチＣＡＭを構成するので、チップの起動時にリ
セット回路を必要としない。

セル４１とセル４２とのドレインは、それぞれトランジ
スタ５６とトランジスタ５７とを介して、交差的に相互
接続されている負荷トランジスタ５８．５９に結合され
る。次のメモリアクセス動作期間中に、ＵＰＲＯＭにス
トアされている状態と入力されたアドレス信号とを比較
するため、出力信号及びそのコンブリメントはＯＲデコ
ーダ２７ａに結合される。本実施例のプログラミング回
路３１には、多数のＣＡＭ回路４０が使用される。

アドレスラインは、従来技術に於いてはプログラミング
回路２６をプログラムするため直接的に使用されるけれ
ども、本発明に於いてはプログラミング回路３１をプロ
グラムするため直接的に回路３１へ接続されることはな
い。プログラミング回路３１のＣＡＭセルをプログラム
するためには、アドレスラインの代わりに、デコード済
みのワードラインが使用される。また、本発明の精神及
び範囲から逸脱することなく、第３図のＣＡＭ回路と同
等の機能を達成するために他の回路を適用することも容
易である。

上述の方式は、列の冗長にも適用可能である。

その場合にもプログラミング回路３１はやけシアレイの
側部に置かれ、ＣＡＭ回路の適切なプログラミングがワ
ードラインによってなされる。デコーダ２Ｔの出力は、
今度は列冗長へと向かう。

【図面の簡単な説明】

第１図は、冗長回路をプログラムするために入力アドレ
スラインを利用する従来技術によるメモ亭 リゾバイス回路略図、第２図は、冗長回路をプログラム
するためデコード済みワードラインが使用される本発明
のデバイスの回路略図、第３図は、本発明の実施例の冗
長０Ｍセルの回路略図である。 １０−・・・従来技術のメモリデバイス、１１゜１１＆
・・ψ・デコーダ、１２．１２ｍ・・・・アドレスバッ
ファ、１３　、　ｉａａ　、　１４　、１４ｍ　−−−
−バス、１７　、１７１・拳・参メインメモリ、１８゜
１８ａ・晦・・冗長メモリ、２１，２１ａ−・・・メイ
ンデコーダ、２２．２２ａ−・・・冗長デコーダ、２３
　、２３＆　、　２４・・・・ワードライン、２６・・
・・冗長プログラミング回路、２７，２７１・・・・Ｏ
Ｒデコーディング回路、２８．２８ａ・・・・選択ロジ
ック回路、３ｏ・・・・本発明のメモリデバイス、３１
・・・・プログラミング回路、４０−−−−　ＥＰＲＯ
Ｍ冗長ＣＡＭセル回路、４１゜４２−−−　＠ＵＰＲＯ
Ｍ、４３，４５．５１〜５４゜５６〜５９・・・・トラ
ンジスタ、４４．４６・・　・　・ノー　ド。

Claims (3)

【特許請求の範囲】
1. （１）対応付けられたアドレスを有する前もって選択さ
   れた数の行及び列と、対応付けられた指定アドレスを当
   初は有していない１つ又は複数の冗長行及び冗長列と、
   を備えたメモリと； 前記メモリの選択されたロケーションが欠陥を有する場
   合に前記メモリに対応付けられているアドレスをデコー
   ドし且つ１つ又は複数の冗長行又は冗長列を活動化させ
   るための、前記メモリに結合されている冗員デコーダと
   ； 対応付けられた指定アドレスを当初は有していない前記
   の冗長行又は冗長列に前記メモリの欠陥ロケーションを
   プログラムすべく前記冗長デコーダに結合されているプ
   ログラミング手段と；を含んでおり；且つ、 前記のプログラミングが、対応付けられたアドレスを有
   する１つ又は複数の行ライン又は列ラインにプログラミ
   ング信号を与えることにより達成される； ことを特徴とする冗長メモリ回路。
2. （２）メモリアレイと冗長プログラミング回路とを有す
   る集積回路メモリデバイスにして、 前記アレイに結合される行ラインと列ラインとが前記ア
   レイにアクセスし、 冗長メモリ回路が、前記メモリアレイの欠陥を有する行
   又は列の代わりに冗長行又は冗長列を提供し、 前記冗長プログラミング回路が前記メモリアレイの欠陥
   を有する行又は列のロケーションを提供する、 ようにした前記の集積回路メモリデバイスに於いて； 欠陥を有する前記の行又は列のロケーションを格納すべ
   く前記冗長メモリ回路と前記メモリアレイとに結合され
   る内容アドレスメモリ（ＣＡＭ）を含み；且つ、 前記ＣＡＭが、前記メモリアレイの前記行ライン又は前
   記列ラインのうちの少くも１つに結合されるメモリセル
   からなっており； 欠陥を有する前記の行又は列のロケーションを格納する
   ためのプログラミングが、前記ＣＡＭの前記メモリセル
   に結合される前記の行ライン又は列ラインのうちの少く
   も１つを活動化することにより達成される； ことを特徴とする集積回路メモリデバイス。
3. （３）メモリアレイと冗長プログラミング回路とを有す
   る集積回路メモリデバイスにして、 前記アレイに結合される行ラインと列ラインとが前記ア
   レイにアクセスし、 冗長メモリ回路が、前記メモリアレイの欠陥を有する行
   又は列の代わりに冗長行又は冗長列を提供し、 前記冗長プログラミング回路が前記メモリアレイの欠陥
   を有する行又は列のロケーションを提供する、 ようにした前記の集積回路メモリデバイスに於いて： 欠陥を有する前記の行又は列のロケーションを格納すべ
   く前記冗長メモリ回路と前記メモリアレイとに結合され
   る内容アドレスメモリ（ＣＡＭ）を含み；且つ、 前記ＣＡＭが、前記メモリアレイの前記行ラインのうち
   の少くも１つにスイッチングトランジスタを介して結合
   されるメモリセルからなっており；欠陥を有する前記の
   行又は列のロケーションを格納するためのプログラミン
   グが、前記ＣＡＭの前記メモリセルに結合される前記ワ
   ードラインのうちの少くも１つを活動化することにより
   達成される； ことを特徴とする集積回路メモリデバイス。