KR100273927B1

KR100273927B1 - 비휘발성 메모리 블로킹 구조 및 리던던시

Info

Publication number: KR100273927B1
Application number: KR1019970707342A
Authority: KR
Inventors: 오웬 더블유. 준그로쓰; 마크 디. 윈스톤
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1995-04-28
Filing date: 1996-04-25
Publication date: 2001-01-15
Also published as: DE69623474T2; EP0832486B1; WO1996034391A1; AU5574296A; US5621690A; CN1119809C; CN1183162A; EP0832486A4; KR19990007819A; DE69623474D1; EP0832486A1

Abstract

비휘발성 메모리는 글로벌 라인(48-48n)을 포함하고 있다. 또한, 복수의 메모리 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)이 상기 메모리내에 포함되어 있고, 이들 각각의 블록은 복수의 로컬 라인 및 디코더(32-32n)를 가지고 있으며, 이 디코더(32-32n)는 디코더(32-32n)가 인에이블되면 상기 글로벌 라인(48-48n)을 상기 복수의 로컬 라인중 하나의 로컬 라인에 선택적으로 접속하고, 상기 디코더(32-32n)가 디스에이블되면 상기 글로벌 라인(48-48n)으로부터 상기 로컬 라인을 격리시키는 디코더(32-32n)를 가지고 있다. 상기 복수의 블록(BLOCK0-BLOCKn)중 하나의 블록이 결함 블록으로 발견되면, 상기 결함 블록은 상기 리던던트 블록(34-34i)에 의해 대체된다. 상기 결함 블록이 주소지정될 때마다 상기 결함 블록의 디코더(32-32n)를 디스에이블시키고 상기 리던던트 블록(34-34i)의 디코더(35-35i)를 인에이블시키는 회로가 제공되어 있다.

Description

비휘발성 메모리 블로킹 구조 및 리던던시

한 종류의 종래의 소거가능하고 전기적으로 프로그래밍가능한 플래시 판독 전용 메모리("플래시 EPROM")은 행과 열로 구성되어 있다. 메모리 셀은 워드 라인과 비트 라인의 교차점에 배치되어 있다. 상기 플래시 EPROM은 복수의 열을 하나의 블록으로 그룹화함으로써 블록형 구조를 가지고 있을 수 있다. 상기 플래시 EPROM은 사용자에 의해 프로그래밍될 수 있다. 상기 플래시 EPROM은 일단 프로그래밍되면 전기적인 소거에 의해 소거될 때까지 그 데이타를 보유하게 된다. 높은 소거 전압이 메모리 블록내의 모든 셀의 소오스에 동시에 이용가능하다. 이에따라 블록 소거가 가능해진다. 상기 플래시 EPROM은 또한 이 플래시 EPROM의 모든 메모리 셀의 소오스에 소거 전압을 동시에 인가함으로써 전체적인 어레이 소거를 가지고 있을 수 있다. 이때, 상기 플래시 EPROM의 소거된 블록 또는 어레이는 새로운 데이타로 다시 프로그래밍될 수 있다.

한 종류의 종래 플래시 EPROM은 일반적으로 리던던트 메모리 셀을 포함하고 있다. 이 리던던트 메모리 셀은 메인 메모리 어레이의 결함 셀을 대체하는데 사용된다. 도 1에는 플래시 EPROM의 종래의 한가지 리던던시 구성이 도시되어 있다.

도 1로부터 알 수 있는 바와같이, 플래시 EPROM(10)은 복수의 메모리 블록(BLOCK0-BLOCKn)으로 구성된 메인 메모리(11)를 포함하고 있다. 각각의 블록은 워드 라인과 비트 라인을 포함하고 있다. 하나의 블록의 비트 라인은 이 블록내에만 뻗어 있는 반면에, 워드 라인은 모든 블록에 의해 공유되어 있다. 메모리 어레이(11)의 각각의 블록의 어레이 구조가 도 2에 도시되어 있다.

도 2에 도시되어 있는 바와같이, 메모리 어레이(11)의 블록(25)은 비트 라인(21a,21b)과 워드 라인(22a,22b)을 포함하고 있다. 블록(25)은 각각의 블록(BLOCK0-BLOCKn)의 어레이 구조를 나타낸다. 워드 라인(22a,22b)은 블록(25)을 지나서 뻗어 있고, 비트 라인(21a,21b)은 블록(25)내에만 뻗어 있다. 메모리 셀(25a,25c)은 워드 라인(22a)에 접속된 제어 게이트를 가지고 있고, 메모리 셀(25b,25d)은 워드 라인(22b)에 접속된 제어 게이트를 가지고 있다. 셀(25a,25b)의 드레인은 비트 라인(21a)에 접속되어 있고, 셀(25c,25d)의 드레인은 비트 라인(21b)에 접속되어 있다. 셀(25a-25b)의 소오스는 모두 소오스 라인(23)에 접속되어 있다.

도 1을 다시 참조하면, 메모리 어레이(11)의 각각의 블록은 또한 복수의 리던던트 열을 포함하고 있다. 예컨대, BLOCK0은 리던던트 열(12)을 가지고 있고, 그리고 BLOCKn은 리던던트 열(12n)을 가지고 있다. 하나의 블록내의 각각의 리던던트 열은 이 블록내에 있는 하나의 결함 열을 대체할 수 있다.

메모리 어레이(11)의 워드 라인은 어레이(11)의 모든 블록에 뻗어 있기 때문에, 어레이(11)의 모든 블록에 뻗어 있는 리던던트 행이 메모리 어레이(11)의 결함 행을 대체하는데 필요하다. 도 1로부터 알 수 있는 바와같이, 메모리 어레이(11)는 리던던트 행(13)을 포함하고 있다. 메모리 어레이(11)의 행에서 결함이 발견되면, 리던던트 행(13)은 그 결함 행을 대체하는데 사용된다.

하지만, 이 종래 리던던시 기술과 관련되어 있는 여러가지 단점이 있다. 관련되어 있는 한가지 단점은 그러한 리던던트 배열은 때때로 상기 메인 메모리 어레이의 결함을 대체하는데 사용될 수 없다는 점이다. 예컨대, 도 2로부터 알 수 있는 바와같이, 워드 라인(22a)이 결함 접속(27)을 통해 비트 라인(21b)에 단락되면, 도 1에 도시되어 있는 상기 리던던트 기술은 그 결함 행을 대체할 수가 없다. 이는 결함 행들이 함께 단락되면 상기 리던던트 행은 메인 메모리내의 결함 행만을 대체할 수 있기 때문이다. 상기 메인 메모리 어레이의 하나의 행에서만 결함이 발견되면, 이 결함 행은 이 결함 행의 인접 행의 메모리 동작에 영향을 미치게 된다.

또한, 상기 종래 리던던시 기술의 또 다른 단점은 하나의 블록이 제공되어 있는 리던던트 열의 개수보다 많은 결함 열을 가지고 있으면, 상기 블록은 다른 블록이 미사용의 리던던트 열을 가지고 있더라도 종래 리던던트 기술에 의해서는 간단하게 복구될 수 없다는 점이다. 일반적으로, 플래시 EPROM에서, 블록은 제한된 개수의 리던던트 열을 가지고 있다. 이는 주어진 플래시 EPROM내에 리던던트 행과 열이 많을수록 플래시 EPROM이 더욱 커지기 때문이다.

상기 메인 메모리 어레이에서의 결함(들)이 종래 리던던시 기술에 의해 수리될 수 없으면, 상기 플래시 EPROM은 폐기되어야 한다. 상기 폐기된 플래시 EPROM 칩의 개수는 일반적으로 상기 플래시 EPROM을 제조하는데 드는 전체 비용에 영향을 미친다. 실리콘 웨이퍼당 상기 폐기된 플래시 EPROM 칩의 개수가 증가하면, 상기 플래시 EPROM의 전체적인 제조 비용도 따라서 증가한다.

본 발명은 컴퓨터 메모리 분야에 관한 것이다. 특히, 본 발명은 하나의 블록에서 결함이 발생되면 이 결함 블록이 다른 블록에 영향을 미치지 않고 리던던트(redundant) 블록으로 대체될 수 있도록, 블록 및 리던던트 블록용 로컬(local) 디코더를 포함하고 있는, 전기적으로 소거가능하고 프로그래밍가능한 블록형 비휘발성 메모리에 관한 것이다.

도 1은 복수의 메모리 블록을 가지고 있는 플래시 EPROM의 종래 리던던시 배열을 보인 도면,

도 2는 도 1의 플래시 EPROM의 블록중 하나의 블록내의 결함을 보인 도면,

도 3은 본 발명의 일실시예를 이용한 플래시 EPROM의 블록도,

도 4는 로컬 디코더를 가지고 있는 도 3의 플래시 EPROM의 하나의 어레이 구조를 나타낸 도면,

도 5는 로컬 디코더를 가지고 있는 도 3의 플래시 EPROM의 다른 어레이 구조를 나타낸 도면.

(발명의 개요)

본 발명의 여러가지 특징중 한가지 특징에 의해, (1) 비휘발성 메모리의 리던던트 블록은 이 메모리내의 결함 블록을 대체할 수가 있고, (2) 이 결함 블록은 상기 메모리내의 다른 블록에 영향을 미치지 않게 된다.

비휘발성 메모리는 글로벌(global) 라인을 포함하고 있다. 또한, 복수의 블록과 리던던트 블록이 상기 메모리내에 포함되어 있으며, 이들 각각의 블록은 복수의 메모리 셀에 접속되어 있는 복수의 로컬 라인, 및 상기 글로벌 라인과 로컬 라인에 접속되어 있는 디코더를 가지고 있으며, 이 디코더는 인에이블되면 상기 글로벌 라인에 접속될 상기 복수의 로컬 라인중 하나의 로컬 라인을 선택하고, 그리고 디스에이블되면 상기 글로벌 라인으로부터 상기 로컬 라인을 격리시키며, 이에따라 상기 블록중 하나의 블록이 결함 블록으로 발견되면, 상기 결함 블록은 상기 글로벌 라인에 영향을 미치지 않으며, 그리고 상기 리던던트 블록에 의해 대체될 수 있다.

비휘발성 메모리는 글로벌 라인을 포함하고 있다. 복수의 블록과 리던던트 블록이 제공되어 있으며, 이들 각각은 (1) 상기 글로벌 라인에 접속되어 있는 로컬 디코더, 및 (2) 복수의 메모리 셀과 상기 로컬 디코더에 접속되어 있는 복수의 로컬 라인을 가지고 있다. 선택된 블록의 로컬 디코더는 상기 글로벌 라인을 상기 로컬 라인중 선택된 로컬 라인에 접속하기 위해 주소를 디코딩하고, 각각의 선택되지 않은 블록의 로컬 디코더는 상기 글로벌 라인을 각각의 상기 선택되지 않은 블록내의 어떤 로컬 라인에라도 접속하지 않으며, 이에따라 복수의 상기 블록중 하나의 블록에서 결함이 발견되면, 이 결함 블록은 다른 블록에 영향을 미치지 않고 상기 리던던트 블록에 의해 대체될 수 있다.

본 발명은 첨부 도면에 한정이 아닌 예로서 도시되어 있으며, 이때 동일한 참조 부호는 유사한 소자를 지시하고 있다.

도 3은 본 발명의 일실시예를 구현한 플래시 EPROM(30)의 회로의 블록도이다. 플래시 EPROM(30)은 메모리 어레이(31)를 포함하고 있고, 이 메모리 어레이는 주소에 데이타를 저장하는 플로팅 게이트 플래시 EPROM 셀로 구성되어 있다. 일실시예의 경우에, 메모리 어레이(31)는 8 Mbits("메가비트")의 데이타를 저장한다. 다른 실시예의 경우에, 메모리 어레이(31)는 8Mbits 보다 작거나 클 수 있다.

또한, 플래시 EPROM(30)은 다른 종류의 비휘발성 메모리일 수 있다. 예컨대, 플래시 EPROM(30)은 단순히 EPROM("전기적으로 프로그래밍가능한 판독 전용 메모리")일 수 있다.

플래시 EPROM(30)은 어떤 종류의 컴퓨터 시스템 또는 데이타 처리 시스템에라도 사용될 수 있다. 플래시 EPROM(30)을 내부에 사용하고 있는 컴퓨터 시스템은 퍼스널 컴퓨터, 노트북, 랩탑, 개인용 정보 단말기/통신기기, 미니컴퓨터, 워크스테이션, 메인프레임, 멀티프로세서 컴퓨터, 또는 어떤 다른 종류의 컴퓨터 시스템일 수 있다. 또한, 플래시 EPROM(30)을 사용하고 있는 상기 시스템은 프린터 시스템, 셀룰라 폰 시스템, 디지탈 응답 시스템, 또는 어떤 다른 데이타 기억 시스템일 수도 있다.

일실시예의 경우에, 플래시 EPROM(30)은 MOS 회로를 사용하며, 그리고 플래시 EPROM(30)의 모든 회로는 단일 반도체 기판상에 설치되어 있다.

일실시예의 경우에, 메모리 어레이(31)의 각각의 메모리 셀은 한 번에 1비트의 데이타를 저장할 수 있다. 다른 실시예의 경우에는, 메모리 어레이(31)의 각각의 메모리 셀은 한 번에 복수 비트의 데이타를 저장할 수 있다.

메모리 어레이(31)는 복수의 블록(BLOCK0-BLOCKn)과 복수의 리던던트 블록(34-34i)으로 분리되어 있다. 각각의 블록(BLOCK0-BLOCKn)은 로컬 디코더를 포함하고 있다. 예컨대, 블록(BLOCK0)은 로컬 디코더(32)를 포함하고 있고, 블록(BLOCK1)은 로컬 디코더(33)를 포함하고 있다. 또한, 각각의 리던던트 블록(34-34i)은 리던던트 로컬 디코더를 포함하고 있다. 예컨대, 리던던트 블록(34)은 리던던트 로컬 디코더(35)를 포함하고 있고, 리던던트블록(34i)은 리던던트 로컬 디코더(35i)를 포함하고 있다. 블록(BLOCK1-BLOCKn)과 리던던트블록(341-34i)의 각각의 블록은 복수의 비트 라인과 로컬 워드 라인(도 3에 도시되어 있지 않음)을 포함하고 있다. 하나의 블록의 비트 라인은 이 특정 블록내에만 뻗어 있고, 하나의 블록의 로컬 워드 라인은 이 블록내에만 뻗어 있다. 예컨대, 비트 라인(43-43i)은 BLOCK0내에만 뻗어 있고, 비트 라인(45-45i)은 블록(BLOCKn)내에만 뻗어 있다. 메모리 셀은 상기 로컬 워드 라인과 비트 라인의 교차점에 위치되어 있다. 메모리 어레이(31)의 모든 비트 라인은 Y 게이팅 회로(42)에 접속되어 있다.

각각의 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)내의 로컬 워드 라인은 각각의 블록의 로컬 디코더에 접속되어 있다. 또한, 메모리 어레이(31)는 복수의 글로벌 워드 라인(48-48n)도 포함하고 있다. 글로벌 워드 라인(48-48n)은 각각의 로컬 디코더(32-32n)와 리던던트 로컬 디코더(35-35i)에 접속되어 있다. 글로벌 워드 라인(48-48n)은 모든 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)을 통해 뻗어 있다. 하지만, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록의 로컬 워드 라인에 물리적으로 접속되지 않고, 상기 블록의 각각의 로컬 디코더를 통해 각각의 블록의 로컬 워드 라인에 전기적으로 접속된다. 예컨대, 로컬 디코더(32)에 의해, 글로벌 워드 라인(48-48n)은 블록(BLOCK0)의 로컬 워드 라인에 접속될 수 있고, 리던던트 로컬 디코더(35)에 의해 글로벌 워드 라인(48-48n)은 리던던트 블록(34)의 로컬 워드 라인에 접속될 수 있다.

또한, 메모리 어레이(31)는 각각의 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)이 복수의 워드 라인과 로컬 비트 라인을 가질 수 있도록 구성될 수 있다. 상기 워드 라인은 상기 블록내에만 뻗어 있고, 그리고 상기 로컬 비트 라인은 상기 블록내에만 뻗어 있다. 하나의 블록의 로컬 비트 라인은 이 블록의 로컬 디코더에 접속되어 있다. 또한, 메모리 어레이(31)는 메모리 어레이(31)의 모든 블록을 통해 뻗어 있는 복수의 글로벌 비트 라인을 포함하고 있다. 상기 글로벌 비트 라인은 각각의 상기 블록의 로컬 디코더에 접속되어 있다. 이때, 상기 글로벌 비트 라인은 Y 게이팅 회로(42)를 통해 Y 디코더(39)에 접속되어 있다.

도 3에는 메모리 어레이(31)의 각각의 블록내의 로컬 워드 라인이 도시되어 있지 않다. 도 4에는 보다 상세히 후술되는 로컬 디코더와 로컬 워드 라인을 포함하고 있는 메모리 어레이(31)의 각각의 블록의 하나의 어레이 구조가 도시되어 있다. 도 5에는 보다 상세히 후술되는 로컬 디코더와 로컬 워드 라인을 포함하고 있는 메모리 어레이(31)의 각각의 블록의 다른 어레이 구조가 도시되어 있다.

도 4를 참조하면, 블록(61,62)은 도 3의 메모리 어레이(31)의 어떤 두 인접 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)일 수 있다. 도 4로부터 알 수 있는 바와같이, 각각의 블록(61,62)은 로컬 디코더(63,64)중 하나의 로컬 디코더를 포함하고 있다. 글로벌 워드 라인(48-48n)은 각각의 로컬 디코더(63,64)에 접속되어 있다.

블록(61)은 비트 라인(70-70m)과 로컬 워드 라인(71-71n)을 포함하고 있다. 블록(62)은 비트 라인(80-80m)과 로컬 워드 라인(81-81n)을 포함하고 있다. 블록(61)은 공통 소오스 라인(73)을 포함하고 있고, 블록(62)은 공통 소오스 라인(83)을 포함하고 있다. 각각의 공통 소오스 라인(73,83)은 복수의 소거 스위치(36)(도 3)중 하나의 소거 스위치에 접속되어 있다. 또한, 각각의 블록(61,62)은 이 블록의 비트 라인과 로컬 워드 라인의 교차점에 배열되어 있는 복수의 플래시 EPROM 셀을 포함하고 있다. 도 4에는 블록(61)의 셀(74a-75c) 및 블록(62)의 셀(84a-85c)이 도시되어 있다. 하나의 블록내의 각각의 셀은 하나의 비트 라인에 접속되어 있는 드레인, 하나의 로컬 워드 라인에 접속되어 있는 제어 게이트, 및 상기 블록의 공통 소오스 라인에 접속되어 있는 소오스를 가지고 있다. 예컨대, 셀(74a)은 비트 라인(70)에 접속되어 있는 드레인, 로컬 워드 라인(71)에 접속되어 있는 제어 게이트, 및 소오스 라인(73)에 접속되어 있는 소오스를 가지고 있다. 각각의 블록(61,62)내의 어떠한 셀도 글로벌 워드 라인(48-48n)에 물리적으로 접속되어 있지 않음에 주의하자. 이때, 비트 라인(70-70m)(80-80m)은 Y 게이팅 회로(42)(도 3)에 접속되어 있다. 하나의 블록내의 각각의 로컬 워드 라인은 이 블록의 로컬 디코더에 접속되어 있다. 예컨대, 로컬 워드 라인(71-71n)은 블록(61)의 로컬 디코더(63)에 접속되어 있고, 로컬 워드 라인(81-81n)은 블록(62)의 로컬 디코더(64)에 접속되어 있다.

도 4에서 알 수 있는 바와같이 그리고 본 발명의 일실시예에 따라, 각각의 디코더(63,64)는 복수의 1-1 디코더를 포함하고 있으며, 이들 각각의 디코더는 선택 트랜지스터에 의해 형성되어 있다. 예컨대, 로컬 디코더(63)는 복수의 선택 트랜지스터(76-76n)를 포함하고 있고, 이들 각각의 트랜지스터는 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인과 로컬 워드 라인(71-71n)중 하나의 로컬 워드 라인사이에 접속되어 있다. 마찬가지로, 로컬 디코더(64)는 복수의 선택 트랜지스터(86-86n)를 포함하고 있으며, 이들 각각의 트랜지스터는 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인과 로컬 워드 라인(81-81n)중 하나의 로컬 워드 라인사이에 접속되어 있다. 이는 각각의 디코더(63,64)가 각각의 블록내의 각각의 로컬 워드 라인에 글로벌 워드 라인(48-48n)을 선택적으로 접속할 수 있음을 나타낸다. 예컨대, 트랜지스터(76-76n)가 턴온되면, 글로벌 워드 라인(48-48n)은 블록(61)의 로컬 워드 라인(71-71n)에 접속된다. 이와 유사하게, 로컬 디코더(64)의 트랜지스터(86-86n)가 턴온되면, 각각의 글로벌 워드 라인(48-48n)은 로컬 워드 라인(81-81n)중 각각의 로컬 워드 라인에 접속된다. 이 경우에, 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인이 상기 선택된 워드 라인이면, 또한 로컬 디코더(64)의 선택 트랜지스터에 의해 대응 로컬 워드 라인은 상기 선택된 워드 라인이 될 수 있다.

도 4는 각각의 로컬 디코더(63,64)가 1-1 디코더만을 포함하고 있음을 보여 주고 있으므로, 각각의 로컬 디코더(63,64)는 버스(43)로부터 어떠한 추가 주소 비트도 수신하지 않는다. 이 경우에, 버스(43)는 로컬 디코더(63,64)에 접속되어 있지 않다.

도 4로부터 알 수 있는 바와같이, 로컬 디코더(63)의 각각의 선택 트랜지스터(76-76n)는 라인(78)에 인가된 블록 선택 신호(BSm)에 의해 온 및 오프되도록 제어된다. 또한, 로컬 디코더(64)의 각각의 선택 트랜지스터(86-86n)는 라인(88)상에 인가된 블록 선택 신호(BSn)에 의해 온 및 오프되도록 제어된다. 라인(78,88)은 각각의 블록 선택 신호(BSm,BSn)를 수신하기 위해 블록 디코더(37)(도 3)에 접속되어 있다.

도 4에는 로컬 디코더(63,64)에 대한 본 발명의 일실시예만이 도시되어 있음에 주의하자. 또한, 로컬 디코더(63,64)는 다른 종류의 디코더에 의해 구현될 수 있다. 예컨대, 각각의 로컬 디코더(63,64)는 복수의 2-4 디코더를 포함하고 있을 수 있으며, 이들 각각의 디코더는 4개의 로컬 워드 라인중 하나의 로컬 워드 라인을 선택하기 위해 두 글로벌 워드 라인으로부터 수신된 선택 데이타를 디코딩할 수 있도록, 글로벌 워드 라인(48-48n)중 2개의 글로벌 워드 라인과 로컬 워드 라인중 4개의 로컬 워드 라인에 접속된다. 이 접속이 행해지면, 상기 로컬 디코더의 블록 선택 신호는 각각의 2-4 디코더를 인에이블하기 위해 상기 로컬 디코더의 각각의 2-4 디코더에 접속된다. 또한, 하나의 블록의 로컬 디코더는 복수의 3-8 디코더에 의해 구현될 수도 있으며, 이들 각각의 디코더는 상기 블록내의 글로벌 워드 라인(48-48n)중 3개의 글로벌 워드 라인 및 로컬 워드 라인중 8개의 로컬 워드 라인에 접속되어 있다. 또한, 도 5에는 도 3의 로컬 디코더(32-32n,35-35n)의 다른 실시예가 예시되어 있다. 또한, 다른 종류의 디코딩 기술이 사용될 수도 있다.

도 4로부터 알 수 있는 바와같이, 글로벌 워드 라인(48-48n)은 로컬 디코더(63)에 의해 로컬 워드 라인(71-71n)으로부터 그리고 로컬 디코더(64)에 의해 로컬 워드 라인(81-81n)으로부터 격리되어 있다. 로컬 디코더(63)가 상기 블록 선택 신호(BSm)에 의해 인에이블되면, 글로벌 워드 라인(48-48n)은 로컬 워드 라인(71-71n)에 전기적으로 접속된다. 이와 유사하게, 로컬 디코더(64)가 상기 블록 선택 신호(BSn)에 의해 인에이블되면, 글로벌 워드 라인(48-48n)은 로컬 워드 라인(81-81n)에 전기적으로 접속된다.

본 발명의 일실시예에 따라, 메모리 어레이(31)의 블록의 각각의 로컬 워드 라인은 상기 블록내의 하나의 행을 따라 플래시 EPROM 셀의 제어 게이트를 또한 형성하고 있는 연속 폴리실리콘 스트립(strip)에 의해 형성되어 있다. 예컨대, 로컬 워드 라인(71)은 각각의 플래시 EPROM 셀(74a-75a)의 제어 게이트를 또한 형성하고 있는 폴리실리콘 스트립에 의해 형성되어 있다. 또한, 블록(62)의 로컬 워드 라인(81n)은 각각의 플래시 EPROM 셀(84c-85c)의 제어 게이트를 또한 형성하고 있는 폴리실리콘에 의해 형성되어 있다. 각각의 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 비트 라인을 형성하고 있는 제1금속층의 위에 있는 제2금속층에 의해 형성되어 있다. 하나의 블록내의 제1금속층은 이 블록내의 로컬 워드 라인을 형성하고 있는 폴리실리콘 스트립의 위에 있다.

글로벌 워드 라인(48-48n)을 블록(61)의 로컬 워드 라인(71-71n)으로부터 그리고 블록(62)의 로컬 워드 라인(81-81n)으로부터 격리시킴으로써, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록으로부터 분리되며, 그리고 메모리 어레이(31)의 하나의 블록이 메모리 동작을 위해 글로벌 워드 라인(48-48n)에 접속되도록 선택될 때 메모리 어레이(31)의 다른 블록을 방해하지 않는다. 예컨대, 프로그래밍 동작을 위해 선택 트랜지스터(76)가 글로벌 워드 라인(48)을 블록(61)의 로컬 워드 라인(71)에 접속하면, 글로벌 워드 라인(48)에 인가된 높은 프로그래밍 전압(Vpp)은 선택되지 않은 블록(62)의 메모리 셀(84a-85a)을 방해하지 않는다. 환언하면, 메모리 어레이(31)의 선택되지 않은 블록의 메모리 셀은 프로그래밍 동작의 대상이 되지 않을 때에는 어떠한 게이트 방해도 겪지 않는다. 또한, 글로벌 워드 라인(48-48n)은 메모리 어레이(31)의 각각의 블록내의 상기 메모리 셀에 물리적으로 접속되어 있지 않고 그리고 각각의 블록의 로컬 워드 라인위에 있는 복수의 층이므로, 각각의 글로벌 워드 라인(48-48n)은 하나의 블록내의 대응 로컬 워드 라인에서 결함이 발견될 때 영향을 받지 않게 된다. 예컨대, 블록(61)의 로컬 워드 라인(71)에서 결함이 발견되면, 글로벌 워드 라인(48-48n)중 어떠한 글로벌 워드 라인도 영향을 받지 않는다. 이는 로컬 디코더(63)가 로컬 워드 라인(71-71n)을 글로벌 워드 라인(48-48n)으로부터 분리시킨다는 사실 때문이다. 이에따라, 블록(62)의 각각의 로컬 워드 라인(81-81n)은 로컬 워드 라인(71)을 따라 존재하는 결함에 의해 전혀 영향을 받지 않는다. 앞서 설명한 바와같이, 로컬 워드 라인(71)을 따라 존재하는 결함은 비트 라인(70-70m)중 하나의 비트 라인에 대한 단락, 또는 로컬 워드 라인(49)에 대한 단락일 수 있다. 알려진 바와같이, 결함 워드 라인은 일반적으로 메모리 셀의 인접 행의 메모리 동작에 영향을 미친다. 영향이 미치면, 로컬 워드 라인(71)은 결함 워드 라인으로 간주된다. 블록의 상기 로컬 워드 라인을 상기 글로벌 워드 라인으로부터 격리시킴으로써, 메모리 어레이(31)의 블록내의 결함은 본질적으로 다른 블록으로부터 격리된다. 그러므로, 결함 블록은 다른 블록의 메모리 동작에 영향을 미치지 않고 리던던트 블록에 의해 대체될 수 있다. 또한, 결함 블록은 종래 리던던시 기술에 의해 달리 복구되지 않는 리던던트 블록에 의해 대체될 수도 있다.

블록(61)은 블록(BLOCK0-BLOCKn)중 하나의 블록이고 블록(62)이 리던던트 블록(34-34i)중 하나의 블록이면, 블록(62)은 블록(61)의 BSm 블록 선택 신호가 공급될 때마다 상기 BSn 블록 선택 신호를 공급함으로써 블록(61)을 대체하는데 사용될 수 있다.

도 5를 참조하면, 다른 구조의 로컬 디코더를 가지고 있는 어레이(31)가 도시되어 있다. 도 5로부터 알 수 있는 바와같이, 블록(101,111)은 도 3의 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)중 어느 두 인접 블록일 수 있으며, 로컬 디코더(100,110)는 어느 두 인접 디코더(32-32i, 35-35i)일 수 있다. 블록(101)은 로컬 디코더(100)에 접속되어 있고, 블록(111)은 로컬 디코더(110)에 접속되어 있다. 도 5에는 예시를 위해 두 글로벌 워드 라인(48,48i)이 도시되어 있다. 도 5로부터 알 수 있는 바와같이, 각각의 글로벌 워드 라인은 상기 로컬 디코더를 통해 하나의 블록내에 복수의 로컬 워드 라인에 접속되어 있다. 예컨대, 글로벌 워드 라인(48)은 로컬 디코더(100)를 통해 블록(101)의 복수의 로컬 워드 라인(90)에 그리고 로컬 디코더(110)를 통해 블록(111)의 복수의 로컬 워드 라인(92)에 접속되어 있다. 이와 유사하게, 글로벌 워드 라인(48i)은 로컬 디코더(100)를 통해 블록(101)의 복수의 로컬 워드 라인(91)에 그리고 로컬 디코더(110)를 통해 블록(111)의 복수의 로컬 워드 라인(93)에 접속되어 있다. 각각의 로컬 워드 라인은 하나의 블록내의 메모리 셀의 하나의 행의 제어 게이트에 접속되어 있다. 도 5에는 각각의 블록내의 메모리 셀이 도시되어 있지 않지만, 각각의 블록(101,111)의 어레이 구조는 도 4를 비추어 볼 때 용이하게 얻어질 수 있음은 명백하다.

도 5로부터 알 수 있는 바와같이, 각각의 로컬 디코더(100,110)는 주소 디코더와 복수의 AND 게이트를 포함하고 있다. 각각의 AND 게이트는 글로벌 워드 라인과 상기 주소 디코더의 선택 라인에 접속되어 있다. 예컨대, 주소 디코더(100a)는 복수의 선택 라인(109)을 포함하고 있고, 이들 각각의 선택 라인은 AND 게이트(102-102n)중 하나의 AND 게이트와 AND 게이트(105-105n)중 하나의 AND 게이트에 접속되어 있다. 이와 유사하게, 주소 디코더(110a)는 복수의 선택 라인(119)을 포함하고 있고, 이들 각각의 선택 라인은 AND 게이트(112-112n)중 하나의 AND 게이트와 AND 게이트(115-115n)중 하나의 AND 게이트에 접속되어 있다. 디코더(100a,110a)는 둘다 X 주소의 일부분을 수신한다. 디코더(100a)는 블록 선택 신호(BSm)에 의해 인에이블되고, 그리고 디코더(110a)는 블록 선택 신호(BSn)에 의해 인에이블된다. 이 실시예에서, 각각의 디코더(100a,110a)는 또한 X주소의 일부분을 수신하기 위해 도 3의 버스(43)에 접속되어 있고, 글로벌 X 디코더(38)는 상기 X 주소의 나머지 부분을 수신한다. 일실시예에서, 디코더(100a,110a)는 X주소의 복수의 최하위비트를 수신하고, 글로벌 X 디코더(38)는 상기 주소의 나머지 비트를 수신한다.

다른 실시예에서, AND 게이트(102-102n,105-105n,112-112n,115-115n)는 다른 종류의 논리 회로로 대체될 수 있다.

예컨대, 글로벌 워드 라인(48)이 상기 선택된 글로벌 워드 라인이고 그리고 블록(101)이 메모리 동작을 위해 선택된 블록이면, 상기 BSm 신호는 디코더(100a)를 인에이블시키고 BSn 신호는 디코더(110a)를 디스에이블시킨다. 이때, 디코더(100a)는 버스(43)를 통해 수신된 주소 비트를 디코딩하여 선택 라인(109)중 하나의 선택 라인을 선택한다. 예컨대, 디코더(100a)가 선택 라인(109a)을 선택하면, AND 게이트(102)는 선택된 글로벌 워드 라인(48)을 로컬 워드 라인(90a)에 접속하기 위해 인에이블된다. AND 게이트(105)가 또한 인에이블되면, AND 게이트(105)는 대응 로컬 워드 라인을 선택하지 않는데, 이는 글로벌 워드 라인(48i)이 선택되지 않기 때문이다. 반면에, 디코더(110a)가 디스에이블되어 어떠한 선택 라인(119)도 선택하지 않게 되며, 이에따라 모든 AND 게이트(112-112n)는 블로킹되고 어떠한 로컬 워드 라인(92)도 선택된 글로벌 워드 라인(48)에 접속되지 않는다.

도 3을 다시 참조하면, 글로벌 워드 라인(48-48n)은 또한 플래시 EPROM(30)의 X 디코더(38)에 접속되어 있다. X 디코더(38)는 메모리 어레이(31)의 행 디코더이다. X 디코더(38)는 버스(43)로부터 행 주소를 수신하여 글로벌 워드 라인(48-48n)중 하나의 글로벌 워드 라인을 선택하거나, 글로벌 워드 라인(48-48n)중 적어도 하나의 글로벌 워드 라인에 선택 데이타를 발생한다. 하지만, X 디코더(38)는 메모리 어레이(31)의 각각의 블록내의 어떤 로컬 워드 라인도 선택하지 않는다.

일실시예의 경우에, X 디코더(38)는 인가된 모든 주소에 대해 글로벌 워드 라인(48-48i)중 선택된 하나의 글로벌 워드 라인을 선택한다. 다른 실시예의 경우에, X 디코더(38)는 인가된 모든 주소에 대해 글로벌 워드 라인(48-48n)중 둘 이상의 글로벌 워드 라인에 선택 데이타를 발생한다.

또한, 플래시 EPROM(30)은 Y 디코더(39)와 블록 디코더(37)를 포함하고 있다. Y 디코더(39)는 Y 게이팅 회로(42)에 접속되어 있다. Y 디코더(39)는 버스(43)로부터 열 주소를 수신하여 메모리 어레이(31)의 선택 블록으로부터 Y 게이팅 회로(42)를 통해 비트 라인(즉, 8 비트 라인)으로 된 하나의 바이트 또는 비트 라인(즉, 16 비트 라인)으로 된 하나의 워드를 선택한다.

블록 디코더(37)는 인가된 모든 블록 주소에 대해 선택 블록을 선택한다. 블록 디코더(37)는 상기 선택 블록의 로컬 디코더를 인에이블함으로써 상기 선택 블록을 선택한다. 블록 디코더(37)는 상기 블록 선택 신호(BS0-BSn)중 적절한 블록 선택 신호를 발생함으로써 상기 선택 블록을 선택한다. 또한, 블록 디코더(37)는 상기 블록 선택 신호(RBS0-RBSi)중 하나의 블록 선택 신호를 가지고 상기 블록의 각각의 리던던트 로컬 디코더를 인에이블시킴으로써 리던던트 블록(34-34i)중 하나의 리던던트 블록을 인에이블시킬 수 있다. 또한, 블록 디코더(37)는 상기 블록 주소를 수신하기 위해 버스(43)에 접속되어 있다. 일실시예의 경우에, 플래시 EPROM(30)의 블록 주소는 Y 디코더(39)에서 수신된 열 주소의 일부분이다. 블록 디코더(37)는 복수의 블록 선택 라인(49-49s)을 통해 블록 선택 신호(BS0-BSn, RBS0-RBSi)를 출력한다. 또한, 블록 선택 라인(49-49s)은 소거 스위치(36)에 접속되어 있다.

소거 스위치(36)는 복수의 스위치를 포함하고 있고, 이들 각각의 스위치는 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)중 하나의 블록의 공통 소오스 라인에 접속되어 있다. 각각의 소거 스위치(36)는 메모리 동작(즉, 판독 동작, 프로그래밍 동작, 및 소거 동작) 동안에 선택 라인(49-49s)중 하나의 선택 라인으로부터의 블록 선택 신호에 따라 Vss(즉, 접지) 전압 또는 Vpp(즉, 소거) 전압을 해당 블록의 공통 소오스 라인에 선택적으로 접속한다.

각각의 블록 선택 신호(BS0-BSn, RBS0-RBSi)는 블록(BLOCK0-BLOCKn)과 리던던트 블록(34-34i)중 하나의 블록의 로컬 디코더에 인가된다. 예컨대, 블록 선택 신호(BS0)는 로컬 디코더(32)에 인가되고, 블록 선택 신호(RBS0)는 리던던트 로컬 디코더(35)에 인가된다. 상기 BSO 신호가 블록 디코더(37)에 의해 공급되면, 블록(BLOCK0)의 로컬 워드 라인중 하나의 로컬 워드 라인을 선택하기 위해 로컬 디코더(32)는 글로벌 워드 라인(48-48n)으로부터 선택 데이타를 수신하도록 인에이블된다. 상기 RBS0 신호가 블록 디코더(37)에 의해 공급되면, 리던던트 블록(BLOCK0)의 로컬 워드 라인중 하나의 워드 라인을 선택하기 위해 리던던트 로컬 디코더(35)는 글로벌 워드 라인(48-48n)으로부터 선택 데이타를 수신하도록 인에이블된다.

플래시 EPROM(30)은 또한 비교 논리 회로(40), 및 이 비교 논리 회로(40)에 접속되어 있는 CAM("내용 주소화 메모리") 세트(41)를 포함하고 있다. CAM 세트(41)는 복수의 세트의 CAM 셀을 포함하고 있고, 이들 각각의 CAM 셀은 데이타를 저장하기 위한 기억 장치의 역할을 한다. 일실시예의 경우에, 각각의 세트의 CAM 세트(41)는 14 비트의 폭을 가지고 있고, CAM 세트(41)는 8개의 CAM 세트를 포함하고 있다. 또한, CAM 세트(41)의 개수는 8보다 크거나 작을 수 있고, 각각의 CAM 세트는 14 비트보다 많은 비트 또는 적은 비트를 가지고 있을 수 있다.

각각의 세트의 CAM 세트(41)는 결함 블록을 대체하기 위한 리던던트 블록을 액티브시키는데 사용된다. CAM 세트(41)중 하나의 CAM 세트가 블록(BLOCK0-BLOCKn)중 결함 블록을 대체하기 위한 리던던트 블록을 액티브시키는데 사용되면, 그 CAM 세트는 상기 결함 블록의 블록 주소와 이 결함 블록을 대체하기 위한 리던던트 블록의 블록 주소를 저장한다. 예컨대, 블록(BLOCK1)에 결함이 발견되어 리던던트(34i)에 의해 대체되어야 한다면, 블록(BLOCK1)의 블록 주소와 리던던트 블록(34i)의 블록 주소는 CAM 세트(41)중 하나의 CAM 세트에 저장된다. 플래시 EPROM(30)을 주소 지정하기 위해 버스에 주소가 인가될 때마다, 상기 주소는 비교 논리 회로(40)에 인가된다.

판독 동작 동안에, 블록 디코더(37)는 판독 동작의 속도를 높이기 위해 모든 블록 선택 신호(BS1-BSn,RBS0-RBSi)를 공급한다. 또한, 플래시 EPROM(30)의 디바이스 전원 상승시에, 비교 논리 회로(40)에 의해 블록 디코더(37)는 메모리 어레이(31)의 모든 결함 블록의 블록 선택 신호를 디스에이블시킬 수 있다. 판독 동작 동안에, 주소가 수신되면, 비교 논리 회로(40)는 상기 입력 주소와, CAM 세트(41)에 저장된 모든 결함 블록의 블록 주소를 비교한다. 상기 입력 주소가 블록(BLOCK1)을 지시하고 BLOCK1이 리던던트 블록(34i)에 의해 대체되면(즉, 비교 논리 회로(40)가 일치를 검출하면), 비교 논리 회로(40)에 의해 Y 디코더(39)는 상기 입력 주소 대신에 리던던트 블록(34i)의 블록 주소에 대해 동작할 수 있다.

프로그래밍 동작 동안에, 주소가 버스(43)에 인가되면, 비교 논리 회로(40)는 이 입력 주소와, CAM 세트(41)에 저장되어 있는 모든 결함 블록의 블록 주소를 비교한다. 상기 입력 주소가 블록(BLOCK1)을 지시하고 있고 이 블록(BLOCK1)이 리던던트 블록(30i)에 의해 대체되면(즉, 비교 논리 회로(40)가 일치를 검출하면), 비교 논리 회로(40)에 의해 블록 디코더(37)는 상기 입력 주소에 대해 동작하지 않을 수 있다. 또한, 비교 논리 회로(40)는 리던던트블록(34i)의 블록 주소를 블록 디코더(37)에 인가하며, 이에따라 로컬 디코더(33) 대신에 리던던트 로컬 디코더(35i)가 인에이블된다. 또한, 비교 논리 회로(40)에 의해 Y 디코더(39)는 상기 입력 주소 대신에 리던던트 블록(34i)의 블록 주소에 대해 동작할 수 있다. 소거 동작 동안에, 상기 Y 주소는 선택 블록의 블록 주소만을 보유하고 있으므로, 비교 논리 회로(40)에 의해 Y 디코더(29)는 동작하지 않게 된다.

블록 디코더(37)가 비교 논리 회로(40)에 의해 제어되어 블록(BLOCK1)이 주소 지정될 때마다 리던던트 블록(34i)을 액세스하면, 블록 디코더(37)는 블록 선택 신호(RBSi)를 공급하고 블록 선택 신호(BS1)를 공급 해제한다. 이 동작은 종래 수단 및 회로에 의해 행해질 수 있다. 비교 논리 회로(40)는 공지된 어떤 비교 논리 회로일 수 있다.

이상의 명세서에서는, 특정 실시예를 참조하여 본 발명에 대해 설명하였다. 하지만, 본 발명의 보다 넓은 취지 및 범위로부터 이탈하지 않고 각종 수정예 및 변형예가 행해질 수 있음은 명백하다. 따라서, 명세서와 도면은 제한적인 의미라기보다는 예시적인 것으로 간주되어야 한다.

Claims

(A) 하나의 글로벌 라인;

(B) 복수의 메모리 블록 및 하나의 리던던트 블록으로서,

(ⅰ) 복수의 로컬 라인;

(ⅱ) 상기 글로벌 라인과 로컬 라인에 접속되어 있는 디코더로서, 상기 메모리 블록중 하나의 메모리 블록이 결함 블록이면 이 결함 블록이 상기 글로벌 라인에 영향을 미치지 않고 상기 리던던트 블록에 의해 대체될 수 있도록, 상기 디코더가 인에이블되면 주소 정보에 따라 상기 글로벌 라인을 상기 로컬 라인중 하나의 로컬 라인에 선택적으로 접속하고, 상기 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 로컬 라인을 격리시키는 디코더를 각각 구비하고 있는 복수의 메모리 블록 및 하나의 리던던트 블록;

(C) 상기 결함 블록이 주소 지정될 때마다 상기 결함 블록의 디코더를 디스에이블시키고 상기 리던던트 블록의 디코더를 인에이블시키는 회로를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제 1 항에 있어서, 각각의 상기 메모리 블록과 상기 리던던트 블록은 전기적으로 소거가능하고 프로그래밍가능한 메모리 셀을 더 구비하고 있고, 이들 각각의 메모리 셀은 한 번에 복수의 데이타 비트를 저장하는 것을 특징으로 하는 비휘발성 메모리.
제 1 항에 있어서, 상기 비휘발성 메모리는 전기적으로 프로그래밍가능하고 소거가능한 메모리인 것을 특징으로 하는 비휘발성 메모리.
제 1 항에 있어서, 상기 비휘발성 메모리는 데이타 처리 시스템용인 것을 특징으로 하는 비휘발성 메모리.
제 1 항에 있어서, 상기 글로벌 라인은 글로벌 워드 라인이고, 상기 로컬 라인은 로컬 워드 라인인 것을 특징으로 하는 비휘발성 메모리.
제 1 항에 있어서, 상기 글로벌 라인은 글로벌 비트 라인이고, 상기 로컬 라인은 로컬 비트 라인인 것을 특징으로 하는 비휘발성 메모리.
(A) 비휘발성 메모리의 주소에 의해 각각 선택되는 복수의 글로벌 라인;

(B) 복수의 메모리 블록 및 하나의 리던던트 블록으로서,

(ⅰ) 복수의 로컬 라인;

(ⅱ) 블록 선택 신호에 따라 상기 글로벌 라인중 하나의 글로벌 라인을 상기 복수의 로컬 라인중 하나의 로컬 라인에 각각 접속하는 복수의 선택 트랜지스터로서, 상기 리던던트 블록이 상기 메모리 블록의 결함 블록을 대체할 수 있는 복수의 선택 트랜지스터를 각각 구비하고 있는 복수의 메모리 블록 및 하나의 리던던트 블록;

(C) 상기 결함 블록이 주소 지정될 때마다 상기 결함 블록의 선택 트랜지스터를 디스에이블시키고 상기 리던던트 블록의 선택 트랜지스터를 인에이블시키는 회로를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 상기 복수의 블록중 하나의 블록의 선택 트랜지스터는 그 블록의 블록 선택 신호에 의해 스위치 온되지 않으며, 그 블록의 로컬 라인은 상기 글로벌 라인으로부터 격리되는 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 각각의 상기 메모리 블록과 리던던트 블록은 전기적으로 소거가능하고 프로그래밍가능한 메모리 셀을 더 구비하고 있고, 이들 각각의 메모리 셀은 한 번에 복수의 데이타 비트를 저장하는 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 상기 비휘발성 메모리는 전기적으로 프로그래밍가능하고 소거가능한 메모리인 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 상기 비휘발성 메모리는 데이타 처리 시스템용인 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 상기 글로벌 라인은 글로벌 워드 라인이고, 상기 로컬 라인은 로컬 워드 라인인 것을 특징으로 하는 비휘발성 메모리.
제 7 항에 있어서, 상기 글로벌 라인은 글로벌 비트 라인이고, 상기 로컬 라인은 로컬 비트 라인인 것을 특징으로 하는 비휘발성 메모리.
(A) 하나의 글로벌 라인;

(B) 복수의 블록 및 하나의 리던던트 블록으로서,

(ⅰ) 복수의 로컬 라인;

(ⅱ) 상기 글로벌 라인과 로컬 라인에 접속되어 있는 로컬 디코더로서, 상기 블록중 하나의 블록이 결함 블록이면 이 결함 블록이 상기 글로벌 라인에 영향을 미치지 않고 상기 리던던트 블록에 의해 대체될 수 있도록, 상기 로컬 디코더가 블록 선택 신호에 의해 인에이블되면 상기 로컬 라인중 하나의 선택된 로컬 라인을 상기 글로벌 라인에 접속하기 위해 주소를 디코딩하고, 상기 로컬 디코더가 디스에이블되면 상기 글로벌 라인으로부터 상기 로컬 라인을 격리시키는 로컬 디코더를 각각 구비하고 있는 복수의 블록 및 하나의 리던던트 블록;

(C) 상기 결함 블록이 주소 지정될 때마다 상기 결함 블록의 로컬 디코더를 디스에이블시키고 상기 리던던트 블록의 로컬 디코더를 인에이블시키는 회로를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서, 각각의 상기 블록과 상기 리던던트 블록의 로컬 디코더는 (ⅰ) 상기 주소를 수신할 수 있도록 접속되어 있는 디코더;

(ⅱ) 상기 글로벌 라인, 상기 복수의 로컬 라인중 하나의 로컬 라인, 및 상기 디코더에 각각 접속되어 있는 복수의 논리 회로를 더 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서, 상기 글로벌 라인은 글로벌 워드 라인이고, 상기 로컬 라인은 로컬 워드 라인인 것을 특징으로 하는 비휘발성 메모리.
제 14 항에 있어서, 상기 글로벌 라인은 글로벌 비트 라인이고, 상기 로컬 라인은 로컬 비트 라인인 것을 특징으로 하는 비휘발성 메모리.