JPH0563164A

JPH0563164A - 不揮発性半導体記憶装置

Info

Publication number: JPH0563164A
Application number: JP22434091A
Authority: JP
Inventors: Shonosuke Ueno; 庄之助上野; Masaru Kuki; 優九鬼; Yukio Kitaguchi; 幸生北口
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-09-04
Filing date: 1991-09-04
Publication date: 1993-03-12

Abstract

(57)【要約】【構成】メモリセルアレイのコラムを複数のセグメント
コラムに分割し、選択したセグメントコラムのみをビッ
トラインに導通させることにより、選択しないセグメン
トコラムには、ビットライン上の信号が伝達されない。【効果】書込み時のストレス印加時間が短縮されるた
め、ディスターブの発生が低減し、動作の信頼性が向上
する。この結果、信頼性の高いＦＬＡＳＨ型ＥＥＰＲＯ
Ｍが提供される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、データの書込みが電気的に可能で、しか
も、データの消去が電気的に一括またはブロック単位で
可能な不揮発性半導体記憶装置（以下、「ＦＬＡＳＨ型
ＥＥＰＲＯＭ」とする）に関する。

【０００２】

【従来の技術】図１（ａ）は、従来のＦＬＡＳＨ型ＥＥ
ＰＲＯＭのメモリセルを構成するメモリセルトランジス
タ（フローティングゲート形トランジスタ）１１の模式
的な斜視図である。このフローティングゲート形トラン
ジスタ１１は、半導体基板（不図示）の表面に形成され
たソース１３ａ及びドレイン１２ａと、半導体基板上に
形成されたゲート絶縁膜（不図示）と、ゲート絶縁膜上
に形成されたフローティングゲート１１ａ、フローティ
ングゲート１１ａの上部を覆うコントロールゲート（制
御ゲート）１１ｂ及びイレースゲート（消去ゲート）１
１ｃを有している。

【０００３】図１（ｂ）は、１つのメモリセルに関し
て、フローティングゲート形トランジスタ、ビットライ
ンＢＬＡ、ビットラインＢＬＢ、ワードラインＷＬ及び
イレースゲートラインＥＧの相互接続の等価回路を示し
ている。図１（ｂ）に示されるように、フローティング
ゲート形トランジスタのコントロールゲート１１ａは、
ワードラインＷＬに接続され、イレースゲート１１ｃ
は、コンデンサを介してイレースゲートラインＥＧに接
続される。ソース１３ａはビットラインＢＬＡに接続さ
れ、ドレイン１２ａはビットラインＢＬＢに接続され
る。

【０００４】図２は、図１（ｂ）に示されるメモリセル
が行列状に配されたメモリセルアレイ（２５６Ｋビッ
ト）の等価回路の一部を示している。この従来技術のメ
モリセルアレイは、５１２列のコラムと５１２行のロウ
とから構成され、各コラム及び各ロウは、５１２個のメ
モリセルを含んでいる。図２に於て、ＷＬはワードライ
ンを、ＢＬはビットラインを、ＥＧはイレースゲートラ
インを示している。

【０００５】メモリセルアレイは、回路動作上、複数の
ブロックに分割される場合がある。上記のメモリセルア
レイが３２個のブロックに分割されているとすると、１
ブロックにつき１６本のワードラインが接続される。

【０００６】フローティングゲート形トランジスタのメ
モリセルにデータを書き込む場合、ワードラインＷＬは
ＶＣＣ（１２ボルト）に、ビットラインＢＬＡはＧＮＤ
（０ボルト）に、ビットラインＢＬＢはＹセレクタに接
続され、ビットラインＢＬＢには８ボルトの電圧が印加
される。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、図２に示されるように、各ビット
ラインには５１２個のメモリセルのドレインが接続さ
れ、これらのドレインとビットラインとは常に電気的導
通状態にある。このため、１本のコラムに属する５１２
個のメモリセルから選択された１個のメモリセルに書込
みを行っている間、選択されていない５１１個のメモリ
セルのドレインにも高い電圧（８ボルト）が印加され
る。このため、それらのメモリセル内のメモリセルトラ
ンジスタのフローティングゲートから、蓄積された電荷
が流出し、書き込まれたデータが消滅することがある。
この現象はディスターブと呼ばれ、ＦＬＡＳＨ型ＥＥＰ
ＲＯＭの信頼性を低下させる。

【０００８】３６個のブロックに分割された上記メモリ
セルアレイを有する従来のＦＬＡＳＨ型ＥＥＰＲＯＭに
於いては、１個のメモリセルのプログラムに要する時間
を１００マイクロ秒（μｓ）とし、書換え回数を１００
０回とすると、４９．６秒（＝１００μｓ×３１ブロッ
ク×１６本（１ブロック当りのワードラインの本数）×
１０００回）の間、各メモリセルにストレスが印加され
ることとなる。このため、従来のＦＬＡＳＨ型ＥＥＰＲ
ＯＭに於いては、ディスターブが生じやすいという問題
がある。また、従来技術によれば、メモリセル数の増加
がストレス印加時間のいっそうの増加を招き、信頼性の
低下を増長するため、ＦＬＡＳＨ型ＥＥＰＲＯＭの高集
積化が困難である。

【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、書込み動作
時のストレス印加時間を短縮し、ディスターブの生じに
くい信頼性の高い不揮発性半導体記憶装置を提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、行列状に配された複数のメモリセルを有す
るメモリセルアレイと、アドレス信号により特定される
メモリセルを該複数のメモリセルから選択するメモリセ
ル選択手段と、該メモリセル選択手段を該複数のメモリ
セルに電気的に接続するための複数のビットライン及び
ワードラインとを備えた不揮発性半導体記憶装置であっ
て、該メモリセルアレイは複数のコラムを有し、該複数
のコラムの各々は、複数のセグメントコラムに分割さ
れ、該複数のセグメントコラムの各々は、複数のフロー
ティングゲート形トランジスタと、該複数のフローティ
ングゲート形トランジスタのソースを相互に接続するソ
ースラインと、該ソースラインを該複数のビットライン
の一つに接続するトランスファゲートを有し、該メモリ
セル選択手段は、アドレス信号により特定されるメモリ
セルに接続されているビットラインを、該複数のビット
ラインから選択するビットライン選択手段と、該アドレ
ス信号により特定される該メモリセルが属する該セグメ
ントコラム内の該トランスファゲートをオープンし、該
セグメントコラム内の該ソースラインと該選択されたビ
ットラインとの間を電気的導通状態にするセグメントコ
ラム選択手段と、該アドレス信号により特定される該メ
モリセルに接続されているワードラインを、該アドレス
信号により特定される該メモリセルが属する該ブロック
内の該複数のメモリセルに接続された該複数のワードラ
インから選択するセグメントワードライン選択手段とを
有し、そのことにより上記目的が達成される。

【００１１】

【実施例】以下に、本発明を実施例について説明する。
本実施例のＦＬＡＳＨ型ＥＥＰＲＯＭ（記憶容量２５６
Ｋ）は、行列状に配された複数のメモリセルを有するメ
モリセルアレイと、アドレス信号により特定されるメモ
リセルを複数のメモリセルから選択するメモリセル選択
手段と、メモリセル選択手段を複数のメモリセルに電気
的に接続する複数のビットライン及びワードラインとを
備えている。なお、本実施例のメモリセルは、図１
（ａ）に示されるフローティングゲート形トランジスタ
１１から構成されている。

【００１２】まず、図３を参照しながら、本実施例のメ
モリセルアレイ１の構成を説明する。本実施例のメモリ
セルアレイ１は、５１２列のコラムと５１２行のロウか
ら構成されている。各コラムは、８個のセグメントコラ
ムに分割されている。また、メモリセルアレイ１は、図
３に示されるように、複数のブロックに分割されてい
る。本実施例では、ブロック１からブロック８までの８
個のブロックに分割されている。図３に示されているブ
ロックｉ（ｉ＝１から８迄の自然数）は、各々、平行に
配された５１２列のセグメントコラムから構成されてい
る。セグメントコラムの各々は、６４個のメモリセルを
含むので、各コラムは、５１２個（＝６４個×８）のメ
モリセルを含んでいる。従って、メモリセルアレイ１
は、２¹⁸個（＝５１２個×５１２列）のメモリセルを含
んでいる。

【００１３】図５は、メモリセルアレイ１の等価回路の
一部を示している。図５に於て、ＷＬはワードライン
を、ＢＬはビットラインを、ＥＧはイレースゲートライ
ンを示している。図５に於てビットラインＢＬ２及びビ
ットラインＢＬ３に囲まれたコラムに属するセグメント
コラムの一部の平面レイアウトが、図４に示されてい
る。以下、主として図４を参照しながら、セグメントコ
ラムの構成を説明する。

【００１４】図４に示される本実施例のセグメントコラ
ムは、６４個のフローティングゲート形トランジスタ１
１と、６４個のフローティングゲート形トランジスタ１
１のソース１３ａ（図４に於て不図示。図１（ａ）を参
照）を相互に接続するソース拡散ライン１３と、６４個
のフローティングゲート形トランジスタのドレインを１
２ａ（図４に於て不図示。図１（ａ）を参照）を相互に
接続するドレイン拡散ライン１２と、ソース拡散ライン
１３を仮想接地ライン１７に接続する１個のトランスフ
ァゲート１５と、ドレイン拡散ライン１２をビットライ
ン１６に接続する１個のトランスファゲート１４とを有
している。ここで、図４に於けるビットライン１６は、
図５に於けるビットラインＢＬ３に対応し、図４に於け
る仮想接地ライン１７は、図５に於けるビットラインＢ
Ｌ２に対応している。

【００１５】なお、ソース拡散ライン１３は、図５に於
いてビットラインＢＬ１とビットラインＢＬ２とに囲ま
れたセグメントコラム（図４に於て不図示）のドレイン
拡散ラインを兼ねている。一方、ドレイン拡散ライン１
２は、図５に於いてビットラインＢＬ３とビットライン
ＢＬ４とに囲まれたセグメントコラム（図４に於て不図
示）のソース拡散ラインを兼ねている。

【００１６】ソース拡散ライン１３及びドレイン拡散ラ
イン１２は、半導体基板中に形成された不純物拡散層で
ある。同じコラムに属するソース拡散ライン１３であっ
ても、異なるセグメントコラムに属するソース拡散ライ
ン１３とは相互に絶縁分離されている。ドレイン拡散ラ
イン１２についても同様である。

【００１７】トランスファゲート１４及び１５は、セグ
メントコラム選択線２０の一部をゲート電極とするＭＯ
Ｓ型トランジスタである。トランスファゲート１４のソ
ース及びドレインのうちの一方は、ドレイン拡散ライン
１２に接続され、他方はコンタクトホール１８を介して
ビットライン１６に接続されている。トランスファゲー
ト１５のソース及びドレインの一方は、ソース拡散ライ
ン１３に接続され、他方はコンタクトホール１９を介し
て仮想接地ライン１７に接続されている。

【００１８】図４に示されるように、ワードライン２１
の一部分は、コントロールゲート形トランジスタ１１の
コントロールゲート１１ｂを兼ねている。ワードライン
２１及びコントロールゲート１１ｂは、多結晶シリコン
膜をパターニングすることにより作製される。イレース
ゲートライン２２は、ワードライン２１と平行に設けら
れ、イレースゲートライン２２の一部はイレースゲート
１１ａを兼ねている。イレースゲートライン２２は、ワ
ードライン２１とともに、多結晶シリコン膜をパターニ
ングすることにより作製される。

【００１９】次に、図３を参照しながら、メモリセルア
レイ１内の２¹⁸個のメモリセルから、アドレス信号に応
じてメモリセルを選択する手段である「メモリセル選択
手段」を説明する。なお、アドレス信号は、アドレス入
力端子Ａ０〜Ａ１５に入力される入力信号により構成さ
れる。以下の説明に於て、これらの入力信号を、Ａ０〜
Ａ１５で表現する。このアドレス信号Ａ０〜Ａ１５は、
アドレスバッファ５０を介して、メモリセル選択手段に
入力される。

【００２０】本実施例のメモリセル選択手段は、アドレ
ス信号Ａ０〜Ａ１５により特定されるメモリセルに接続
されているワードラインを複数のワードラインから選択
するためのワードライン選択手段（ワードライン選択回
路２）と、アドレス信号により特定されるメモリセルに
接続されているビットラインを複数のビットラインから
選択するためのビットライン選択手段（ビットライン選
択回路９）とを有している。

【００２１】ワードライン選択回路２は、セグメントコ
ラム選択回路３とセグメントワードライン選択回路４と
を有している。これらの回路の接続の仕方は、図７に更
に詳しく示されている。セグメントコラム選択回路３
は、アドレスバッファ５０から入力信号Ａ１３〜Ａ１５
を受け取って、デコードし、信号Ｂ０〜Ｂ７を発生する
回路である。信号Ｂ０〜Ｂ７は、８個のブロックに対応
する８本のセグメントコラム選択線に同時に送出され
る。１本のセグメントコラム選択線は、１つのブロック
に属する５１２個のトランスファゲートに接続されてい
る。

【００２２】こうして、セグメントコラム選択回路３
は、アドレス信号により特定されるメモリセルが属する
ブロック内のトランスファゲートのみをオープンする。
この結果、アドレス信号により特定されるメモリセルが
属するセグメントコラム内のソース拡散ラインと、その
セグメントコラムが属するコラムに接続するビットライ
ンとの間を、電気的に導通した状態にする。

【００２３】このように本実施例によれば、選択された
ビットラインは、同一コラムに属する複数のセグメント
コラムのうち、セグメントコラム選択回路３により選択
されたセグメントコラム内のメモリセルにのみ電気的に
接続される。

【００２４】セグメントワードライン選択回路４は、ｕ
デコーダ６、ｖデコーダ７、ｗデコーダ８、及びＲデコ
ーダ５を有している。ｕデコーダ６は、アドレスバッフ
ァ５０から入力信号Ａ６〜Ａ７を受け取って、デコード
し、信号ｕ０〜ｕ３を発生する。ｖデコーダは、アドレ
スバッファ５０から入力信号Ａ８〜Ａ９を受け取って、
デコードし、信号ｖ０〜ｖ３を発生する。ｗデコーダ
は、アドレスバッファ５０から入力信号Ａ１０〜Ａ１２
を受け取って、デコードし、信号ｗ０〜ｗ７を発生す
る。Ｒデコーダは、ｕ、ｖ、ｗデコーダ６、７、８から
信号を受け取って、デコードし、ワードライン選択信号
ＷＬ０〜ＷＬ６３を発生する。ワードライン選択信号Ｗ
Ｌ０〜ＷＬ６３は、各セグメントコラムの６４本のワー
ドラインに同時に送出され、各セグメントコラム内の６
４本のワードラインから１本のワードラインを選択す
る。

【００２５】このようにして、セグメントコラム選択回
路３とセグメントワードライン選択回路４とにより、５
１２本のワードラインから、ビットラインと電気的に接
続される１本のワードラインが選択される。

【００２６】本実施例のビットライン選択回路９は、ア
ドレス信号により特定されるメモリセルに接続されてい
る８本のビットラインを、５１２本のビットラインから
選択する。このビットライン選択回路９は、Ｙプリデコ
ーダ６０、Ｙセレクタ６２、ＢＳプリデコーダ６１、及
びＢＳセレクタ６３を有している。Ｙプリデコーダ６０
は、アドレスバッファ５０から入力信号Ａ０〜Ａ２を受
け取って、デコードし、信号Ｙ０〜Ｙ７を発生する。Ｙ
セレクタ６２は、信号Ｙ０〜Ｙ７を受け取る。ＢＳプリ
デコーダ６１は、アドレスバッファ５０から入力信号Ａ
３〜Ａ５を受け取って、デコードし、信号ＢＳ０〜ＢＳ
７を発生する。ＢＳセレクタ６３は、信号ＢＳ０〜ＢＳ
７を受け取る。

【００２７】ビットライン選択回路９は、図６に示され
ているトランスファゲート回路を６４組有している。図
６に示されているように、８組のトランスファゲート回
路には、各々、ＢＳｋ（ｋ＝０〜７）が入力される。こ
の結果、８組のトランスファゲート回路を介して、６４
本（＝８本×８組）のビットラインから１本のビットラ
インが選択される。図３に示されるように、本実施例の
データ端子Ｄｉは８個存在する。データ端子Ｄｉの各々
には、８組のトランスファゲート回路を介して、６４本
のビットラインが接続されている。

【００２８】このように、Ｙセレクタ６２及びＢＳセレ
クタ６３は、受け取った信号Ｙ０〜Ｙ７及びＢＳ０〜Ｂ
Ｓ７によって、各データ端子に接続されている６４本の
ビットラインから、１本のビットラインを選択する。こ
の結果、全体として、メモリセルアレイ１の５１２本の
ビットラインから、データ端子の個数に対応する８本の
ビットラインが選択されることになる。なお、本実施例
では、選択されたビットラインの左に隣接するビットラ
インは接地される（仮想接地方式）。

【００２９】次に、データの読み出しについて、本実施
例のＦＬＡＳＨ型ＥＥＰＲＯＭの動作を説明する。

【００３０】アドレス入力端子にアドレス入力信号Ａ０
〜Ａ１５が印加されると、アドレスバッファ５０を介し
て、入力信号Ａ１３〜Ａ１５がセグメントコラム選択回
路３に印加される。セグメントコラム選択回路３は、入
力信号Ａ１３〜Ａ１５をデコードして、目的のメモリセ
ルの属するセグメントコラムのセグメントコラム選択線
にセグメントコラム選択信号Ｂｉを送出する。以下、図
５に示されるメモリセルＭ２１を選択する場合を一例と
して説明する。

【００３１】まず、セグメントコラム選択信号Ｂｉによ
って、メモリセルＭ２１の属するブロックに接続されて
いるセグメントコラム選択線２０が選択されると、セグ
メントコラム選択線２０の一部をゲート電極とするトラ
ンスファゲート１５及び１４がオン状態となり、選択さ
れたセグメントコラムのドレイン拡散ライン１２及びソ
ース拡散ライン１３が、それぞれ、ビットラインＢＬ３
及びビットラインＢＬ２に導通する。

【００３２】セグメントワードライン選択回路４は、ア
ドレスバッファ５０から入力信号Ａ６〜Ａ１２を受け取
って、各セグメントコラムに接続される６４本のワード
ラインから一本のワードラインを選択するために、ワー
ドライン選択信号ＷＬ０〜ＷＬ６３を発生する。これに
よって、図５に示されるメモリセルＭ２１の属するセグ
メントコラムに接続されている６４本のワードラインＷ
Ｌ１〜ＷＬ６４からワードラインＷＬ１が選択される。
こうして、ワードラインＷＬ１に接続されているメモリ
セルＭ２１のデータがビットラインＢＬ３に出力され
る。

【００３３】ビットライン選択回路９は、アドレスバッ
ファ５０から入力信号Ａ０〜Ａ５を受け取って、ビット
ラインＢＬ３を含む８本のビットラインを選択し、セン
スアンプ・出力バッファ７０を介して、メモリセルＭ２
１に記憶されているデータを８個のデータ端子Ｄｉ（ｉ
＝０、１、・・・、７）のうちの１つ（例えばＤ０）に
出力する。このとき、他のデータ端子には、メモリセル
Ｍ２１以外の選択された７個のメモリセルに記憶されて
いるデータが出力される。

【００３４】次に、データの書込み及び消去について、
本実施例のＦＬＡＳＨ型ＥＥＰＲＯＭの動作を説明す
る。まず、データ端子Ｄｉ（ｉ＝０、１、・・・、７）
に入力データ信号を印加し、ＦＬＡＳＨ型ＥＥＰＲＯＭ
の動作モードを書込みモードにすると、図３に示される
書込み制御回路７２がＰＧＭ信号を出力する。ＰＧＭ信
号は、電源切り替え回路７３に入力される。その結果、
データ入力回路７１、ワードライン選択回路２、及びビ
ットライン選択回路９の各々の電源端子に１２ボルトの
電圧が与えられる。また、ＰＧＭ信号によって、データ
入力回路７１によってデータ端子Ｄｉに印加された入力
データ信号が１２ボルト信号に変換され、それがビット
ラインに印加される。また、選択されたワードラインに
も、１２ボルトの電圧が印加される。ビットライン及び
ワードラインの選択は、前述のメモリセル選択手段によ
り行われる。

【００３５】データ端子Ｄｉ（ｉ＝０、１、２、３、
４、５、６又は７）に、”ＬＯＷ”信号が印加される
と、選択された８本のビットラインのうち、”ＬＯＷ”
信号が印加されているデータ端子Ｄｉに接続されている
１本のビットラインに、１２ボルトの電圧が与えられ
る。こうして、選択されたメモリセルのフローティング
ゲート形トランジスタのゲート及びドレインに１２ボル
トの電圧が印加され、そのフローティングゲート形トラ
ンジスタの閾値電圧は５ボルト以上に増加する。この結
果、読み出し動作時においては、このメモリセルは常に
オフ状態に維持され、データ端子Ｄｉに”ＬＯＷ”信号
が出力されることになる。

【００３６】一方、データ端子Ｄｉ（ｉ＝０、１、２、
３、４、５、６又は７）に、”ＨＩＧＨ”信号が印加さ
れている場合、選択された８本のビットラインのうち、
データ端子Ｄｉに接続されている１本のビットラインに
０ボルトの電圧が与えられる。この結果、選択されたメ
モリセルのフローティングゲート形トランジスタのゲー
トには１２ボルトの電圧が印加されるが、そのドレイン
には０ボルトの電圧が印加されるため、そのフローティ
ングゲート形トランジスタの閾値電圧は１ボルト以下に
維持される。従って、読みだし動作時においては、この
メモリセルは常にオン状態にあり、データ端子Ｄｉに”
ＨＩＧＨ”信号が出力されることになる。こうして、書
込みが行われる。書込み時において、一つのメモリセル
に対するストレス印加時間は、１．６秒（＝１００μｓ
×１ブロック×１６ワードライン×１０００回）であ
る。

【００３７】データを消去する場合、図３に示される高
電圧発生回路に５ボルトと１２ボルトの電圧が印加さ
れ、Ｖ_EG信号（３５ボルト）が出力される。Ｖ_EG信号
は、消去ブロック選択回路に入力される。セグメントコ
ラム選択回路の出力信号Ｂ０〜Ｂ７によって、アドレス
Ａ１３〜Ａ１５入力で指定されるブロックが選択される
と、選択されたブロックのイレースゲートＥＬｉ（ｉ＝
０、１、・・・、８）に、消去ブロック選択回路からＶ
_EG信号（３５ボルト）が印加される。こうして、ブロッ
ク単位でデータの消去が実行される。

【００３８】読みだし時、書込み時及び消去時におい
て、フローティングゲート形トランジスタの各部に印加
される電圧が図８に整理されている。

【００３９】

【発明の効果】本発明によれば、書込み動作時に於てメ
モリセルにストレスが印加される時間が、著しく短縮さ
れる。その結果、書込み時におけるディスターブの発生
を低減することができ、不揮発性半導体記憶装置の信頼
性が向上する。

【図面の簡単な説明】

【図１】（ａ）は、従来のＦＬＡＳＨ型ＥＥＰＲＯＭの
メモリセルを構成するフローティングゲート形トランジ
スタの模式的な斜視図でり、（ｂ）は、従来のＦＬＡＳ
Ｈ形ＥＥＰＲＯＭにおけるメモリセルアレイ、ビットラ
イン、ワードライン及びイレースゲートラインの相互接
続の等価回路を示している。

【図２】従来のＦＬＡＳＨ型ＥＥＰＲＯＭのメモリセル
アレイ（２５６Ｋビット）の等価回路図である。

【図３】本実施例のブロック図である。

【図４】セグメントコラムの一部を示す平面図である。

【図５】図５は、本実施例のメモリセルアレイの等価回
路図である。

【図６】ビットライン選択回路の一部を示す回路図であ
る。

【図７】ワードライン選択回路を示すブロック図であ
る。

【図８】読みだし時、書込み時及び消去時において、フ
ローティングゲート形トランジスタの各部に印加される
電圧を示す表である。

【符号の説明】

１メモリセルアレイ２ワードライン選択回路３セグメントコラム選択回路４セグメントワードライン選択回路５Ｒデコーダ６ｕデコーダ７ｖデコーダ８ｗデコーダ９ビットライン選択回路１１ａフローティングゲート１１ｂコントロールゲート１２ドレイン拡散ライン１３ソース拡散ライン１４トランスファゲート１５トランスファゲート１６ビットライン１７仮想接地ライン２１ワードライン２２イレースゲート５０アドレスバッファ６０Ｙプリデコーダ６２Ｙセレクタ６１ＢＳプリデコーダ６３ＢＳセレクタ７０センスアンプ・出力バッファ

Claims

【特許請求の範囲】

【請求項１】行列状に配された複数のメモリセルを有す
るメモリセルアレイと、アドレス信号により特定される
メモリセルを該複数のメモリセルから選択するメモリセ
ル選択手段と、該メモリセル選択手段を該複数のメモリ
セルに電気的に接続するための複数のビットライン及び
ワードラインとを備えた不揮発性半導体記憶装置であっ
て、該メモリセルアレイは複数のコラムを有し、該複数のコラムの各々は、複数のセグメントコラムに分
割され、該複数のセグメントコラムの各々は、複数のフローティ
ングゲート形トランジスタと、該複数のフローティング
ゲート形トランジスタのソースを相互に接続するソース
ラインと、該ソースラインを該複数のビットラインの一
つに接続するトランスファゲートとを有し、該メモリセル選択手段は、アドレス信号により特定されるメモリセルに接続されて
いるビットラインを、該複数のビットラインから選択す
るビットライン選択手段と、該アドレス信号により特定される該メモリセルが属する
該セグメントコラム内の該トランスファゲートをオープ
ンし、該セグメントコラム内の該ソースラインと該選択
されたビットラインとの間を電気的導通状態にするセグ
メントコラム選択手段と、該アドレス信号により特定される該メモリセルに接続さ
れているワードラインを、該アドレス信号により特定さ
れる該メモリセルが属する該ブロック内の該複数のメモ
リセルに接続された該複数のワードラインから選択する
セグメントワードライン選択手段とを有する不揮発性半
導体記憶装置。