KR960001320B1 - 반도체기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체기억장치

제1도는 본 발명을 EEPROM에 실시한 경우의 메모리셀어레이의 구성을 나타낸 회로도.

제2도는 제1도에 나타낸 메모리셀어레이를 집적화시킨 경우의 패턴평면도.

제3도는 제2도중 A-A'선에 따른 단면도.

제4도 내지 제7도는 각각 소오스디코더의 다른 구성을 나타낸 회로도.

제8도는 행디코더 및 소오스디코더를 포함하는 본 발명에 따른 반도체기억장치의 전체구성을 나타낸 회로도.

제9도는 상기 제8도에 나타낸 회로를 집적화한 경우의 패턴·레이아웃을 나타낸 평면도.

제10도는 제8도와 다른 행디코더 및 소오스디코더를 포함하는 전체구성을 나타낸 회로도.

제11도는 상기 제10도에 나타낸 회로를 집적화한 경우의 패턴·레이아웃을 나타낸 평면도.

제12도는 본 발명의 다른 실시예에 따른 디코더회로부분의 구성을 나타낸 회로도.

제13도(a)는 EPROM-터널·옥사이드형 메모리셀의 소자구조를 나타낸 단면도.

제13도(b)는 제13도(a)의 메모리셀에 대한 데이터의 기록동작을 설명하기 위한 도면.

제13도(c)는 제13도(a)의 메모리셀에 대한 데이터의 소거동작을 설명하기 위한 도면.

제14도는 제13도(a)의 메모리셀을 사용한 종래의 EEPROM에서 메모리셀어레이의 구성을 나타낸 회로도.

제15도는 제14도에 나타낸 메모리셀어레이를 집적화한 경우의 패턴평면도.

제16도는 그 A-A'선에 따른 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : ETOX셀 12 : 워드선

13 : 공통소오스 확산배선 14 : 소오스배선(제 1 소오스배선)

15 : 비트선 16 :선택용 트랜지스터

17 : 소오스배선(제 2 소오스배선) 21 : P형 실리콘기판

22 : 제 1 게이트절연막 23 : 부유게이트

24 : 제 2 게이트절연막 25 : 제어게이트

26,27 : N+형 확산영역 28,31,34 : 금속배선

29,32 : 콘택트홀 30,33 : 층간절연막

35 : 관통홀

[산업상의 이용분야]

본 발명은 메모리셀로서 트랜지스터를 이용한 반도체기억장치에 관한 것으로, 특히 데이터의 소거와 재기록이 가능한 메모리셀을 구비한 반도체기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

데이터의 소거와 재기록이 가능한 불휘발성 반도체기억장치(EEPROM)에 있어서, 메모리셀이 적층게이트구조(스택·게이트)를 갖춘 1개의 MOS트랜지스터로 구성되고, 데이터의 기록은 드레인측으로부터 핫일렉트론주입에 의해 수행되며, 소거는 소오스측에 고전압을 인가하여 터널전류에 의해 수행하는 형식의 것이 알려져 있는 바, 이와 같은 형식의 메모리셀은 통상, EPROM-터널·옥사이드(Tunnel Oxide)형 메모리셀(이하, ETOX셀로 칭함)로 불려지고 있고, 그 단면구조를 제13도(a)에 나타낸다.제13도(a)에 있어서, 참조부호 101은 기판, 102는 소오스, 103은 드레인, 104는 부유게이트, 105는 제어게이트이다.

상기와 같은 구조를 갖춘 ETOX셀에 대해 데이터의 기록을 수행할 때에는 통상의 EPROM셀의 경우와마찬가지로 수행된다. 즉, 제13도(b)에 나타낸 바와 같이 소오스(102)에는 소오스전압(V_S)으로서 저전압,예컨대 0V의 전압이 인가되고, 드레인 (103)에는 드레인전압(V_D)으로서 고전압이 각각 인가되며, 제어게이트(105)에는 제어게이트(V_CG)으로서 고전압이 인가된다. 이와 같이 하면, 소오스, 드레인간에 온전류가 흘러 드레인 근방에서 핫일렉트론과 홀쌍이 발생된다. 그리고, 한쪽의 핫일렉트론이 부유게이트(104)에 주입됨으로써 트랜지스터의 임계치가 상승하여 기록이 완료되고, 또 동시에 발생된 홀은 기판전류로서 기판(101)에 흐른다. 데이터의 소거는 제13도(c)에 나타낸 바와 같이 소오스(102)에 고전압이 인가되고, 제어게이트(105)에 저전압, 예컨대 0V의 전압이 각각 인가되어 드레인(103)이 부유상태로 설정됨으로써 수행된다. 이때 제어게이트(105)와 부유게이트(104)간에 존재하는 용량 및 부유게이트(104)와 소오스(102)간에 존재하는 용량의 용량비 및 소오스전압에 따라 부유게이트전위가 설정되고, 부유게이트(104)와 소오스(102)간에 파울러·노르드하임 (Fowler-Nordheim)터널전류가 흐름으로써 부유게이트(104)로부터 일렉트론이 빠져나와 소거가 완료된다.

그러나, 상기 ETOX셀을 사용한 종래의 EEPROM(전기적으로 소거가능한 EPRDM)에서는 데이터의 기록이 1비트마다, 소거는 모든 비트 일괄해서 수행되고 있다(프레시소거). 이는 종래의 1층 메탈·프로세스로 메모리셀어레이를 구성하는 경우, 소규모 블록단위에서의 소거를 수행하기 위해서는 칩크기의 대폭적인 증가를 피할 수 없게 되어 과도하게 비용이 높아지는 원인으로 된다.

제14도는 상기 제13도(a)의 메모리셀을 사용한 종래의 EEPROM에 대한 메모리셀어레이부분의 회로도로서, 도면중 참조부호 11,…,11은 각각 행열형태로 배열된 ETOX셀, 12,…,12는 각각 동일행에 배치된 복수개의 ETOX셀(11)의 게이트가 공통으로 접속된 워드선, 13,…,13은 각각 인접하는 2행분의 ETOX셀(11)의 소오스가 공통으로 접속되면서 확산영역으로 구성된 공통소오스 확산배선, 14,…,14는 각각 상기 각 공통소오스 확산영역(13)끼리를 전기적으로 접속하는 알루미늄등의 금속을 이용해서 구성된 소오스배선, 15,15,…,15는 각각 동일열에 배치된 복수개의 ETOX셀(11)의 드레인이 공통으로 접속되면서 알루미늄등의 금속을 이용해서 구성된 비트선이다. 또한, EEPROM은 복수 비트구성(복수 비트 병렬로 데이터의 독출/기록이 수행되는)을 상정(想定)하고 있기 때문에 상기 복수개의 ETOX셀(11)은 비트선단위에서 그 병렬비트수분으로 분할되어 있고, 각 분할된 각각의 복수의 비트선(15)은 열선택용의 각 트랜지스터(16)를 매개로 각 감지증폭기에 공통으로 접속되어 있다.

제15도는 상기 제14도에 나타낸 메모리셀어레이를 집적화한 경우의 패턴평면도이고, 제16도는 그 A-A'선에 따른 단면도이다. 본 예에서는 반도체기판으로서 P형 실리콘기판(21)이 사용되고, 상기 ETOX셀로서 각각 N채널형이 사용되고 있다. 도면중 참조부호 22는 각 ETOX셀의 제 1 게이트절연막, 23은 각 ETOX셀의 부유게이트, 24는 각 ETOX셀의 제 2 메모리셀어레이, 25는 예컨대 1층의 다결정실리콘층으로 이루어지면서 상기 워드선(12)을 구성하는 각 ETOX셀의 제어게이트, 26은 상기 ETOX셀의 공통소오스 및 상기 공통소오스 확산배선(13)을 구성하는 N⁺형 확산영역, 27은 열방향으로 인접하는 각 2개의 ETOX셀의 공통드레인으로 되는 N⁺형 확산영역, 28은 상기 각 N⁺형 확산영역(26)과 접속되면서 상기 소오스배선(14)으로되는 알루미늄등으로 이루어진 금속배선, 29는 이 금속배선(28)과 상기 N⁺형 확산영역(26)의 콘택트홀, 30은 상기 제어게이트를 덮는 층간절연막, 31은 상기 공통드레인으로 되는 N⁺형 확산영역(27)과 접속되면서상기 비트선(15)으로 되는 알루미늄등으로 이루어진 금속배선, 32는 이 금속배선(31)과 상기 각 N⁺형 확산영역(27)의 콘택트홀이다.

이와 같은 구성에 있어서, 각 ETOX셀의 드레인전위는 통상 알루미늄을 이용해서 구성된 비트선(15)을 통해 인가되고, 또한 게이트전위(제어게이트전위)는 비트선(15)과 교차하는 방향으로 연장해서 배치된 워드선(12)을 통해 인가된다. 한편, 소오스전위는 워드선(12)과 평행하는 방향으로 연장해서 배치된 공통소오스확산배선 (13)을 통해 인가된다. 그러나 상기 공통소오스 확산배선(13)에 있어서, 배선저항은 알루미늄등의금속으로 이루어진 배선에 비해 높고, 이 공통소오스 확산배선(13)의 도중에는 제14도에 나타낸 바와 같이등가적으로 저항(R)이 삽입된 상태로 되어 있다. 이 때문에 종래에는 공통소오스 확산배선(13)의 복수 장소에 저저항의 알루미늄으로 구성된 소오스배선(14)을 접속하고, 이 소오스배선(14)을 매개로 각 공통소오스 확산배선 (13)에 소오스전위를 분산해서 인가하도록 하고 있다.

상기 EEPROM에 있어서, 데이터의 기록은 각각 1개의 비트선(15) 및 워드선 (12)에 고전압을 선택적으로인가하면서 공통소오스 확산배선(13)을 접지시킴으로써 상기 제13도(b)를 이용한 설명의 경우와 동일한 원리로 수행된다. 소거는 모든 워드선(12)을 접지시켜 열선택용 트랜지스터(16)를 오브상태로 하여 모든 비트선을 부유상태로 만들어 공통소오스 확산배선에 고전압을 인가함으로써 상기 제13도(c)를 이용한 경우와 마찬가지의 원리로 수행된다. 즉, 소거는 메모리셀의 레이아웃을 기초한 제약에 의해 전(全)비트 일괄소거(프레시소거)방식으로 수행된다.

상기한 바와 같이 ETOX셀을 사용한 종래의 EEPROM에서는 레이아웃에 기초한 제약에 의해 전비트 일괄소거, 또는 메모리용량이 대단히 큰 블록단위에서의 소거가 불가능한 바, 이를 보다 세밀한 블록단위로 소거하기 위해서는 대폭적인 칩크기의 증가를 수반하게 된다. 이하, 그 이유를 설명한다.

예컨대, 1메가비트(1M)의 용량을 갖춘 프레시소거방식의 EEPROM에 있어서, 메모리셀을 몇개의 블록으로 분할하고, 블록단위로 소거를 수행하는 경우의 최소단위에 대해 고찰한다. 통상의 1M비트급의 메모리셀어레이는 1킬로(1K)행×1킬로(1K)열로 행열형태로 배치되어 있다. 한편, 동시에 기록/독출되는 비트폭은통상의 EPROM과 마찬가지로 8비트 또는 16비트이다. 데이터독출의 경우에 사용되는 감지증폭기는 열측에있기 때문에, 결국 메모리셀어레이는(1K행×128열)×8비트구성 또는 (1K행×64열)×16비트구성으로 된다.

다음에 종래 전비트에 대해 공통이었던 공통소오스 확산배선(13)에 인가되는 소오스전위를 알루미늄으로 구성되어 있는 소오스배선(14)마다에 블록화해서 독립적으로 인가하는 것을 고려한다. 즉, 제14도에 있어서 행방향으로 공통화되어 있는 공통소오스 확산배선(13)을 예컨대, 비트선 8개마다로 분리하여 블록화하고, 각각에 대해 별도로 소오스전위를 인가하는 것으로 한다. 이 경우 상기 소오스배선(14)은 8개의 비트선에 대해 1개의 비율로 설치된다. 이때 상기 비트폭이 8비트인 것으로 하면, 최소클럭단위는 1K개/1열×8열×8비트=64K로 되어 상당히 큰 것으로 된다. 이 이상의 세밀한 블록으로 분할하면, 소오스배선(14)의 개수를증가하지 않으면 안되어 칩크기가 증가하게 된다.

그러나 사용자측에서는 보다 작은 단위에서의 블록소거를 구하는 요구가 있다. 예컨대, 자기디스크기억장치의 분야에서는 1개의 트랙이 512바이트단위로 되어 있고, OS(오퍼레이팅 시스템)도 모두 512바이트단위로 만들어져 있다. 이 분야에 프레시소거방식의 EEPROM을 적용할 경우에는 OS를 변화시킬 필요가 있어 기술적인 난점이 수반된다. 더욱이 프레시소거방식의 EEPROM에서 문제로 되는 것은 데이터의 변경기록에 걸리는 시간이다. 1M비트분의 데이타를 기록하는데에 요하는 시간은 1비트당 기록시간을 100μs로 한경우, 일반적으로 15초정도이다. 따라서, 극히 일부의 사소한 데이터를 변경기록하기 위해 전비트소거를 수행한후에 15초의 시간을 소비하여 기록을 수행하지 않으면 안되는 것은 어플리케이션상 큰 약점을 갖게 된다.

또, EERPOM에서는 E/W(소거/기록)사이클이 제한되어 있다는 문제가 있다. 이는 소거/기록동작을 반복하는 중에 메모리셀어레이에 전하가 트래핑되어 특성이 조금씩 악화하는 것에 기인한다. 통상, E/W사이클은 10⁴정도까지 보증되어 있지만, 그 이상의 사이클에서는 메모리셀의 특성이 보증되지 않는다. 이 E/W사이클을 고려하여도 결국 세밀한 블록단위로 소거할 수 있는 것이 바람직하다.

그 이유는 변경기록할 필요가 없는 메모리셀에 여분인 전기적 스트레스가 걸리는 것이 방지될 수 있어 장치전체의 신뢰성을 향상시킬 수 있을 것으로 기재되기 때문이다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 집적화한 경우 칩크기를 증가시키지 않고서 세밀한 블록단위의 소거를 실현시킬 수 있도록 된 반도체기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 소정 방향으로 연장된 공통소오스 확산영역(13)을 맞춘 복수개의 메모리셀(11)과, 상기 공통소오스 확산영역(13)과 병행하여 연장되면서 상기 복수개의 메모리셀(11)의 각게이트가 접속되는 워드선(12), 상기 공통소오스 확산영역(13)과 전기적으로 접속된 1층째의 금속배선으로이루어진 제 1 소오스배선(14) 및, 상기 워드선(12)과 병행하여 연장되면서 상기 제 1 소오스배선(14)과 전기적으로 접족된 2층째의 금속배선층으로 이루어진 제2소오스배선(17)을 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같은 구성된 본 발명은, 몇개의 제 1 소오스배선에 대해 제 2 소오스배선을 접속하고, 복수의 제 2 소오스배선에 대해 선택적으로 전압을 인가함으로써 블록단위로 메모리셀의 데이터소거가 수행된다. 또, 제 1소오스배선과 제2소오스배선은 다른 층의 금속배선층으로 구성되기 때문에 제 2 소오스배선을 자유롭게 레이아웃할 수 있게 되어 칩크기의 증가를 수반하지 않고서 블록단위의 소거를 수행할 수 있게 된다.

[실시예]

이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명을 EEPROM에 실시한 경우의 메모리셀어레이의 구성을 나타낸 것으로, 제14도에 나타낸 종래예와 대응하는 장소에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.

제1도에 있어서, 참조부호 11,…,11은 각각 ETOX셀, 12,…,12는 적어도 1층이 다결정실리콘층, 예컨대 다결정실리콘층만으로 또는 실리사이드층이나 폴리사이드층으로 이루어지고, 각각 동일 행에 배치된 복수개의 ETOX셀(11)의 게이트가 공통으로 접속된 워드선, 13,…,13은 각각 인접하는 2행분의 ETOX셀(11)의 소오스가 공통으로 접속된 공통소오스 확산배선, 14,…,14는 각각 상기 각 공통소오스 확산배선(13)끼리를 전기적으로 접속하는 알루미늄등의 금속을 이용해서 구성된 소오스배선(제 1 소오스배선), 15,15,…,15는 각각 동일열에 배치된 복수개의 ETOX셀(11)의 드렌인이 공통으로 접속되면서 알루미늄등의 금속을 이용해서 구성된 비트선이다. 또한, 상기 EEPROM의 경우도 복수 비트구성(복수 비트 병렬로 데이티의 독출/기록이수행되는)을 상정(想定)하고 있기 때문에 상기 복수개의 ETOX셀(11)은 비트선단위에서 그 병렬비트수분으로 분할되어 있고, 각 분할된 각각의 복수의 비트선(15)은 열선택용의 각 트랜지스터(16)를 매개로 각 감지증폭기에 공통으로 전속되어 있다. 또한, 17,…,17은 각각 동일의 공통소오스 확산배선(13)에 접속되어 있는 복수의 소오스배선(14)과 전기적으로 접속되고, 상기 제 1 소오스배선(14)과는 다른 금속배선을 이용해서구성된 소오스배선(제 2 소오스배선)이다.

제2도는 상기 제1도에 나타낸 메모리셀어레이를 집적화한 경우의 패턴평면도이고, 제3도는 그 A-A'선에 따른 단면도이다. 이 경우에도 상기 제15도 및 제16도의 종래예와 대응하는 장소에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.

도면중 참조부호 21은 P형 실리콘기판, 22는 각 ETOX셀의 제 1 게이트절연막, 23은 각 ETOX셀의 부유게이트, 24는 각 ETOX셀의 제 2 게이트절연막, 25는 예컨대 1층의 다결정실리콘층으로 이루어지면서 상기워드선(12)을 구성하는 각 ETOX셀의 제어게이트, 26은 상기 ETOX셀의 공통소오스 및 상기 공통소오스확산배선(13)을 구성하는 N⁺형 확산영역, 27은 열방향으로 인접하는 각 2개의 ETOX셀의 공통드레인으로되는 N⁺형 확산영역, 28은 상기 각 N⁺형 확산영역(26)과 접속되면서 상기 소오스배선(14)으로 되는 알루미늄등으로 이루어진 금속배선, 29는 이 금속배선(28)과 상기 N⁺형 확산영역(26)의 콘택트홀, 30은 상기 제어게이트를 덮는 층간절연막, 31은 상기 공통드레인으로 되는 N⁺형 확산영역(27)과 접속되면서 상기 비트선(15)으로 되는 알루미늄등으로 이루어진 금속배선, 32는 이 금속배선(31)과 상기 각 N⁺형 확산영역 (27)의 콘택트홀이다.

또한, 상기 금속배선(28,31)상에는 층간절연막(33)이 형성되어 있고, 이 막 (33)상에는 상기 제 2 소오스배선(17)을 구성하는 제 2 층째의 알루미늄층으로 이루어진 금속배선(34)이 형성되어 있다. 이 금속배선(34)은워드선의 연장방향과 병행하는 방향으로 연장되어 제2도에 나타낸 바와같이 일부가 상기 공통드레인으로되는 N⁺형 확산영역(37)측에서 돌출되도록 형성되고, 이 돌출된 부분에서 상기 금속배선(28)과 관통홀(35)을 매개로 전기적으로 접속되어 있다.

상기 실시예장치에서는 메모리셀어레이가 제 2 소오스배선(17)마다 블록분할되어 있고, 각 블럭은 2행분의메모리셀을 갖추고 있다. 즉, 워드선 2개에 1개의 제2소오스배선(17)이 공유되어 있지만, 원리적으로는 2∼(워드선의 개수/2)의 범위로 블록분할이 가능하다. 예컨대, 1M비트(1K×1K)의 메모리셀어레이인 경우, 2K비트단위로 블록분할이 가능하게 되는데, 이는 상기한 152바이트(=4K비트)단위소거의 조건을 충분하게만족하는 것이다.

다음에, 소거/기록동작을 제1도를 이용해서 설명한다.

기록시에는 선택된 메모리셀의 워드선(12) 및 비트선(15)에 고전압이 인가되고, 이때 적어도 선택된 메모리셀이 존재하는 볼록내의 공통소오스 확신배선(13)에 접속된 제 2 소오스배선(17)에는 0V의 접지전위가 인가된다. 따라서, 이 경우에는 상기 제13도(b)에서 설명한 바와 같이 1개의 메모리셀에 대한 데이터의 기록이 수행된다.

소거는 모든 워드선(12)에 접지전압이 인가되고, 비트선(15)이 부유상태로 설정되면서 선택된 블록내의 공통소오스 확산배선(13)에만 제 2 소오스배선(17) 및 제 1 소오스배선(14)을 대개로 고전압이 선택적으로 인가된다. 이때 그외의 블록내의 공통소오스 확산배선에는 저전압, 즉 0V의 접지전위가 병렬로 인가된다. 이에 따라 선택된 블록에서만 소거가 수행된다.

지금까지 설명한 바와 같은 블록단위의 소거동작을 실현하기 위해서는 소오스전위를 디코드해서 필요한 공통소오스 확산배선에 선택적으로 공급하는 디코드회로가 필요하다.

이하, 이 디코드회로에 대해 설명한다.

먼저, 상기 디코드회로를 설치하는 위치인데, 워드선에 평행으로 연장되는 제 2 소오스배선에 전위를 인가하는 것이기 때문에 상기 디코드회로는 메모리셀어레이에 인접해서 배치하든가, 또는 메모리셀어레이의 근방에 배치하는 것이 바람직하다. 특히, 워드선과 동일한 행어드레스에 대응한 메모리셀의 소오스를 선택하는 것이기 때문에 워드선을 선택하는 행디코더와 동일 장소에 상기 디코드회로를 레이아웃하는 것이 가장효율좋은 패턴으로 된다.

다음에 상기 제 2 소오스배선(17)에 고전압 또는 저전압을 선택적으로 공급하는 디코더(이하, 소오스디코더로 칭함)의 다양한 구체회로예를 설명한다.

제4도에 나타낸 디코더에 있어서, Vcc는 예컨대 5V의 데이터독출용 전원전압이고, SW는 소거/기록시에는 각각 고전압, 예컨대 12V로 되고, 데이터독출시에는 5V의 Vcc로 되는 내부전원전압, 즉 집적회로 내부에서 Vcc를 이용해서 형성되는 전원전압이다. Vcc계의 행디코드신호는 NAND게이트(41)에서 디코드된후, P채널 MOS트랜지스터(42,43)와 N채널 MOS트랜지스터(44,45) 및 인버터(46)로 이루어진 회로에 의해SW계의 전압으로 변환된다. 전압변환된 신호는 소거모드신호(Erase)와 더불어 SW계의 전압에서 동작하는 NOR게이트(47)에 입력된다. 상기 소거모드신호(Erase)는 SW계의 신호로서, 소거시에는 ″L″, 그 이외에는 ″H″로 되는 신호이다. 그리고, 상기 NOR게이트(47)의 출력은 대응하는 제 2 소오스배선에 공급된다.즉, 이와 같은 구성의 소오스디코더는 제 2 소오스배선의 수만큼 설치되고, 각 NAND게이트(41)에는 각각다른 행디코드신호의 조합이 입력된다.

지금, 소거모드신호(Erase)가 ″L″로 되는 소거시에 1개의 소오스디코더의 NAND게이트(41)에 대해 논리가 성립하고, 그 출력이 ″L″로 되면, 트랜지스터(42)가 온되어 인버터(46)의 입력이 ″H″로 된다. 이에 따라 NOR게이트(47)의 입력이 모두 ″L″로 되어 ″H″, 즉 12V계의 전원전압이 대응하는 제 2 소오스배선으로 출력된다. 이때 그외의 소오스디코더의 NAND게이트(41)에서는 논리가 성립되지 않아 각각의 출력은 모두″H″로 된다. 이와같이 하면, 각 트랜지스터(45)가 온되고, 인버터(46)의 입력이 ″L″로 되어 NOR게이트(47)의 출력이 ″L″, 즉 0V의 접지전위로 되어 이것이 나머지 모두의 제 2 소오스배선으로 출력된다. 따라서, 상기와 같이 블록단위의 소거가 수행된다. 또한, 상기 P채널 MOS트랜지스터(43)는 인버터(46)의 입력이″L″로 된 경우, 즉 트랜지스터(42)가 오프되고, 트랜지스터(45)가 온으로 되는 경우에 온되면, P채널 MOS트랜지스터(42)의 게이트전위를 SW로 설정해서 이 트랜지스터(42)가 충분한 오프상태로 되는 목적으로 설치되어 있다. 또한, 게이트에 Vcc가 인가되어 있는 N채널 MOS트랜지스터(44)는 상기 트랜지스터(42)의게이트전위가 SW로 설정되어 있는 경우에 SW로부터 NAND게이트(41)의 출력측에 대한 전류유출을 방지할 목적으로 설치되어 있다.

한편, 데이터의 기록/독출시에는 소거모드신호(Erase)가 ″H″로 되기 때문에 각 NOR게이트(47)의 출력이 0V의 접지전위로 되어 종래와 같은 기록/독출동작이 수행된다.

제5도에 나타낸 소오스디코더에서는 Vcc계의 행디코드신호가 NAMD게이트 (51)에서 디코드된 후, 게이트에 Vcc가 인가되어 있는 N채널 MOS트랜지스터(52)를 매개로 SW계의 전압에서 동작하는 인버터(53)에 입력되고, 이 인버터(53)의 출력은 동일하게 SW계의 전압에서 동작하는 인버터(54)에 입력되며, 이 인버터(54)의 출력은 소거모드신호(Erase)와 더불어 SW계의 전압에서 동작하는 NOR게이트(55)에 입력된다. 그리고, 이 NOR게이트(55)의 출력은 대응하는 제 2 소오스배선에 공급된다. 또한, 상기 전단의 인버터(53)의입력측에는 SW계의 부하로서 착용하는 디플리션형 MOS트랜지스터(56)가 접속되어 있다.

지금, 소거모드신호(Erase)가 ″L″로 되는 소거시에 1개의 소오스디코더의 NAND게이트(51)에서 논리가성립하고, 그 출력이 ″L″로 되면, 인버터(53)의 출력이 ″H″, 인버터(54)의 출력이 ″L″로 된다. 이에 따라 NOR게이트(55)의 입력이 모두 ″L″로 되어 12V계의 전원전압이 대응하는 제 2 소오스배선으로 출력된다.

이때 그외의 모든 소오스디코더의 NAND게이트(51)에서는 논리가 성립하지 않고, 각각의 출력이 ″H″로 되기 때문에 트랜지스터(56)에 의해 인버터(53)의 입력이 SW계의 ″H″로 설정되고, 이 인버터(53)의 출력이″L″, 인버터(54)의 출력이 ″H″로 되어 NOR게이트(55)의 출력은 0V의 접지전위로 된다. 또한, 데이터의기록/독출시에는 소거모드신호(Erase)가 ″H″로 되기 때문에 제4도의 경우와 마찬가지로 각 NOR게이트(55)의 출력이 0V의 접지전위로 되어 종래와 같은 기록/독출동작이 수행된다.

상기 제4도와 제5도에 나타낸 소오스디코더에서는 NAND게이트(41 또는 51)에 입력되는 행디코드신호가 Vcc계이지만, 이는 행디코드신호의 단계에서 SW계의 신호로 변환하도록 하여도 관계없다.

제6도에 나타낸 소오스디코더는 SW계의 행디코드신호를 이용하는 예이고, SW계의 행디코드신호는NAND게이트(56)에서 디코드된 후, SW계의 소거모드신호 (Erase)와 함께 NOR게이트(57)에 공급된다.

지금, 소거모드신호(Erase)가 ″L″로 되는 소거시에 1개의 소오스디코더의 NAND게이트(56)에서 논리가성립하고, 그 출력이 ″L″로 되면, NOR게이트(57)의 출력이 12V의 고전압으로 된다.

제7도에 나타낸 소오스디코더도 SW계의 행디코드신호를 이용하는 예로서, 이 소오스디코더에서는 SW계의 행디코드신호가 NAND게이트(61)에서 디코드되고, 이 디코드신호가 SW계의 인버터(62)에서 반전되며, 더욱이 P채널 및 N채널 MOS트랜지스터로 이루어지고, 소거모드신호(Erase) 및 그 반전신호에 의해도통제어되는 CMOS전송게이트(63)를 매개로 대응하여 제 2 소오스배선으로 출력된다. 또, 제 2 소오스배선과 접지전위간에는 소거모드신호(Erase)가 게이트에 공급되고, 소거시 이외의 기간에 온상태로 되는 N채널MOS트랜지스터(64)가 접속되어 있다.

이 소오스디코더에 있어서, 소거모드신호(Erase)가 ″L″, 그 반전신호가 ″H″로 되는 소거시에는 상기CMOS전송게이트(63)가 도통되고, 트랜지스터(64)가 오프되는데, 이 경우 NAND게이트(61)에 있어서 논리가 성립하고, 그 출력이 ″L″로 되면, 인비터(62)의 출력이 ″H″로 되고, 이 신호가 CMOS전송게이트(63)를매개로 제2소오스배선으로 출력된다. 한편, 소거모드신호(Erase)가 ″H″, 그 반전신호가 ″L″로 되는 소거이외의 기간에서는 CMOS전송게이트(64)가 비도통으로 된다. 한편, 트랜지스터(64)가 온되기 때문에 제2소오스배선에는 접지전위가 인가된다.

그러나, 상기 설명에서는 소오스디코더가 단독으로 레이아웃되어 있는 경우를 상정하고 있지만, 상기한 바와 같이 워드선과 제2소오스배선은 동일한 어드레스로 선택되는 것이기 때문에 패턴설계상의 효율을 고려한 경우, 행디코더와 소오스디코더는 동일한 장소에 레이아웃되어 있는 것이 바람직하다.

제8도는 행디코더 및 소오스디코더를 포함하는 본 발명에 따른 반도체기억장치의 전체 구성을 나타낸 회로도로서, 본 실시예는 상기 워드선(12)이 메인워드선(MWL)과 섹숀워드선(SWL)으로 이루어지고, 이들 2중 워드선의 선택이 메인행디코더와 섹숀행디코더의 2단계로 수행되는 2중 워드선방식의 것이다.

제8도에 있어서, 메인워드선선택신호는 NAND게이트(71) 및 2개의 SW계의 인버터(72,73)로 이루어진 메인행디코더(MRD)에서 디코드 및 전압변환된 후, 메인워드선(MWL)으로 출력된다. 메인워드선(MWL)의 신호는 NOR게이트(74,…,74)로 이루어진 섹숀행디코더(SRD)에서 섹숀워드선선택신호와 함께 디코드되고, 복수의 섹숀워드선(SWL)으로 출력된다. 한편, 메인워드선(MWL)의 신호는 소거모드신호 (Erase)와함께 소오스디코더인 NOR게이트(75)에서 디코드되고, 제 2 소오스배선 (76)으로 출력된다. 이 제 2 소오스배선(76)의 신호는 각 제 1 소오스배선(77)을 매개로 그 블록내의 공통소오스 확산배선에 공급된다. 또, 소거모드신호(Erase)가 ″L″(소거시)일 때 각 섹숀워드선(SWL)이 모두 ″L″로 되도록 섹숀워드선 선택신호는 소거모드신호(Erase)와 함께 각 NAND게이트(78)를 매개로 섹숀행디코더(SRD)에 공급된다.

제9도는 상기 제8도에 나타낸 회로를 집적화한 경우의 패턴·레이아웃을 나타낸 평면도로서, 도시한 바와 같이 메모리셀어레이내의 메모리셀은 몇개의 섹숀으로 분할되고, 이들 각 메모리셀의 소오스확산영역이공통화되어 있다. 그리고, 메인행디코더 (MRD)로부터의 출력은 메인워드선(MWL)을 매개로 각 섹숀에 공급되고, 또 복수의 섹숀워드선(SWL)에는 각 섹숀행디코더(SRD)내에 설치된 NOR게이트(74)를 매개로 신호가 공급되는 한편, 제 2 소오스배선(76)에 대한 신호는 메인행디코더(MRD)와 동일한 회로블록내에 설치된 상기 NOR게이트(75 ; 제9도에는 도시되지 않았음)를 매개로 공급된다.

또한, 본 실시예에서는 메인행디코더(MRD)내에서 Vcc계로부터 SW계로의 전압변환도 수행되고 있지만,이에 한정되는 것은 아니다. 예컨대, 디코드되는 신호자체가 미리 SW계로 전압변환되어 있게 되면, 메인행디코더로서, 예컨대 제6도에 나타낸 구성의 것을 사용할 수 있다. 또, 섹숀행디코더는 NOR게이트를 이용하고 있지만, 이는 AND게이트로 구성할 수도 있다.

상기 제8도에 나타낸 디코더를 이용하는 것에서는 동일한 메인워드선의 신호로 제어되는 메모리셀군이 1개의 블록으로 되고, 이 블록단위로 소거가 수행된다. 그리고, 메인행디코더에서 디코드된 신호를 그대로 소오스측의 디코드에 사용하고 있기 때문에 소오스측을 디코드하지 않은 종래의 경우에 비해 디코더부분이 점유하는 면적의 증가는 거의 없다. 또한, 이 경우에는 메모리셀의 워드선방향으로 메인워드선과 제 2 소오스배선이 형성되는 것으로 된다. 그러나, 상기 섹숀워드선은 일반적으로 다결정실리콘층으로 구성되지만, 메인워드선은 비트선과는 다른 층의 금속배선, 즉 제 2 소오스배선과 동일한 제 2 층째의 금속배선으로 구성되는것으로 되어 메인워드선과 제 2 소오스배선간의 간격이 충분히 취해지지 않게 되는 것이 우려된다. 그러나,메인워드선은 복수개, 예컨대 4개나 6개의 섹숀워드선에 대해 1개의 비율로 설치되면 되기 때문에 제 2 소오스배선과의 간격은 충분히 확보될 수 있게 된다.

제10도는 행디코더 및 소오스디코더를 포함하는 제8도와는 다른 전체의 구성을 나타낸 회로도로서, 제8도의 실시예에서는 메인워드선단위로 일괄소거가 수행되지만, 대용량화에 수반해서 각 메인워드선당의 메모리셀의 개수가 커지게 되어 보다 세밀한 단위로의 소거가 필요로 된다. 여기서, 본 실시예회로에서는 각 메인워드선을 공유하는 메모리셀군을 다시 섹숀단위로 분할하고, 각각의 제2소오스배선도 분할하도록 한 것이다. 이 때문에 소오스디코더를 구성하는 상기 NOR게이트(75)에 상기 소거모드신호(Erase)를 직접 공급하지 않고, NAND게이트(79)에 의해 소거모드신호(Erase)의 반전신호를 섹숀선택신호로 디코드하고, 이 디코드된 신호를 메인워드선(MWL)의 신호와 함께 소오스디코더로서의 NOR게이트(75)에 공급하고, 이NOR게이트(75)의 출력을 대응하는 섹숀내의 제2소오스배선(76)에 공급하도록 한 것이다.

제11도는 상기 제10도에 나타낸 회로를 집적화한 경우의 패턴·레이아웃을 나타낸 평면도로서, 도시한 바와 같이 제2소오스배선(76)은 각 섹숀마다로 분할되어 있다. 또한, 메인행디코더(MRD)에서 디코드된 신호는 메인워드선(MWL)을 매개로 각 섹숀내의 섹숀행디코더(SRD)에 공급되고, 여기서 다시 디코드되어각 섹숀마다로 분할된 각각 복수의 섹숀워드선(SWL)에 공급된다. 한편, 각 섹숀내의 섹숀행디코더(SRD)에서는 소오스측의 신호도 디코드되고, 이 디코드된 신호가 각 섹숀내의 제 2 소오스배선(76)을 매개로 공통소오스 확산배선에 공급된다.

또, 본 발명은 상기 실시예에 한정되는 것이 아니고, 다양한 변형이 가능한 것은 물론이다. 예컨대, 상기각 실시예에서는 본 발명을 ETOX셀을 이용한 EEPROM에 실시한 경우를 설명했지만, 이는 일반적인 EPROM이나 EEPROM에도 실시할 수 있다.

제12도는 이와 같은 반도체기억장치에 본 발명을 실시한 경우의 디코드회로부분의 구성을 나타낸 것으로,즉 디코더선택신호(예컨대, 행어드레스신호의 일부)가 공급되는 NAND게이트(81)의 출력은 워드선선택신호(행어드레스신호의 나머지를 디코드하여 얻어진 신호)가 게이트에 공급되는 각 MOS트랜지스터(82)를 매개로 SW계의 각 인버터(83)에 입력되고, 이들 각 인버터(83)의 출력은 대응하는 워드선에 공급된다. 한편,상기 NAND게이트(81)의 출력은 게이트에 전원전압(Vcc)이 공급되는 MOS트랜지스터(84)를 매개로 SW계의 NOR게이트(85)에 소거모드신호(Erase)와 함께 입력된다. 그리고, 이 NOR게이트(85)의 출력은 대응하는 소오스배선에 공급된다. 물론, 이 경우 메모리셀은 복수의 섹숀으로 분할되어 있고, 메모리셀의 소오스영역은 각 섹숀마다 1개의 소오스배선(제 2 소오스배선)으로 공통화되어 있는 것이다. 또한, 각 인버터(83)의 입력측과 NOR게이트(85)의 소거모드신호측이 아닌 입력측에는 SW계의 부하로서 작용하는 디플리션형MOS트랜지스터(86)가 각각 설치되어 있다.

또한, 본 발명은 ETOX셀을 이용한 EEPROM만이 아니라 그외의 EPROM, SRAM에도 적용할 수 있다.

더욱이 상기 설명에서는 메모리셀을 복수군으로 분할하고, 소거는 각 군마다 독립적으로 수행하는 경우를설명했지만, 이는 모든 메모리셀의 일괄소거를 수행하는 것도 가능하다. 즉, 일괄소거시에는 모든 제 2 소오스배선이 선택되도록 어드레스지정을 수행하면 된다. 이와 같이 일괄소거의 기능을 부가하는 것으로 필요에따라 블록소거와 일괄소거의 임의의 소거모드를 선택할 수 있게 된다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 집적화한 경우의 칩크기를 증가시키지 않고서 세밀한 블록단위의 소거가 실현될 수 있는 반도체기억장치를 제공할 수 있게 된다.

Claims (12)

1. 소정 방향으로 연장된 공통소오스 확산영역(13)을 갖춘 복수개의 메모리셀(11)과, 상기 공통소오스확산영역(13)과 병행하여 연장되면서 상기 복수개의 메모리셀(11)의 각 게이트가 접속되는 워드선(12), 상기 공통소오스 확산영역(13)과 전기적으로 접속된 1층째의 금속배선으로 이루어진 제 1 소오스배선(14) 및,상기 워드선(12)과 병행하여 연장되면서 상기 제 1 소오스배선(14)과 잔기적으로 접속된 2층째의 금속배선층으로 이루어진 제 2 소오스배선(17)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
2. 제1항에 있어서, 상기 제 1 소오스배선(14)이 상기 워드선(12)과 교차하는 방향으로 연장되어 있는것을 특징으로 하는 반도체기억장치.
3. 제1항에 있어서, 상기 제 2 소오스배선(17)은 상기 1개의 워드선마다 또는 인접한 복수의 워드선마다1개의 비율로 배치되고, 이들 각 제 2 소오스배선(17)에는 입력어드레스에 따라 독립적으로 전위가 인가되도록 된 것을 특징으로 하는 반도체기억장치.
4. 제1항에 있어서, 상기 메모리셀(11)이 데이터의 소거와 재기록이 가능한 불휘발성 메모리인 것을 특징으로 하는 반도체기억장치.
5. 소정 방향으로 연장된 공통소오스 확산영역(13)을 갖추면서 데이터의 소거와 재기록이 가능하며 데이터의 소거시에는 적어도 소오스확산층에 고전압이 인가되는 각각 복수개의 불휘발성 메모리셀로 이루어진 메모리셀어레이와, 상기 각 공통소오스 확산영역(13)과 병행하여 연장되면서 상기 복수개의 메모리셀의 게이트가 각각 공통으로 접속되는 복수의 워드선(MWL,SRD), 상기 각 공통소오스 확산영역(13)과 전기적으로 접속된 1층째의 금속배선으로 이루어진 복수의 제 1 소오스배선(77), 상기 워드선과 병행하여 연장되면서상기 각 제 1 소오스배선(77)과 전기적으로 접속된 2충째의 금속배선으로 이루어진 복수의 제 2 소오스배선(76) 및, 데이터의 소거시에 입력어드레스에 따른 1개의 제 2 소오스배선에만 고전압을 선택적으로 인가하면서 그외의 제 2 소오스배선에는 저전압을 병렬로 인가하는 제 2 디코드수단(75)을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
6. 제5항에 있어서, 상기 복수의 제 1 소오스배선(77)이 상기 워드선과 교차하는 방향으로 연장되어 있는 것을 특징으로 하는 반도체기억장치.
7. 제5항에 있어서, 상기 제 2 디코드수단(75)에는 상기 입력어드레스 외에 소거모드를 제어하기 위한제 1 제어신호(Erase)가 공급되는 것을 특징으로 하는 반도체기억장치.
8. 제5항에 있어서, 상기 제 2 디코드수단(75)이 상기 메모리셀어레이와 인접하여 배치되어 있는 것을특징으로 하는 반도체기억장치.
9. 제5항에 있어서, 상기 각 워드선이 메인워드선(MWL)과 복수의 섹숀워드선 (SWL)으로 구성되고,상기 제 2 디코드수단(75)에는 상기 입력어드레스로서 상기 메인워드선(MWL)의 신호가 인가되는 것을 특징으로 하는 반도체기억장치.
10. 제5항에 있어서, 상기 메모리셀어레이가 상기 워드선방향으로 복수의 섹숀으로 분할되어 있고, 각 섹숀마다 상기 제 2 소오스배선(76)이 설치되어 있는 것을 특징으로 하는 반도체기억장치.
11. 제5항에 있어서, 데이터의 소거시 상기 제 2 소오스배선(76)에는 일부에만 고전압이 선택적으로 인가되든가, 또는 모든 제 2 소오스배선(76)에 병렬로 고전압이 인가되도록 된 것을 특징으로 하는 반도체기억장치.
12. 제5항에 있어서, 상기 제 2 디코드수단(75)은 데이터의 소거시 입력어드레스에 따른 1개의 상기 제 2소오스배선(76)에만 고전압을 선택적으로 인가하든가, 또는 모든 제 2 소오스배선(76)에 고전압을 병렬로 인가하도록 된 것을 특징으로 하는 반도체기억장치.