JPH11250680A

JPH11250680A - 不揮発性半導体メモリ

Info

Publication number: JPH11250680A
Application number: JP4757498A
Authority: JP
Inventors: Hidemi Nomura; 英美野村; Akira Yoneyama; 晃米山; Kunihiko Shibusawa; 邦彦澁澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】不揮発性半導体メモリの大容量化により、ビ
ット線の容量性負荷を低減して動作の高速化を図り、且
つ、チップサイズの増大防止とパターレイアウトの容易
性を確保する。【解決手段】１つの主ビット線ＢＬ０に対して第１と
第２の分割ビット線ＢＬａ0、ＢＬｂ0を配置し、メモリ
セルアレイ１１を複数のブロックに分割する。メモリセ
ルアレイ１１の周辺部に選択トランジスタＱ０、Ｑ１お
よびディスチャージトランジスタＱ２、Ｑ３を配置し、
更に所定電位ＡＲＧＮＤの配線２０と選択信号ＤＣＢＬ
a、ＤＣＢＬbの配線２１、２２を配置する。選択トラン
ジスタＱ０、Ｑ１を形成する活性領域３０とディスチャ
ージトランジスタＱ２、Ｑ３を形成する活性領域３１と
をずらして配置し、分割ビット線ＢＬa0、ＢＬb0の配置
とゲート電極配線２３、２５の配置を簡素化する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。

【０００３】このようなメモリセルの構造には、大きく
２種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図３に示す如く、ドレイン１
とソース２の間に形成されたチャネル上に、フローティ
ングゲート４が絶縁膜３を介して一部がソース領域２に
重畳して形成され、また、コントロールゲート５が絶縁
膜６を介して一部がフローティングゲート４に重畳して
形成される。ドレイン領域１は隣のセルとの共通の領域
となり、コンタクトホール７を介してビット線８に接続
される。また、ソース領域２も隣のセルとの共通の領域
となる。

【０００４】このようなスプリットゲート型のメモリセ
ルを用いた不揮発性半導体メモリの概略構成を図４に示
す。複数のメモリセル１０がｎ×ｍの行及び列に配列さ
れてなるメモリセルアレイ１１において、各々のメモリ
セル１０は、各々ｎ本のワード線ＷＬ（0〜n-1）とｍ本
のビット線ＢＬ（0〜m-1）の交点に配置され、メモリセ
ル１０のコントロールゲート（図３の５）がワード線Ｗ
Ｌに接続され、ドレイン（図３の１）がビット線ＢＬに
接続される。また、隣接するワード線ＷＬに接続された
各行のメモリセル１０のソース（図３の２）は、共通ソ
ース線ＳＬ（0〜n/2-1）に各々接続される。例えば、ワ
ード線ＷＬ0とＷＬ1に接続されたメモリセルは、共通ソ
ース線ＳＬ0に接続される。ローアドレスデコーダ１２
は、印加されたローアドレスデータＲＡＤに基づいてワ
ード線ＷＬの１つを選択すると共に、消去モード、プロ
グラムモード、読み出しモードを各々示す信号ＥＳ、Ｐ
Ｇ、ＲＥとに基づいて、選択されたワード線ＷＬに各モ
ードに従った電圧を供給する。更に、ローアドレスデコ
ーダ１２は、選択されたワード線ＷＬに関連する共通ソ
ース線ＳＬに各モードに従った電圧を供給する。カラム
アドレスデコーダ１３は、印加されたカラムアドレスデ
ータＣＡＤに基づいてビット線ＢＬの１つを選択すると
共に、プログラムモード信号ＰＧ及び読み出しモード信
号ＲＥに従って選択されたビット線ＢＬに書き込み読み
出し制御回路１４で制御される電圧を印加する。

【０００５】一方、各ビット線ＢＬと電位線ＡＲＧＮＤ
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ１３のデコ
ード出力の反転信号＊Ｙ0から＊Ｙm-1によって制御され
るＭＯＳトランジスタ１５が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータＣＡＤをデコードした結果、ビット線Ｂ
Ｌ0が選択された場合、そのデコード出力＊Ｙ0は「Ｌ」
レベルとなり、その他のデコード出力＊Ｙ1から＊Ｙm-1
は「Ｈ」レベルとなる。従って、選択されたビット線Ｂ
Ｌ0以外のビット線ＢＬ1からＢＬm-1は、オンとなった
ＭＯＳトランジスタ１５を介して、電位線ＡＲＧＮＤに
接続される。

【０００６】次に、図３及び図４に基づいて、不揮発性
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。（１）消去モード消去モード信号ＥＳがアクティブになると、ローアドレ
スデコーダ１２は、ローアドレスデータＲＡＤによって
選択されたワード線ＷＬ（例えばＷＬ0とする）に消去
電圧Ｖｅ（例えば、１４．５Ｖ）を印加し、その他の選
択されないワード線ＷＬ1からＷＬn-1には接地電圧（０
Ｖ）を印加する。更に、ローアドレスデコーダ１２は、
全ての共通ソース線ＳＬ0からＳＬn/2-1に接地電位を印
加する。

【０００７】一方、カラムアドレスデコーダ１３は、全
てのデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルと
するため、全てのＭＯＳトランジスタ１５がオンとな
り、全てのビット線ＢＬは、電位線ＡＲＧＮＤに接続さ
れる。このとき、電位線ＡＲＧＮＤは、接地電位になっ
ているため、全てのビット線ＢＬは、接地電位が印加さ
れた状態になる。従って、ワード線ＷＬ0に接続された
全てのメモリセル１０のコントロールゲート５には、消
去電圧１４．５が印加され、ドレイン１及びソース２に
は０Ｖが印加される。メモリセル１０は、コントロール
ゲート５とフローティングゲート４の間の容量結合より
ソース２とフローティングゲート４の間の容量結合の方
が格段に大きいため、このときのフローティングゲート
４の電位は、ソース２との容量結合によりソース２と同
じ０Ｖに固定され、コントロールゲート５とフローティ
ングゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトン
ネル電流（Fowler-Nordheim Tunnel Current）がトンネ
ル酸化膜（図３の６ａ）を介して流れる。即ち、フロー
ティングゲート４に注入されていた電子がフローティン
グゲート４の突出部からコントロールゲート５に引き抜
かれる。このようにして、１つのワード線ＷＬに接続さ
れたメモリセル１０の一括消去が行われる。（２）プログラムモード（書き込みモード）プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ１２は、印加されたローアドレスデー
タＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷ
Ｌ0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を
印加し、その他の選択されないワード線ＷＬ１〜ＷＬn-
1には接地線圧０Ｖを印加する。更に、ローアドレスデ
コーダ１２は、選択されたワード線ＷＬ0に関わる共通
ソース線ＳＬ０にプログラム電圧Ｖｐ（例えば１２．２
Ｖ）を供給する。一方、カラムアドレスデコーダ１３
は、カラムアドレスデータＣＡＤに基づいて選択された
ビット線ＢＬ（例えばＢＬ0とする）を書き込み読み出
し回路１４に接続する。従って、選択されたビット線Ｂ
Ｌ0には、入出力端子Ｉ／Ｏに印加される書き込みデー
タに基づく電圧が印加される。例えば、入出力Ｉ／Ｏに
「０」が印加されている場合には、ビット線ＢＬ0には
書き込み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加さ
れ、入出力Ｉ／Ｏに「１」が印加されている場合には、
ビット線ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ
（４．０Ｖ）が印加される。また、選択されない他のビ
ット線ＢＬ1からＢＬm-1は、ＭＯＳトランジスタ１５に
よって書き込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定され
た電位線ＡＲＧＮＤに接続される。

【０００８】従って、ワード線ＷＬ0とビット線ＢＬ0で
指定されたメモリセル１０では、入出力Ｉ／Ｏが「０」
の時には、ソース２に１２．２Ｖ、ドレイン１に０．９
Ｖ、コントロールゲート５に２．０Ｖが印加される。こ
れにより、ドレイン１からソース２に向かってキャリア
が流れることになるが、フローティングゲート３とソー
ス２の容量結合のために、フローティングゲート４の電
圧は、ソース２の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜３を介してフロー
ティングゲート４に注入される。一方、選択されていな
いメモリセル１０では、ドレイン１、ソース２、コント
ロールゲート５の電圧がプログラム条件を満足しないた
め、フローティングゲート４への注入はなされない。（３）読み出しモード読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ１２は、ローアドレスデータＲＡＤに基
づき選択されたワード線ＷＬ（例えばＷＬ0とする）に
選択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての
共通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一
方、カラムアドレスデコーダ１３は、カラムアドレスデ
ータＣＡＤに基づき選択されたビット線ＢＬ（例えばＢ
Ｌ0）を書き込み読み出し回路１４に接続する。これに
より、ワード線ＷＬ0とビット線ＢＬ0によって選択され
たメモリセル１０に保持されたデータの読み出しが行わ
れる。一方、選択されないビット線ＢＬ1〜ＢＬm-1は、
接地電圧（０Ｖ）に保持された電位線ＡＲＧＮＤにＭＯ
Ｓトランジスタ１５を介して接続される。これにより、
カラムアドレスが遷移したときに他のビット線ＢＬの読
み出しの初期状態は、０Ｖから書き込み読み出し回路１
４によってバイアスされ、読み出しの誤動作が防止でき
る。

【０００９】上記した如く、各モードにおいて、ワード
線ＷＬ、ビット線ＢＬ、共通ソース線ＳＬに所定の電圧
を選択的に印加することによって、メモリセル１０の消
去条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、ＭＯＳ
トランジスタ１５は全てオンとなり、接地電圧０Ｖに設
定された電位線ＡＲＧＮＤに接続され、全てのビット線
ＢＬは、０Ｖにディスチャージされる。

【００１０】

【発明が解決しようとする課題】図４の不揮発性半導体
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が１６Ｍビット、３２Ｍビット、更
には、６４Ｍビットと多くなると、ビット線ＢＬの寄生
容量が飛躍的に増大する。即ち、１本のビット線ＢＬに
は、ドレイン１の接合容量が並列に接続されるため、メ
モリセル１０の接続数が２倍又は４倍になれば、寄生容
量も２倍又は４倍になるのである。これにより、書き込
み呼び出し回路１４の負荷が大きくなり、書き込み時間
及び読み出し時間が長くなってしまう。また、ビット線
ＢＬをＭＯＳトランジスタ１５によって電位線ＡＲＧＮ
Ｄに接続して、所定電圧にディスチャージ（又はプリチ
ャージ）するための時間も長くなってしまう。結果的に
不揮発性半導体メモリの動作スピードが低下し、特性の
悪化を招くことになる。

【００１１】

【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線と、前記複数の分割ビット線
のいずれかを選択して前記主ビット線に接続する選択ト
ランジスタと、前記分割ビット線と所定電位との間に設
けたディスチャージトランジスタとを設けたものであ
り、これにより、分割されたビット線が選択的にカラム
アドレスデコーダに接続されるため、書き込み読み出し
回路の容量性負荷が軽減されることになる。

【００１２】第２に、前記選択トランジスタと前記ディ
スチャージトランジスタとを前記メモリセルアレイの周
辺部に配置すると共に、前記選択トランジスタに対して
前記ディスチャージトランジスタをずらして配置し、少
なくとも１つの選択トランジスタと１つのディスチャー
ジトランジスタとを連続する共通のゲート電極配線で接
続したものであり、これにより、メモリセルより配列ピ
ッチが大きい選択トランジスタとディスチャージトラン
ジスタとを、チップサイズを増大させることなくレイア
ウトすることが可能になる。

【００１３】

【発明の実施の形態】図１は、メモリセルアレイのパタ
ーンレイアウトを示した平面図であり、図２はその回路
構成を示す回路図である。先ずは図２を参照して、本実
施の形態の回路構成を説明する。図２において、ローア
ドレスデコーダ１２、カラムアドレスデコーダ１３及び
書き込み読み出し回路１４は、前述の図４の回路とほぼ
同一であるため、説明を略す。

【００１４】メモリセルアレイは、各々ｋ×２ｍの行及
び列にメモリセル７が配置された構成である。ワード線
はＷＬ0〜ＷＬk-1、共通ソース線はＳＬ0〜ＳＬk/2-1で
ある。また、カラムアドレスデコーダ１３から導出され
た主ビット線はＢＬ0〜ＢＬm-1である。主ビット線ＢＬ
0〜ＢＬm-1の各々には、第１の分割ビット線ＢＬa0〜Ｂ
Ｌam-1と第２の分割ビット線ＢＬb0〜ＢＬbm-1との２本
の分割ビット線が設けられ、このメモリセルアレイを第
１の分割ビット線ＢＬa0〜ＢＬam-1に接続された第１の
セルアレイブロックと、第２の分割ビット線ＢＬb0〜Ｂ
Ｌbm-1に接続された第２のセルアレイブロックとの２つ
のブロックに分離する。この結果、ｍ本の主ビット線Ｂ
Ｌ０〜ＢＬｍに対して２倍の本数の分割ビット線が設け
られる。

【００１５】各第１の分割ビット線ＢＬa0〜ＢＬam-1と
各主ビット線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢ
Ｌaによって制御される選択トランジスタＱ０、Ｑ４が
設けられる。更に、各第1の分割ビット線ＢＬa0〜ＢＬa
m-1と電位線ＡＲＧＮＤの間には、制御信号ＤＣＢＬbに
よって制御される選択トランジスタＱ２、Ｑ７が設けら
れる。同様に、各第２のビット線ＢＬb0〜ＢＬbm-1と各
主ビット線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢＬ
bによって制御される選択トランジスタＱ１、Ｑ５が設
けられ、各第２のビット線ＢＬb0〜ＢＬbm-1と電位線Ａ
ＲＧＮＤの間には、制御信号ＤＣＢＬaによって制御さ
れる選択トランジスタＱ３、Ｑ６が設けられる。

【００１６】制御信号ＤＣＢＬa及びＤＣＢＬbは、図示
しないアドレスデータ検出回路からアドレスデータの内
容によって出力されるものである。即ち、制御信号ＤＣ
ＢＬaは、アドレスデータが第１の分割ビット線ＢＬa0
〜ＢＬam-1に接続された第１のセルアレイブロックを選
択する内容である場合に「Ｈ」レベルとなる信号であ
り、制御信号ＤＣＢＬbは、アドレスデータが第２の分
割ビット線ＢＬb0〜ＢＬbm-1に接続された第２のセルア
レイブロックを選択する場合に「Ｈ」レベルとなる信号
である。従って、制御信号ＤＣＢＬaが「Ｈ」になる
と、選択トランジスタＱ０及びＱ３がオンとなり、第１
の分割ビット線ＢＬa０が主ビット線ＢＬ０に接続さ
れ、第２の分割ビット線ＢＬb０は、電位線ＡＲＧＮＤ
に接続される。また、制御信号ＤＣＢＬbが「Ｈ」レベ
ルになると上述と逆になる。

【００１７】本実施の形態の、各動作モード（消去モー
ド、プログラムモード、読み出しモード）におけるメモ
リセルアレイ１１の電位関係は従来例と同様であるので
説明を省略する。制御信号ＤＣＢＬa及びＤＣＢＬbが互
いに反転信号、即ち、相補信号になっていることで、分
割ビット線ＢＬa0、ＢＬb0のうちいずれかを主ビット線
ＢＬ０に接続し、他方をＡＲＧＮＤ配線によって所定電
位に接続して、メモリセルアレイ内の特定セルを選択す
る動作が従来例と異なる。

【００１８】加えて、上記の各動作モード以外のスタン
バイモードにおいては、誤動作の防止及び次のモードへ
の急速な立ち上がりのために、メモリセルアレイの全て
のビット線を接地電圧にディスチャージする必要があ
る。そこで、制御信号ＤＣＢＬa及びＤＣＢＬbは、互い
に「Ｈ」レベルとし、また、カラムアドレスデコーダ１
０の出力＊Ｙも全て「Ｈ」レベルとする。これにより、
選択及びディスチャージトランジスタＱ０〜Ｑ７は全て
オンとなり、主ビット線ＢＬ、分割ビット線ＢＬa、Ｂ
Ｌbは、接地電圧に設定された電位線ＡＲＧＮＤに接続
されてディスチャージされる。

【００１９】図１は上述の回路構成を具現化した集積回
路装置の、パターンレイアウトを示す平面図である。図
面中央付近に配置されたメモリセルアレイ１１は、各メ
モリセル１０が図３に示したフローティングゲート型フ
ラッシュメモリ素子によって構成される。すなわち、素
子のコントロールゲート５が延在することによってワー
ド線ＷＬ０〜ＷＬk-1を構成し、ソース領域２が各メモ
リセル１０に跨って延在することにより共通ソース線Ｓ
Ｌ０〜ＳＬk-1を構成する。また、各分割ビット線ＢＬa
0〜ＢＬam-1、ＢＬb0〜ＢＬbm-1がコンタクト孔７を介
して各メモリセル１０のドレイン領域１に接続される。

【００２０】メモリセルアレイ１１に対して、その両側
（図１ではメモリセルアレイ１１の上下）に選択トラン
ジスタＱ０、Ｑ１、Ｑ４、Ｑ５が配置され、更にその外
側にはディスチャージトランジスタＱ２、Ｑ４、Ｑ６、
Ｑ７が配置される、更にその外側に所定電位であるＡＲ
ＧＮＤを印加する電極配線２０と、制御信号ＤＣＢＬ
a、ＤＣＢＬbを印加するための電極配線２１、２２が配
置されている。二本の分割ビット線ＢＬa0、ＢＬb0と１
組の選択トランジスタＱ０、Ｑ１、及び１組のディスチ
ャージトランジスタＱ２、Ｑ３を一つの単位として、こ
れらが略同一ピッチの繰り返しパターンで形成されてい
る。また、メモリセルアレイ１１を中心として対象パタ
ーンになるように、二本の分割ビット線ＢＬa1、ＢＬb1
と１組の選択トランジスタＱ４、Ｑ５、及び１組のディ
スチャージトランジスタＱ６、Ｑ７をメモリセルアレイ
１１の反対側に配置している。更に、主ビット線ＢＬ０
に関与する分割ビット線ＢＬa0、ＢＬb0を、選択トラン
ジスタＱ０、Ｑ１の位置する図面下方から選択トランジ
スタＱ４、Ｑ５の位置する図面上方に延在して終端させ
るのに対して、隣の主ビット線ＢＬ１に関与する分割ビ
ット線ＢＬa1、ＢＬb1は図面上方から図面下方に延在し
て終端させる。これらの分割ビット線は、一つの主ビッ
ト線ＢＬ０に関与する分割ビット線ＢＬa0の次に隣の主
ビット線ＢＬ１に関与する分割ビット線ＢＬa1というよ
うに、交互に互い違いに配置する。つまり分割ビット線
を、ＢＬa0、ＢＬb0、ＢＬa1、ＢＬb1・・・・の順に、等間
隔で平行に配置する。このように交互に配置することに
よって、メモリセルアレイ１１のセルピッチよりパター
ンサイズが大きくなる選択及びディスチャージトランジ
スタを、前記セルピッチの範囲内に収納した。

【００２１】選択トランジスタＱ０、Ｑ１とＱ４、Ｑ５
は、各々がＬＯＣＯＳ酸化膜で囲まれた共通の活性領域
３０（図中、砂状の塗りつぶし部分）に、２本のゲート
電極を配置し、ソース（またはドレイン）を共通として
構成したＭＯＳ型トランジスタで構成される。該共通ソ
ース（またはドレイン）はスルーホールを介して双方向
矢印で簡略的に示した主ビット線ＢＬ０、ＢＬ１に接続
され、接続された主ビット線はカラムアドレスデコーダ
１３に接続される。尚、主ビット線ＢＬ０、ＢＬ１は第
１と第２の分割ビット線ＢＬa0〜ＢＬam-1、ＢＬb0〜Ｂ
Ｌbm-1と平行に延在し且つ層間絶縁された電極配線から
なる。この実施形態では、メモリセルアレイの下方に設
置された選択トランジスタＱ０、Ｑ１が主ビット線ＢＬ
０に、メモリセルアレイの上方に設置された選択トラン
ジスタＱ４、Ｑ５が主ビット線ＢＬ１に各々接続され
る。

【００２２】同じくディスチャージトランジスタＱ２、
Ｑ４とＱ６、Ｑ７も、各々がＬＯＣＯＳ酸化膜で囲まれ
た共通の活性領域３１（図中、砂状の塗りつぶし部分）
に、２本のゲート電極を配置し、ソース（またはドレイ
ン）を共通として構成したＭＯＳ型トランジスタからな
る。該共通ソース（またはドレイン）は所定電位ＡＲＧ
ＮＤを印加する電極配線２０に接続される。

【００２３】主ビット線ＢＬ０に関与する分割ビット線
ＢＬa0は、選択トランジスタＱ０のドレイン（またはソ
ース）に接続される他、そのまま約４５度の角度で斜行
するように延在してディスチャージトランジスタＱ２の
ドレイン（またはソース）に接続される。また、分割ビ
ット線ＢＬb0は選択トランジスタＱ１のドレイン（また
はソース）に接続される他、分割ビット線ＢＬb0と平行
に斜めに延在してディスチャージトランジスタＱ３のド
レイン（またはソース）に接続される。同様に、主ビッ
ト線ＢＬ１に関与する分割ビット線ＢＬa1は、選択トラ
ンジスタＱ４とディスチャージトランジスタＱ７に接続
され、分割ビット線ＢＬb1は選択トランジスタＱ５とデ
ィスチャージトランジスタＱ６に接続される。

【００２４】選択トランジスタＱ１のゲート電極配線２
５は、チップ上を直線的に延在してディスチャージトラ
ンジスタＱ２のゲート電極となり、更に延在して選択信
号ＤＣＢＬｂの配線２２にスルーホールを介して接続さ
れる。このとき、ゲート電極配線２５は各トランジスタ
Ｑ１、Ｑ２のゲート電極から連続して延在するポリシリ
コン配線層で構成される。同じく選択トランジスタＱ０
のゲート電極配線２３は、チップ上を分割ビット線ＢＬ
a0の斜行する箇所と直行するように延在して隣の主ビッ
ト線に関係するディスチャージトランジスタ（トランジ
スタＱ３に相当する）のゲート電極となり、そして選択
信号ＤＣＢＬａの配線２１に接続される。これも各トラ
ンジスタのゲート電極から連続するポリシリコン配線層
で構成される。尚、分割ビット線ＢＬa0とゲート電極配
線２３、及び分割ビット線ＢＬb0とゲート電極配線２７
とは、層間絶縁により絶縁され、交差している。

【００２５】各トランジスタは連続の繰り返しパターン
で構成されるので、ディスチャージトランジスタＱ３の
ゲート電極配線２７は、隣のビット線に関係する選択ト
ランジスタ（選択トランジスタＱ０に相当する）のゲー
ト電極配線（ゲート電極配線２３に相当する）となる。
また、メモリセルアレイ１１を挟みこれらの配置と対称
になるような形状で、選択トランジスタＱ４のゲート電
極配線２６とディスチャージトランジスタＱ６のゲート
電極とが、および選択トランジスタＱ５のゲート電極配
線２４と隣のビット線に関係するディスチャージトラン
ジスタのゲート電極とが連結されている。

【００２６】そして、各選択トランジスタＱ０、Ｑ１と
ディスチャージトランジスタＱ２、Ｑ４の活性領域３
０、３１を、選択トランジスタＱ１のゲートとディスチ
ャージトランジスタＱ２のゲートとが一直線に位置する
ような位置関係に、互い違いにずれるように配置してあ
る。図２の回路図から明らかなように、選択トランジス
タＱ０、Ｑ１とディスチャージトランジスタＱ２、Ｑ３
には相補信号を互い違いに印加する事が必須となるの
で、このような配置にすることにより、できるだけ多く
の配線を共用化し、配線パターンを簡素化したものであ
る。

【００２７】特に、ゲート電極配線２５にあっては、選
択トランジスタＱ１のゲートと電極２２間の接続、及び
ディスチャージトランジスタＱ２のゲートと電極２２間
の接続を、一本の共通のゲート電極配線２５だけで済ま
せることができるのである。一方のゲート電極配線２
３、２７と分割ビット線ＢＬa0、ＢＬb0にあっては、極
端に長く引き回されることを防止できる。

【００２８】尚、図１に示された実施形態では、メモリ
セルアレイは、第１と第２のセルアレイブロックの２つ
に分割された例を示したが、４ブロック、または、６ブ
ロックなどに分割しても良い。例えば、４ブロックに分
割する場合には、図１のパターンと同一構成のパターン
を繰り返して配置して第３と第４のセルアレイブロック
とする。この場合、制御信号ＤＣＢＬaとＤＣＢＬbに相
当する制御信号は、例えばＤＣＢＬcとＤＣＢＬdとし、
互いに相補的な信号とするが、ローアドレスデータＲＡ
Ｄによって、第１と第２のセルアレイブロックのいずれ
かが選択されたときは、制御信号ＤＣＢＬcとＤＣＢＬd
は、「Ｌ」レベルとして第３と第４のセルアレイブロッ
クのビット線をフローティング状態として、主ビット線
に接続されないようにする。逆に、第３と第４のセルア
レイブロックが選択されたときには、制御信号ＤＣＢＬ
aとＤＣＢＬbが「Ｌ」レベルとなる。

【００２９】

【発明の効果】以上の説明のごとく、分割されたセルア
レイブロックの第１と第２の分割ビット線ＢＬａ、ＢＬ
ｂは、そのブロックが選択された時のみカラムアドレス
デコーダ１０の主ビット線ＢＬに接続されるため、書き
込み読み出し回路１１の容量性負荷が低減される。ま
た、選択されないセルアレイブロックの分割ビット線
は、ディスチャージトランジスタによって電位線ＡＲＧ
ＮＤに接続されるため、そのブロックが選択された時の
初期値が一定となり、誤動作が防止できる。また、各モ
ードにおける印加電圧条件を低容量性負荷によって達成
できるので、不揮発性半導体メモリの高速動作が実現で
きる。

【００３０】更に、分割ビット線ＢＬa0、ＢＬb0に関わ
る選択トランジスタＱ０、Ｑ１とディスチャージトラン
ジスタＱ２、Ｑ３との配置をずらすことによって、各ト
ランジスタと制御信号ＤＣＢＬａ、ＤＣＢＬｂ及び所定
電位ＡＲＧＮＤ間の配線を少ない本数で済ませ、パター
ンを簡素化し、その設計を容易ならしめるものである。
そして、選択トランジスタＱ０、Ｑ１とディスチャージ
トランジスタＱ２、Ｑ３との配線を簡素化して配置間隔
を狭めることにより、メモリセルアレイ１１のセルピッ
チを無用に増大することなく、チップサイズの縮小を図
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す平面図である。

【図２】本発明の実施の形態を説明する回路図である。

【図３】不揮発性半導体メモリのセル構造を示す断面図
である。

【図４】従来例を示す回路図である。

【符号の説明】

１０メモリセル１１メモリセルアレイ１２ローアドレスデコーダ１３カラムアドレスデコーダ３０、３１活性領域ＢＬ０、ＢＬ１主ビット線ＢＬa、ＢＬb 分割ビット線Ｑ０、Ｑ１、Ｑ４、Ｑ５選択トランジスタＱ２、Ｑ３、Ｑ６、Ｑ７ディスチャージトランジス
タ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルが複数のワー
ド線及びビット線に配置されたメモリセルアレイと、ロ
ーアドレスデータに基づいて前記ワード線を選択するロ
ーデコーダと、カラムアドレスデータに基づいて前記ビ
ット線を選択するカラムデコーダを備えた不揮発性半導
体メモリにおいて、前記ビット線に、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線とを設け、前記メモリセルアレイの周辺部に、前記複数の分割ビッ
ト線のいずれかを選択して前記主ビット線に接続する選
択トランジスタを配置し、更にその外側に前記分割ビッ
ト線を所定電位に接続するディスチャージトランジスタ
とを設け、前記選択トランジスタと前記ディスチャージトランジス
タとを所定間隔で繰り返しパターンで配置すると共に、
前記選択トランジスタに対して前記ディスチャージトラ
ンジスタをずらして配置し、少なくとも１つの選択トラ
ンジスタと１つのディスチャージトランジスタとが、連
続する共通のゲート電極配線で接続されていることを特
徴とする不揮発性半導体メモリ。
【請求項２】前記共通のゲート電極配線が直線状に延
在することを特徴とする請求項１記載の不揮発性半導体
メモリ。
【請求項３】前記選択トランジスタと前記ディスチャ
ージトランジスタとを、前記メモリセルアレイを挟むよ
うに相対向する位置に配置したことを特徴とする請求項
１記載の不揮発性半導体メモリ。
【請求項４】１本の前記主ビット線に関する前記複数
の分割ビット線が２本であることを特徴とする請求項１
記載の不揮発性半導体メモリ。