KR100315412B1

KR100315412B1 - 불휘발성 반도체 메모리

Info

Publication number: KR100315412B1
Application number: KR1019990006577A
Authority: KR
Inventors: 노무라히데이; 요네야마아끼라; 시부사와구니히꼬
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1998-02-27
Filing date: 1999-02-26
Publication date: 2001-11-28
Also published as: US6188605B1; KR19990072990A; TW412861B

Abstract

불휘발성 반도체 메모리의 고집적화에 수반한, 비트선의 용량성 부하를 저감시켜 동작의 고속화를 꾀하고, 또한 칩 사이즈의 증대 방지와 패턴 레이아웃의 용이성을 확보하도록 이루어진 것으로, 하나의 주비트선 BL0에 대해 제1과 제2 분할 비트선 BLa0, BLb0을 배치하고, 메모리 셀 어레이(11)를 복수의 블럭으로 분할한다. 메모리 셀 어레이(11)의 서로 대향하는 양측에 선택 트랜지스터 Q0, Q1, Q4, Q5 및 방전 트랜지스터 Q2, Q3, Q6, Q7을 배치하고, 또한 소정 전위 ARGND의 배선(20)과 선택 신호 DCBLa, DCBLb의 배선(21, 22)을 배치한다. 메모리 셀 어레이(11)와 각 제어 트랜지스터 및 제어 신호선을 1단위 패턴으로서 이것을 여러개 나열하고, 이들을 관통하도록 주비트선을 연장시켜 각 단위 패턴의 선택 트랜지스터를 접속한다.

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}

본 발명은, 플로우팅 게이트 및 컨트롤 게이트를 구비한 메모리 트랜지스터를 이용한 불휘발성 반도체 메모리에 관한 것이다.

메모리 셀이 단일의 트랜지스터로 이루어지는 전기적으로 소거 가능한 프로그램 ROM(EEPROM : Electricaly Erasable Programmable ROM)에서는, 플로우팅 게이트와 컨트롤 게이트를 구비한 2중 게이트 구조의 트랜지스터에 의해 각 메모리 셀이 구성된다. 이러한 2중 게이트 구조의 트랜지스터의 경우, 플로우팅 게이트의 드레인 영역으로부터 주입되는 열 전자를 소스 영역측을 향해 가속하고, 게이트 절연막을 통과시켜 플로우팅 게이트에 주입함으로써 정보의 기록이 행해진다. 그리고, 플로우팅 게이트에 전하가 주입되었는지의 여부에 따른 메모리 셀 트랜지스터의 동작 특성의 차를 검출함으로써, 정보의 판독이 행해진다.

이러한 메모리 셀의 구조에는, 크게 2종류가 있는데, 하나는 스택 게이트형이라고 불리고, 또 하나는 스플리트 게이트형이라고 불린다. 특히, 스플리트 게이트의 메모리 셀은, 도 5에 도시된 바와 같이 드레인(1)과 소스(2) 사이에 형성된 채널 상에, 플로우팅 게이트(4)가 절연막(3)을 통해 일부가 소스 영역(2)에 중첩하여 형성되고, 또한 컨트롤 게이트(5)가 절연막(6)을 통해 일부가 플로우팅 게이트(4)에 중첩하여 형성된다. 드레인 영역(1)은 이웃한 셀과의 공통 영역이 되고, 컨택트 홀(7)을 통해 비트선(8)에 접속된다. 또한, 소스 영역(2)도 이웃한 셀과의 공통 영역이 된다.

이러한 스플리트 게이트형의 메모리 셀을 이용한 불휘발성 반도체 메모리의 개략 구성을 도 6에 도시한다. 복수의 메모리 셀(10)이 n × m의 행 및 열로 배열되어 이루어지는 메모리 셀 어레이(11)에서, 각각의 메모리 셀(10)은, 각각 n개의 워드선 WL(0 ∼ n-1)과 m 개의 비트선 BL(0 ∼ m-1)의 교점에 배치되고, 메모리 셀(10)의 컨트롤 게이트(도 5의 5)가 워드선 WL에 접속되고, 드레인(도 5의 1)이 비트선 BL에 접속된다. 또한, 인접하는 워드선 WL에 접속된 각 행의 메모리 셀(10)의 소스(도 5의 2)는, 공통 소스선 SL(0∼n/2-1)에 각각 접속된다. 예를 들면, 워드선 WL0과 WL1에 접속된 메모리 셀은, 공통 소스선 SL0에 접속된다. 로우 어드레스 디코더(12)는, 인가된 로우 어드레스 데이타 RAD에 기초하여 워드선 WL의 하나를 선택함과 동시에, 소거 모드, 프로그램 모드, 판독 모드를 각각 나타내는 신호 ES, PG, RE에 기초하여, 선택된 워드선 WL에 각 모드에 따른 전압을 공급한다. 또한, 로우 어드레스 디코더(12)는, 선택된 워드선 WL에 관련하는 공통 소스선 SL에 각모드에 따른 전압을 공급한다. 컬럼 어드레스 디코더(13)는, 인가된 컬럼 어드레스 데이타 CAD에 기초하여 비트선 BL의 하나를 선택함과 동시에, 프로그램 모드 신호 PG 및 판독 모드 신호 RE에 따라 선택된 비트선 BL에 기록 판독 제어 회로(14)에서 제어되는 전압을 인가한다.

한편, 각 비트선 BL과 전위선 ARGND 사이에는, 소거 모드시 및 판독 모드시의 비트선의 방전과 프로그램 모드시의 오기록을 방지하기 위해, 컬럼 어드레스 디코더(13)의 디코드 출력의 반전 신호 *Y0으로부터 *Ym-1에 의해 제어되는 MOS 트랜지스터(15)가 각각 설치된다. 예를 들면, 판독 모드시 및 프로그램 모드시에, 컬럼 어드레스 데이타 CAD를 디코드한 결과, 비트선 BL0이 선택된 경우, 그 디코드 출력 *Y0은「L」레벨이 되고, 그 밖의 디코드 출력 *Y1로부터 *Ym-1은 「H」레벨이 된다. 따라서, 선택된 비트선 BL0이외의 비트선 BL1로부터 BLm-1은, 온이 된 MOS 트랜지스터(15)를 통해, 전위선 ARGND에 접속된다.

이어서, 도 5 및 도 6에 기초하여 불휘발성 반도체 메모리의 소거 모드, 프로그램 모드, 판독 모드를 설명한다.

(1) 소거 모드

소거 모드 신호 ES가 활성화되면, 로우 어드레스 디코더(12)는 로우 어드레스 데이타 RAD에 의해 선택된 워드선 WL (예를 들면 WL0으로 함)에 소거 전압 Ve(예를 들면, 14.5V)를 인가하고, 그 밖의 선택되지 않은 워드선 WL1로부터 WLn-1에는 접지 전압(0V)을 인가한다. 또한, 로우 어드레스 디코더(12)는, 모든 공통 소스선 SL0으로부터 SLn/2-1에 접지 전위를 인가한다.

한편, 컬럼 어드레스 디코더(13)는, 모든 디코드 반전 출력 *Y0 ∼ *Ym-1을「H」레벨로 하기 때문에, 모든 MOS 트랜지스터(15)가 온이 되고, 모든 비트선 BL은 전위선 ARGND에 접속된다. 이 때, 전위선 ARGND는 접지 전위로 되기 때문에, 모든 비트선 BL은, 접지 전위가 인가된 상태가 된다. 따라서, 워드선 WL0에 접속된 모든 메모리 셀(10)의 컨트롤 게이트(5)에는, 소거 전압 14.5V가 인가되고, 드레인(1) 및 소스(2)에는 0V가 인가된다. 메모리 셀(10)은, 컨트롤 게이트(5)와 플로우팅 게이트(4) 사이의 용량 결합보다 소스(2)와 플로우팅 게이트(4) 사이의 용량 결합이 각별히 크기 때문에, 이 때의 플로우팅 게이트(4)의 전위는, 소스(2)와의 용량 결합에 의해 소스(2)와 동일한 0V로 고정되고, 컨트롤 게이트(5)와 플로우팅 게이트(4)의 전위차가 14.5V가 되고, F-N 터널 전류(Fowler-Nordheim Tunnel Current)가 터널 산화막(도 4의 6a)을 통해 흐른다. 즉, 플로우팅 게이트(4)에 주입되어 있던 전자가 플로우팅 게이트(4)의 돌출부로부터 컨트롤 게이트(5)로 방출된다. 이러한 방식으로, 하나의 워드선 WL에 접속된 메모리 셀(10)의 일괄 소거가 행해진다.

(2) 프로그램 모드(기록 모드)

프로그램 모드 신호 PG가 활성화되면, 로우 어드레스 디코더(12)는, 인가된 로우 어드레스 데이타 RAD에 기초하여 선택되는 워드선 WL(예를 들면 WL0으로 함)에 선택 전압 Vgp(예를 들면, 2.0V)를 인가하고, 그 밖의 선택되지 않은 워드선 WL1∼WLn-1에는 접지 전압 0V를 인가한다. 또한, 로우 어드레스 디코더(12)는, 선택된 워드선 WL0에 따른 공통 소스선 SL0에 프로그램 전압 Vp(예를 들면 12.2V)를 공급한다. 한편, 컬럼 어드레스 디코더(13)는, 칼럼 어드레스 데이타 CAD에 기초하여 선택된 비트선 BL(예를 들면 BL0으로 함)을 기록 판독 회로(14)에 접속한다.따라서, 선택된 비트선 BL0에는 입출력 단자 I/O에 인가되는 기록 데이타에 기초하는 전압이 인가된다. 예를 들면, 입출력 I/O에 「0」이 인가되는 경우에는, 비트선 BL0에는 기록 가능 소스 전압 Vse(0.9V)가 인가되고, 입출력 I/O에 「1」이 인가되는 경우에는, 비트선 BL0에는 기록 소스 전압 Vsd(4.0V)가 인가된다. 또한, 선택되지 않은 다른 비트선 BL1로부터 BLm-1은, MOS 트랜지스터(15)에 의해 기록 금지 전압 Vsd(4.0V)에 설정된 전위선 ARGND에 접속된다.

따라서, 워드선 WL0과 비트선 BL0으로 지정된 메모리 셀(10)에서는, 입출력 I/O가 「0」일 때에는, 소스(2)에 12.2V, 드레인(1)에 0.9V, 컨트롤 게이트(5)에 2.0V가 인가된다. 이에 따라, 드레인(1)으로부터 소스(2)를 향해 캐리어가 흐르게 되지만, 플로우팅 게이트(3)와 소스(2)의 용량 결합때문에, 플로우팅 게이트(4)의 전압은, 소스(2)의 전위와 거의 동일해진다. 따라서 캐리어는 열 전자로서 절연막(3)을 통해 플로우팅 게이트(4)에 주입된다. 한편, 선택되지 않은 메모리 셀(10)에서는, 드레인(1), 소스(2), 컨트롤 게이트(5)의 전압이 프로그램 조건을 만족하지 않기 때문에, 플로우팅 게이트(4)에의 주입은 이루어지지 않는다.

(3)판독 모드

판독 모드 신호 RE가 활성화되면, 로우 어드레스 디코더(12)는, 로우 어드레스 데이타 RAD에 기초하여 선택된 워드선 WL(예를 들면 WL0으로 함)에 선택 전압 Vgr(4.0V)을 인가함과 동시에, 모든 공통 소스선 SL에 접지 전압(0V)을 인가한다. 한편, 컬럼 어드레스 디코더(13)는, 컬럼 어드레스 데이타 CAD에 기초하여 선택된 비트선 BL(예를 들면 BL0)을 기록 판독 회로(14)에 접속한다. 이에 따라, 워드선WL0과 비트선 BL0에 의해 선택된 메모리 셀(10)로 유지된 데이타의 판독이 행해진다. 한편, 선택되지 않은 비트선 BL1∼BLm-1은, 접지 전압(0V)으로 유지된 전위선 ARGND에 MOS 트랜지스터(15)를 통해 접속된다. 이에 따라, 컬럼 어드레스가 천이했을 때에 다른 비트선 BL의 판독의 초기 상태는, 0V로부터 기록 판독 회로(14)에 의해 바이어스되고, 판독의 오동작을 방지할 수 있다.

상기된 바와 같이, 각 모드에서 워드선 WL, 비트선 BL, 공통 소스선 SL에 소정의 전압을 선택적으로 인가함으로써, 메모리 셀(10)의 소거 조건, 프로그램 조건, 판독 조건을 만족시키도록 할 수 있다. 또한, 상기된 모드이외의 스탠바이 모드에서는, MOS 트랜지스터(15)는 전부 온이 되고, 접지 전압 0V로 설정된 전위선 ARGND에 접속되고, 모든 비트선 BL은 0V로 방전된다.

도 6의 불휘발성 반도체 메모리에서, 반도체 제조 기술의 진보에 따라 미세 화가 점점 진행되고, 기억 용량이 16M비트, 32M비트, 또는 64M비트로 많아지면, 비트선 BL의 기생 용량이 비약적으로 증대한다. 즉, 하나의 비트선 BL에는, 드레인(1)의 접합 용량이 병렬로 접속되기 때문에, 메모리 셀(10)의 접속수가 2배 또는 4배가 되면, 기생 용량도 2배 또는 4배가 되는 것이다. 이에 따라, 기록 판독 회로(14)의 부하가 커지고, 기록 시간 및 판독 시간이 길어지게 된다. 또한, 비트선 BL을 MOS 트랜지스터(15)에 의해 전위선 ARGND에 접속하여 소정 전압에 방전(또는 프리차지)하기 위한 시간이 길어지게 된다. 결과적으로 불휘발성 반도체 메모리의 동작 스피드가 저하하고, 특성의 악화를 초래하게 된다.

본 발명은, 상술한 점에 감안하여, 창작된 것으로, 미세화, 고집적화에서도, 불휘발성 반도체 메모리의 고집적화에 수반하는, 비트선의 용량성 부하를 저감시켜 동작의 고속화를 꾀하고, 또한 칩 사이즈의 증대 방지와 패턴 레이아웃의 용이화를 꾀하는 것을 목적으로 한다.

그래서 본 발명에서는, 첫번째로 복수의 불휘발성 메모리 셀이 복수의 워드선 및 비트선에 배치된 메모리 셀 어레이와, 로우 어드레스 데이타에 기초하여 상기 워드선을 선택하는 로우디코더와, 컬럼 어드레스 데이타에 기초하여 상기 비트선을 선택하는 컬럼 디코더를 구비한 불휘발성 반도체 메모리에서,

상기 메모리 셀 어레이는, 상기 컬럼 어드레스 디코더에 접속되는 복수의 주비트선과, 상기 주비트선 각각에 접속되는 복수의 분할 비트선과, 상기 복수의 분할 비트선 중 어느 하나를 선택하여 상기 주비트선에 접속하는 선택 트랜지스터를 설치하는 것으로, 이에 따라 분할된 비트선이 선택적으로 컬럼 어드레스 디코더에 접속되기 때문에, 기록 판독 회로의 용량성 부하가 경감되게 된다.

제2로, 상기 메모리 셀 어레이의 서로 대향하는 양방의 측에, 선택 트랜지스터, 방전 트랜지스터, 전극 배선을 배치하여 단위 패턴을 구성하고,

상기 단위 패턴을 여러개 반복 배치하고, 상기 주비트선을 각 단위 패턴에 걸쳐 연장시켜 각 패턴의 선택 트랜지스터에 접속한 것으로, 이에 따라 메모리 셀보다 배열 피치가 큰 선택 트랜지스터등을, 칩 사이즈를 증대시키지 않고 레이아웃하는 것이 가능해진다.

도 1은 본 발명의 실시예를 나타내는 평면도.

도 2는 메모리 셀 어레이 부분을 나타내는 평면도.

도 3은 메모리 셀 어레이의 주비트선을 나타내기 위한 평면도.

도 4는 본 발명의 실시예를 설명하는 회로도.

도 5는 불휘발성 반도체 메모리의 셀 구조를 나타내는 단면도.

도 6은 종래 예를 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리 셀

11, 11a, 11b, 11c : 메모리 셀 어레이

12 : 로우 어드레스 디코더

13 : 컬럼 어드레스 디코더

14 : 기록 판독 회로

20 : ARGND 전극 배선

21 : DCBLa 전극 배선

22 : DCBLb 전극 배선

23 : Q0 게이트 전극 배선

25 : Q1 게이트 전극 배선

27 : 게이트 전극 배선

30, 31 : 활성 영역

40, 42 : 볼록부

41 : 관통 홀

도 1은, 본 발명에 따른 메모리 장치의 개략 구성을 나타내는 평면도이고, 도 2는 메모리 셀 어레이 부분의 패턴 레이아웃을 도시한 평면도이고, 도 3은 주비트선의 패턴 레이아웃을 도시하는 평면도이고, 도 4는 회로 구성을 도시하는 회로도이다. 우선은 도 4를 참조하여, 본 실시예의 회로 구성을 설명한다.

도 4에서, 로우 어드레스 디코더(12), 컬럼 어드레스 디코더(13) 및 기록 판독 회로(14)는, 상술된 도 6의 회로와 거의 동일하기 때문에, 설명을 생략한다.

메모리 셀 어레이는, 각각 k × 2m의 행 및 열에 메모리 셀(10)이 배치된 구성이다. 워드선은 WL0 ∼ WLk-1, 공통 소스선은 SL0 ∼ SLk/2-1이다. 또한, 컬럼 어드레스 디코더(13)로부터 도출된 주비트선은 BL0 ∼ BLm-1이다. 주비트선 BL0 ∼ BLm-1 각각에는, 제1 분할 비트선 BLa0 ∼ BLam-1과 제2 분할 비트선 BLb0 ∼ BLbm-1의 2개의 분할 비트선이 설치되고, 이 메모리 셀 어레이를 제1 분할 비트선 BLa0 ∼ BLam-1에 접속된 제1 셀 어레이 블럭과, 제2 분할 비트선 BLb0 ∼ BLbm-1에 접속된 제2 셀 어레이 블럭의 2개의 블럭으로 분리한다. 이 결과, m개의 주비트선 BL0 ∼ BLm 에 대해 2배의 갯수의 분할 비트선이 설치된다.

각 제1 분할 비트선 BLa0 ∼ BLam-1과 각 주비트선 BL0∼BLm-1 사이에는, 제어 신호 DCBLa에 의해 제어되는 제1 선택 트랜지스터 Q0, Q4가 설치된다. 또한, 각 제1 분할 비트선 BLa0∼BLam-1과 전위선 ARGND 사이에는, 제어 신호 DCBLb에 의해 제어되는 선택 트랜지스터(제1 방전 트랜지스터)Q2, Q7이 설치된다. 마찬가지로, 각 제2 비트선 BLb0 ∼ BLbm-1과 각 주비트선 BL0 ∼ BLm-1 사이에는, 제어 신호 DCBLb에 의해 제어되는 제2 선택 트랜지스터 Q1, Q5가 설치되고, 각 제2 비트선BLb0 ∼ BLbm-1과 전위선 ARGND 사이에는, 제어 신호 DCBLa에 의해 제어되는 선택 트랜지스터(제2 방전 트랜지스터)Q3, Q6이 설치된다.

제어 신호 DCBLa 및 DCBLb는, 도시하지 않은 어드레스 데이타 검출 회로로부터 어드레스 데이타의 내용에 따라 출력되는 것이다. 즉, 제어 신호 DCBLa는, 어드레스 데이타가 제1 분할 비트선 BLa0 ∼ BLam-1에 접속된 제1 셀 어레이 블럭을 선택하는 내용인 경우에「H」레벨이 되는 신호이고, 제어 신호 DCBLb는, 어드레스 데이타가 제2 분할 비트선 BLb0∼B Lbm-1에 접속된 제2 셀 어레이 블럭을 선택하는 경우에 「H」레벨이 되는 신호이다. 따라서, 제어 신호 DCBLa가 「H」가 되면 , 선택 트랜지스터 Q0 및 Q3이 온이 되고, 제1 분할 비트선 BLa0이 주비트선 BL0에 접속되고, 제2 분할 비트선 BLb0은, 전위선 ARGND에 접속된다. 또한, 제어 신호 DCBLb가 「H」레벨이 되면 상술된 바와 반대가 된다.

본 실시예의, 각 동작 모드(소거 모드, 프로그램 모드, 판독 모드)에서의 메모리 셀 어레이(11)의 전위 관계는 종래 예와 마찬가지이므로 설명을 생략한다. 제어 신호 DCBLa 및 DCBLb가 상호 반전 신호, 즉 상보 신호로 되는 것으로, 분할 비트선 BLa0, BLb0 중 어느 하나를 주비트선 BL0에 접속하고, 다른쪽을 ARGND 배선에 의해 소정 전위에 접속하여 메모리 셀 어레이 내의 특정 셀을 선택하는 동작이 종래 예와 다르다.

또한, 상기된 각 동작 모드이외의 스탠바이 모드에서는, 오동작의 방치 및 다음 모드에의 급속한 수직 상승때문에, 메모리 셀 어레이의 모든 비트선을 접지 전압에 방전할 필요가 있다. 그래서, 제어 신호 DCBLa 및 DCBLb는, 상호 「H」레벨로 하고, 또한 컬럼 어드레스 디코더(10)의 출력 *Y도 전부 「H」레벨로 한다. 이에 따라, 선택 및 방전 트랜지스터 Q0 ∼ Q7은 전부 온이 되고, 주비트선 BL, 분할 비트선 BLa, BLb는, 접지 전압에 설정된 전위선 ARGND에 접속되어 방전된다.

이어서 도 2를 이용하여 메모리 셀 어레이의 패턴 레이아웃을 설명한다. 도면 중앙 부근에 배치된 메모리 셀 어레이(11)는, 각 메모리 셀(10)이 도 5에 도시된 플로우팅 게이트형 플래쉬 메모리 소자에 의해 구성된다. 즉, 소자의 컨트롤 게이트(5)가 연장함으로써 워드선 WL0 ∼ WLk-1을 구성하고, 소스 영역(2)이 각 메모리 셀(10)에 걸쳐 연장함으로써 공통 소스선 SL0 ∼ SLk-1을 구성한다. 또한, 제1과 제2 분할 비트선 BLa0 ∼ BLam-1, BLb0 ∼ BLbm-1이 컨택트 홀(7)을 통해 각 메모리 셀(10)의 드레인 영역(1)에 접속된다.

메모리 셀 어레이(11)에 대해 그 양측(도 2에서는 메모리 셀 어레이(11)의 상하)에 선택 트랜지스터 Q0, Q1, Q4, Q5가 배치되고, 또한 그 외측에는 방전 트랜지스터 Q2, Q3, Q6, Q7이 배치되고, 또한 그 외측에 소정 전위인 ARGND를 인가하는 전극 배선(20)과, 제어 신호 DCBLa, DCBLb를 인가하기 위한 전극 배선(21, 22)이 배치되어 있다. 제1과 제2 분할 비트선 BLa0, BLb0과 한 셋트의 선택 트랜지스터 Q0, Q1, 및 한 셋트의 방전 트랜지스터 Q2, Q3을 하나의 단위로서, 이들이 대략 동일 피치의 반복 패턴으로 형성되어 있다. 또한, 메모리 셀 어레이(11)를 중심으로 하여 대상 패턴이 되도록, 다른 2개의 분할 비트선 BLa1, BLb1과 한 셋트의 선택 트랜지스터 Q4, Q5, 및 한 셋트의 방전 트랜지스터 Q6, Q7을 메모리 셀 어레이(11)의 반대측에 배치하고 있다. 또한, 주비트선 BL0에 관여하는 분할 비트선 BLa0,BLb0을, 선택 트랜지스터 Q0, Q1이 위치하는 도면 하측으로부터 선택 트랜지스터 Q4, Q5가 위치하는 도면 상측에 연장하여 종단시키는 데 대해, 이웃한 주비트선 BL1에 관여하는 분할 비트선 BLa1, BLb1은, 도면 상측으로부터 도면 하측으로 연장하여 종단시킨다. 이들의 분할 비트선은, 하나의 주비트선 BL0에 관여하는 분할 비트선 BLa0 다음에, 이웃한 주비트선 BL1에 관여하는 분할 비트선 BLa1이라는 식으로, 교대로 번갈아 배치한다. 즉 분할 비트선을, BLa0, BLb0, BLa1, BLbl····의 순으로, 등간격으로 평행하게 배치한다. 이와 같이 교대로 배치함으로써, 메모리 셀 어레이(11)의 셀 피치보다 패턴 사이즈가 커지는 선택 및 방전 트랜지스터를, 상기 셀 피치의 범위 내에 수납하는 것을 가능하게 하고 있다.

선택 트랜지스터 Q0, Q1과 Q4, Q5는, 각각 이 LOCOS 산화막으로 둘러싸인 공통의 활성 영역(30)(도면 중, 모래형의 칠해진 부분)에, 2개의 게이트 전극을 배치하고, 소스(또는 드레인)를 공통으로 하여 구성한 MOS 형 트랜지스터로 구성된다. 상기 공통 소스(또는 드레인)은 관통 홀을 통해 쌍방향 화살표로 간략적으로 나타낸 주비트선 BL0, BL1에 접속되고, 접속된 주비트선은 컬럼 어드레스 디코더(13)에 접속된다. 이 실시예에서는, 메모리 셀 어레이의 하측에 설치된 선택 트랜지스터 Q0, Q1이 주비트선 BL0에, 메모리 셀 어레이의 상측에 설치된 선택 트랜지스터 Q4, Q5가 주비트선 BL1에 각각 접속된다.

마찬가지로 방전 트랜지스터 Q2, Q4와 Q6, Q7도, 각각 LOCOS 산화막으로 둘러싸인 공통의 활성 영역(31)(도면 중, 모래형의 칠해진 부분)에, 2개의 게이트 전극을 배치하고, 소스(또는 드레인)를 공통으로 하여 구성한 MOS 형 트랜지스터로이루어진다. 상기 공통 소스(또는 드레인)는 소정 전위 ARGND를 인가하는 전극 배선(20)에 접속된다. 이들의 각 선택 트랜지스터 Q0, Q1과 방전 트랜지스터 Q2, Q4는, 그 활성 영역(30, 31)을 번갈아 어긋나도록 배치해 둔다.

주비트선 BL0에 관여하는 분할 비트선 BLa0은, 선택 트랜지스터 Q0의 드레인(또는 소스)에 컨택트 홀을 통해 접속되는 것 외, 그대로 약 45도의 각도로 사행하도록 연장하여 방전 트랜지스터 Q2의 드레인(또는 소스)에 컨택트 홀을 통해 접속한다. 이것과 쌍을 이루는 분할 비트선 BLb0은, 선택 트랜지스터 Q1의 드레인(또는 소스)에 접속되는 것 외, 분할 비트선 BLb0과 평행하게 비스듬히 연장하여 방전 트랜지스터 Q3의 드레인(또는 소스)에 접속된다. 마찬가지로, 주비트선 BL1에 관여하는 분할 비트선 BLa1은, 선택 트랜지스터 Q4와 방전 트랜지스터 Q7에 접속되고, 분할 비트선 BLb1은 선택 트랜지스터 Q5와 방전 트랜지스터 Q6에 접속된다.

선택 트랜지스터 Q1의 게이트 전극 배선(25)은, 칩 상을 직선적으로 연장하여 방전 트랜지스터 Q2의 게이트 전극이 되고, 더욱 연장하여 선택 신호 DCBLb의 배선(22)에 관통 홀을 통해 접속한다. 이 때, 게이트 전극 배선(25)은 각 트랜지스터 Q1, Q2의 게이트 전극으로부터 연속하여 연장하는 폴리실리콘 배선층으로 구성된다. 마찬가지로 선택 트랜지스터 Q0의 게이트 전극 배선(23)은, 칩 상을 분할 비트선 BLa0의 사행하는 개소와 직교하도록 연장하여 이웃한 주비트선에 관계하는 방전 트랜지스터(트랜지스터 Q3에 상당함)의 게이트 전극이 되고, 그리고 선택 신호 DCBLa의 배선(21)에 접속된다. 이것도 각 트랜지스터의 게이트 전극으로부터연속하는 폴리실리콘 배선층으로 구성된다. 또한, 분할 비트선 BLa0과 게이트 전극 배선(23), 및 분할 비트선 BLb0과 게이트 전극 배선(27)은, 층간 절연에 의해 절연되어, 교차하고 있다.

각 트랜지스터는 연속의 반복 패턴으로 구성되므로, 방전 트랜지스터 Q3의 게이트 전극 배선(27)은, 이웃한 주비트선에 관계하는 선택 트랜지스터(선택 트랜지스터 Q0에 상당함)의 게이트 전극 배선(게이트 전극 배선(23)에 상당함)이 된다. 또한, 메모리 셀 어레이(11)를 사이에 두고 이들의 배치와 대칭이 되는 형상으로, 선택 트랜지스터 Q4의 게이트 전극 배선(26)과 방전 트랜지스터 Q6의 게이트 전극이, 및 선택 트랜지스터 Q5의 게이트 전극 배선(24)과 이웃한 비트선에 관계하는 방전 트랜지스터의 게이트 전극이 연결되어 있다.

메모리 셀 어레이(11)의 양측에 배치한 신호선(20, 21, 22)은, 각각 대응하는 전극과 전기적으로 접속되어 있고, 중앙에 배치한 메모리 셀(11)에 대해 동일한 신호를 공급한다.

도 3은, 주비트선 BL0, BL1의 패턴 레이아웃을 도시하기 위한 평면도이다. 주비트선 BL0, BL1은 분할 비트선 BLa0 ∼ BLarm-1, BLb0 ∼ BLbm-1과는 층간 절연되어 그 정보를 연장하는 전극 배선으로 형성되어 있고, 각 분할 비트선과 평행하게 연장시키고 있다. 선택 트랜지스터 Q0, Q1의 공통 소스(또는 드레인)의 상부에, 주비트선 BL0의 전극을 확장시킨 볼록부(40)를 설치하고, 상기 볼록부(40) 밑에 관통 홀(41)을 배치하여 주비트선 BL0과 선택 트랜지스터 Q0, Q1의 공통 소스(또는 드레인)을 접속하고 있다. 마찬가지로, 선택 트랜지스터 Q4, Q5의 공통소스(또는 드레인)의 상부에, 주비트선 BL1의 전극을 확장시킨 볼록부(42)를 설치하고, 상기 볼록부(42) 밑에 관통 홀(43)을 배치하여 주비트선 BL1과 선택 트랜지스터 Q4, Q5의 공통 소스(또는 드레인)를 접속하고 있다. 이 때, 주비트선 BL0의 볼록부(40)와 주비트선 BL1의 볼록부(42)는 상호 마주 향하는 형상으로 형성하고 있다.

도 1은, 도 2 및 도 3에 도시된 패턴을 1단위 패턴으로 하여, 이 단위 패턴을 다수 나열한 장치의 개략 구성을 나타내기 위한 평면도이다. 복수의 메모리 셀 어레이(11a, 11b, 11c)를, 신호선(전극 20, 21, 22)이 인접하도록 배치하고, 나열된 메모리 셀 어레이(11a, 11b, 11c)를 관통하도록 주비트선 BL0, BL1, BL2, BL3···이 연장한다. 예를 들면 주비트선 BL0은, 각 메모리 셀 어레이(11a, 11b, 11c)의 도면 하측에 설치된 선택 트랜지스터에 볼록부(40)로 접속되고, 그 이웃한 주비트선 BL1은, 각 메모리 셀 어레이(11a, 11b, 11c)의 도면 상측에 배치된 선택 트랜지스터에 볼록부(42)로 접속된다. 주비트선 BL0, BL1의 볼록부(40, 42)는 상호 마주 향하는 방향으로 확장되어 있다. 동일한 조합으로, 주비트선 BL2, BL3···이 반복 배치되어 있다.

하나의 메모리 셀 어레이(1)내가 2분할되므로, 복수의 메모리 셀 어레이(11)를 나열하여 배치함으로써, 전체를 나열한 수 ×2의 블럭으로 분할할 수가 있다. 이 경우, 메모리 셀 어레이(11b)의 제어 신호 DCBLa와 DCBLb에 상당하는 제어 신호는, 예를 들면 DCBLc와 DCBLd로 하고, 메모리 셀 어레이(11c)의 제어 신호 DCBLa와 DCBLb에 상당하는 제어 신호는, 예를 들면 DCBLe와 DCBLf로 한다. 이들은 상호 상보적인 신호로 하지만, 로우 어드레스 데이타 RAD에 의해 메모리 어레이 셀(11a)이 선택됐을 때는, 제어 신호 DCBLc와 DCBLd, DCBLe와 DCBLf는, 「L」레벨로서 메모리 셀 어레이(11b, 11c)를 플로우팅 상태로 하고, 메모리 셀 어레이(11b)가 선택됐을 때에는, 제어 신호 DCBLc와 DCBLd를 「H」, 제어 신호 DCBLa와 DCBLb, DCBLeDCBLf를 「L」레벨로 한다.

이상의 설명과 마찬가지로, 분할된 셀 어레이 블럭의 제1과 제2 분할 비트선 BLa, BLb는 그 블럭이 선택됐을 때에만 컬럼 어드레스 디코더(10)의 주비트선 BL에 접속되기 때문에, 기록 판독 회로(11)의 용량성 부하가 저감된다. 또한, 선택되지 않은 셀 어레이 블럭의 분할 비트선은, 방전 트랜지스터에 의해 전위선 ARGND에 접속되기 때문에, 그 블럭이 선택됐을 때의 초기치가 일정해지고, 오동작을 방지할 수 있다. 또한, 각 모드에서의 인가 전압 조건을 저용량성 부하에 의해 달성할 수 있으므로, 불휘발성 반도체 메모리의 고속 동작을 실현할 수 있다.

또한, 분할 비트선 BLa, BLb 중 어느 하나를 선택하기 위해 필요해지는 각트랜지스터와 제어 신호선을 메모리 셀 어레이(11)의 양측에 배치함으로써, 메모리 셀의 셀 피치를 확대하지 않고 상기 각 트랜지스터와 제어 신호선을 배치하는 것이 가능해졌다.

또한, 도 2와 도 3에 도시된 패턴을 기본 패턴으로 하여, 이것을 다수 병설함으로써 분할 블럭의 수를 증대시키는 일이 가능하고, 주비트선 BL0···이 이들을 걸쳐 연장함으로써 각 단위 패턴의 분할 비트선을 선택할 수가 있다.

또한, 주비트선의 볼록부를 상호 마주 향하는 형상으로 배치함으로써, 주비트선의 배치 간격을 좁힐 수 있다.

미세화, 고집적화에서도, 불휘발성 반도체 메모리의 고집적화에 수반하는, 비트선의 용량성 부하를 저감시켜 동작의 고속화가 달성되며, 또한 칩 사이즈의 증대가 방지되고 패턴 레이아웃이 용이하게 된다.

Claims

복수의 불휘발성 메모리 셀로 이루어지고, 복수의 워드선 및 비트선에 접속된 메모리 셀 어레이와,

로우 어드레스 데이타에 기초하여 상기 워드선을 선택하는 로우 디코더와,

컬럼 어드레스 데이타에 기초하여 상기 비트선을 선택하는 컬럼 디코더와-상기 비트선은, 상기 컬럼 디코더에 접속되는 복수의 주비트선과, 상기 주비트선의 각각에 어떤 분할 비트선을 선택하는가를 결정하는 선택 트랜지스터를 통해 접속되는 복수의 분할 비트선으로 이루어짐-,

상기 분할 비트선을 소정 전위에 접속하기 위한 방전 트랜지스터

를 구비하고,

제1 주비트선에 접속되는 분할 비트선과, 그 이웃에 위치하는 제2 주비트선에 접속되는 분할 비트선은, 서로 이웃에 교대로 배치된 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 제1 주비트선에 접속되는 선택 트랜지스터와 상기 제2 주비트선에 접속되는 선택 트랜지스터는 상기 메모리 셀 어레이를 사이에 두도록 서로 대향하는 위치에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

하나의 상기 주비트선에 2개의 분할 비트선이 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
제1항에 있어서,

상기 메모리 셀 어레이는 복수의 블럭으로 분할되고, 상기 선택 트랜지스터는 각 블럭마다의 분할 비트선의 어느 하나를 주비트선을 통해 상기 컬럼 디코더에 선택적으로 접속하며,

상기 선택 트랜지스터, 및 상기 선택 트랜지스터에 제어 신호를 인가하는 전극 배선이 상기 메모리 셀 어레이의 양측에, 배열 방향을 따라 서로 대향하도록 배설되어 하나의 단위 패턴을 구성하고,

상기 단위 패턴을 다수개 나열하고, 나열된 단위 패턴 상에 상기 메모리 셀 어레이의 배열 방향과 교차하도록 상기 주비트선이 연장하여 각 패턴의 선택 트랜지스터에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이의 한쪽 측에 배치한 선택 트랜지스터가 공통의 주비트선에 접속되고, 상기 메모리 셀 어레이의 다른 측에 배치한 선택 트랜지스터는 그 이웃한 주비트선에 공통으로 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 메모리 셀 어레이의 서로 대향하는 양측에 배치한 신호선의 적어도 대응하는 한 셋트가 전기적으로 접속되어 있고, 상기 메모리 셀 어레이를 구성하는 각 메모리 셀에 대해 양측으로부터 동일 제어 신호를 인가 가능하도록 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제1항에 있어서,

상기 신호선은 인접하는 메모리 셀 어레이에 접속할 수 있도록 구성된 신호선과 인접하는 것을 특징으로 하는 불휘발성 반도체 메모리.
제5항에 있어서,

상기 주비트선은 상기 분할 비트선과는 층간 절연된 전극 배선으로 이루어지고, 상기 선택 트랜지스터의 접속 개소에 상기 전극 배선의 한쪽 부재를 부분적으로 돌출시킨 볼록부를 배치하고, 하나의 주비트선에 관한 볼록부와 그 이웃한 주비트선에 관한 볼록부가 서로 마주 향하도록 배치한 것을 특징으로 하는 불휘발성 반도체 메모리.
제5항에 있어서,

반도체 기판 표면에,

매트릭스형으로 배열 형성된 스플리트형 메모리 셀로 이루어지는 메모리 셀 어레이 블럭과,

상기 메모리 셀 어레이 블럭의 양측에 그 배열 방향을 따라 배열된 선택 트랜지스터와,

그 외측에 배열된 방전 트랜지스터와,

그 외측에 상기 메모리 셀의 배열 방향과 평행하게 주행시킨 3쌍의 전극 배선을 포함하는 단위 패턴이 여러개 배열된 것을 특징으로 하는 불휘발성 반도체 메모리.
제10항에 있어서,

상층에 층간 절연막을 통해 이들의 배열 방향과 직교하도록 비트선이 더 배설되는 것을 특징으로 하는 불휘발성 반도체 메모리.
제11항에 있어서,

상기 3쌍의 전극 배선은 메모리 셀측으로부터 외측을 향해 차례대로, 접지 전위선, 기록 가능 전위선, 기록 금지 전위선을 구성하고 있고, 상기 각 쌍은 동일 전위인 것을 특징으로 하는 불휘발성 반도체 메모리.
제12항에 있어서,

상기 기록 가능 전위선 및 기록 금지 전위선은 상보 신호 전위에 있도록 한 것을 특징으로 하는 불휘발성 반도체 메모리.
제10항에 있어서,

상기 반도체 기판의 주연부 영역에 하나의 변을 따라 상기 로우 디코더를 배설함과 함께, 이 변에 직교하는 변을 따라 컬럼 디코더를 구비하여 이루어지는 것을 특징으로 하는 불휘발성 반도체 메모리.
제14항에 있어서,

상기 컬럼 디코더는 상기 신호선에 직교하는 방향으로 신장하도록 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 메모리.