WO2009122560A1 - 半導体装置 - Google Patents

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WO2009122560A1
WO2009122560A1 PCT/JP2008/056444 JP2008056444W WO2009122560A1 WO 2009122560 A1 WO2009122560 A1 WO 2009122560A1 JP 2008056444 W JP2008056444 W JP 2008056444W WO 2009122560 A1 WO2009122560 A1 WO 2009122560A1
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gate electrode
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智史 鳥井
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富士通マイクロエレクトロニクス株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a memory cell composed of a memory transistor and a selection transistor.
  • CHE channel hot electrons
  • a method for writing information into a memory cell without flowing current in the channel region a method of taking electrons or holes generated by avalanche breakdown or band-to-band tunneling (BTBT) into a charge retention layer of a memory transistor, that is, an avalanche writing method is used. is there.
  • BTBT band-to-band tunneling
  • the avalanche writing method writing is performed by applying a voltage to the gate electrode and the source diffusion region of the memory transistor, as in the CHE writing method.
  • the avalanche writing method is different from the CHE writing method in that writing is performed only by the substrate current.
  • a two-transistor cell that constitutes a NOR-type memory cell by a selection transistor and a memory transistor is described in, for example, Japanese Patent Laid-Open No. 2005-116970 (Patent Document 1).
  • a circuit for connecting a selection transistor of a two-transistor cell adopting a writing method using CHE to a bit line is described in JP-A-2005-122772 (Patent Document 2).
  • the circuit is configured to connect the source regions of a plurality of memory transistors connected to a common word line to the common source line.
  • FIG. 10 of Japanese Patent Application Laid-Open No. 11-177068 shows a write type memory circuit using CHE in which a drain region of a selection transistor is connected to a bit line and a source region of the memory transistor is connected to a source line. A memory circuit connected to the memory is disclosed. *
  • An object of the present invention is to provide a semiconductor device having a new memory cell array.
  • a first memory cell having a first memory transistor and a first selection transistor
  • a second memory cell having a second memory transistor and a second selection transistor
  • the first memory transistor And a first word line electrically connected to the gate electrode of the second select transistor, and a first word line electrically connected to the gate electrode of the second memory transistor and the gate electrode of the first select transistor.
  • a semiconductor device having two word lines, and a first source line electrically connected to a source region of the first memory transistor and a source region of the second memory transistor.
  • a first memory cell comprising a first memory transistor and a first selection transistor, a second memory cell comprising a second memory transistor and a second selection transistor, A third memory cell comprising three memory transistors and a third selection transistor having a first shared drain region shared with the first selection transistor;
  • a fourth memory cell, a fourth memory cell comprising a fourth select transistor having a second shared drain region shared with the second select transistor, a gate electrode of the first memory transistor, and a gate of the second memory transistor
  • a first word line electrically connected to the electrode; a second word line electrically connected to the gate electrode of the third memory transistor; and the gate electrode of the fourth memory transistor;
  • a first bit line, the semiconductor device according to claim is provided to have a second
  • the gate electrode of one memory transistor and the gate electrode of the other selection transistor are connected to the first word line
  • the gate electrode of the select transistor and the gate electrode of the other memory transistor are connected to the second word line.
  • the source regions of both memory transistors are connected to the same source line.
  • the drain regions of the first and third memory cell transistors of the first and third memory cells are set.
  • the drain regions of the second and fourth memory transistors of the second and fourth memory cells are also made common.
  • the gate electrodes of the first and second memory transistors are connected by a first word line, and the gate electrodes of the third and fourth memory transistors are connected by a second word line.
  • a common first source line is connected to the drain region of the first memory transistor and the source region of the fourth memory transistor, and the second and third source lines are connected to the other two source regions, respectively.
  • FIG. 1 is a cross-sectional view showing a memory circuit constituting a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the semiconductor device according to the first embodiment of the present invention.
  • 3A to 3C are cross-sectional views showing the operation of the semiconductor device shown in FIG.
  • FIGS. 4A to 4C are cross-sectional views (part 1) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 5A to 5C are cross-sectional views (part 2) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • 6A to 6C are cross-sectional views (part 3) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 7A to 7C are cross-sectional views (part 4) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • 8A to 8C are cross-sectional views (part 5) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 9A to 9C are cross-sectional views (No. 6) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 10A to 10C are sectional views (No. 7) showing the process for forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 11A to 11C are cross-sectional views (No. 8) showing the process for forming the semiconductor device according to the first embodiment of the invention.
  • 12A to 12C are cross-sectional views (No.
  • FIGS. 13A to 13C are sectional views (No. 10) showing the process for forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 14A to 14C are sectional views (No. 11) showing the process for forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 15A to 15C are cross-sectional views (part 12) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 16A and 16B are cross-sectional views (No. 13) showing the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIG. 17 is a cross-sectional view showing a memory cell array region of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 18 is a cross-sectional view showing a peripheral circuit region of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 19A and FIG. 19B are plan views (part 1) illustrating a process for forming a semiconductor device according to the first embodiment of the present invention.
  • 19C and 19D are plan views (part 2) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIG. 19E and FIG. 19F are plan views (part 3) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIGS. 19H are plan views (part 4) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIG. 19I and FIG. 19J are plan views (part 5) illustrating the process of forming the semiconductor device according to the first embodiment of the invention.
  • FIG. 20 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 21 is a circuit diagram of a memory cell array of a semiconductor device according to the second embodiment of the present invention.
  • 22A and 22B are cross-sectional views illustrating the operation of the semiconductor device illustrated in FIG.
  • FIGS. 23A to 23C are cross-sectional views (part 1) showing the formation process of the gate insulating film in the formation process of the semiconductor device according to the second embodiment of the present invention.
  • FIGS. 23A to 23C are cross-sectional views (part 1) showing the formation process of the gate insulating film in the formation process of the semiconductor device according to the second embodiment of the present invention.
  • 24A to 24C are cross-sectional views (part 2) showing the formation process of the gate insulating film in the formation process of the semiconductor device according to the second embodiment of the present invention.
  • 25A to 25C are cross-sectional views (part 3) showing the step of forming the gate insulating film in the step of forming the semiconductor device according to the second embodiment of the present invention.
  • FIG. 26 is a sectional view showing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 27 is a cross-sectional view showing an n-type impurity ion implantation step in the step of forming a semiconductor device according to the third embodiment of the present invention.
  • FIG. 28 is a sectional view showing a semiconductor device according to the fourth embodiment of the present invention.
  • FIGS. 29A and 29B are cross-sectional views showing an ion implantation step in the step of forming a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 30 is a sectional view showing a semiconductor device according to the fifth embodiment of the present invention.
  • 31A to 31C are cross-sectional views showing a gate insulating film forming step in the semiconductor device forming step according to the fifth embodiment of the present invention.
  • FIG. 32 is a sectional view showing a semiconductor device according to the sixth embodiment of the present invention.
  • 33A to 33C are cross-sectional views showing the operation of the semiconductor device shown in FIG.
  • FIGS. 34A to 34C are sectional views (No. 1) showing the process for forming the semiconductor device according to the sixth embodiment of the invention.
  • FIGS. 34A to 34C are sectional views (No. 1) showing the process for forming the semiconductor device according to the sixth embodiment of the invention.
  • FIGS. 34A to 34C are sectional views (No. 1) showing the process for
  • 35A to 35C are sectional views (No. 2) showing the process for forming the semiconductor device according to the sixth embodiment of the invention.
  • FIGS. 36A to 36C are cross-sectional views (part 3) illustrating the process of forming the semiconductor device according to the sixth embodiment of the invention.
  • 37A to 37C are cross-sectional views (part 4) showing the process for forming the semiconductor device according to the sixth embodiment of the invention.
  • FIGS. 38A to 38C are cross-sectional views (part 5) showing the process of forming the semiconductor device according to the sixth embodiment of the invention.
  • FIG. 39 is a cross-sectional view showing a memory circuit constituting a semiconductor device according to the seventh embodiment of the present invention.
  • 40A and 40B are cross-sectional views illustrating the operation of the semiconductor device shown in FIG.
  • FIG. 41 is a cross-sectional view showing a memory circuit constituting a semiconductor device according to the eighth embodiment of the present invention.
  • FIG. 42 is a cross-sectional view showing a memory circuit constituting the semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 43 is a sectional view showing a semiconductor device according to the tenth embodiment of the present invention.
  • 44A, 44B, and 44C are plan views (part 1) illustrating a process of forming a semiconductor device according to the tenth embodiment of the present invention.
  • 44D, 44E, and 44F are plan views (part 2) illustrating the process of forming the semiconductor device according to the tenth embodiment of the invention.
  • 44G, 44H, and 44I are plan views (part 3) illustrating the process of forming the semiconductor device according to the tenth embodiment of the invention.
  • 44J, 44K, and 44L are plan views (No. 4) showing a step of forming a semiconductor device according to the tenth embodiment of the invention.
  • 44M, 44N and 44O are plan views (No. 5) showing the steps of forming the semiconductor device according to the tenth embodiment of the invention.
  • 44P and 44Q are plan views (No. 6) showing the steps of forming the semiconductor device according to the tenth embodiment of the invention.
  • FIG. 1 is a circuit block diagram of a flash memory which is a semiconductor device according to the first embodiment of the present invention.
  • a flash memory 1 includes a memory cell array 2, and further includes a bit line decoder 3, a sense amplifier 6, word line decoders 4a and 4b, a source decoder 5 and the like as peripheral circuits.
  • the bit line decoder 3 is also called a column decoder, and the first and second word line decoders 4a and 4b are also called row decoders.
  • the memory cell array 2 has a plurality of memory cells MC arranged in a matrix. For example, n memory cells MC are arranged in the same row direction (X direction in the figure) and m in the same column direction (Y direction in the figure).
  • a plurality of word lines WL1 and WL2 are connected to the word line decoders 4a and 4b, a plurality of source lines SL are connected to the source line decoder 5, and a plurality of bit lines BL are connected to the bit line decoder 3. ing.
  • the source lines SL and the bit lines BL are alternately arranged substantially in parallel, and the word lines WL1 and WL2 extend in a direction intersecting the source lines SL and the bit lines BL, for example, a direction orthogonal thereto.
  • the signals of the word lines WL1 and WL2 are controlled by the word line decoders 4a and 4b, and the signal of the bit line BL is controlled by the bit line decoder 3 and the source line SL The signal is controlled by the source decoder 5. Specific examples of these signals will be described later. Note that the two symbols WL1 and WL2 indicating the word lines are only used for ease of explanation, and are not for grouping in the following embodiments unless otherwise limited. .
  • the memory cell MC has a memory transistor MT and a selection transistor ST connected in series with each other.
  • the drain of the selection transistor ST is electrically connected to the bit line BL, and the source of the memory transistor MT is electrically connected to the source line SL via interconnection lines.
  • the memory transistor MT and the select transistor ST have, for example, the structure shown in FIG.
  • the memory transistor MT includes an oxide / nitride / silicon oxide (ONO) film 13 serving as a charge retention layer formed on an N well 12 of a silicon substrate 11 as a semiconductor substrate, and a memory gate formed on the ONO film 13.
  • the electrode 14 has a p-type source region 15 and a p-type source / drain region 16 formed in the N well 12 on both sides of the memory gate electrode 14.
  • the p-type source region 15 includes a low-concentration impurity p-type extension region 15a and a p-type high-concentration impurity diffusion region 15b.
  • the memory gate electrode 14 is also referred to as a control gate electrode.
  • the ONO film 13 has a structure in which, for example, a lower silicon oxide film 13a, a silicon nitride film 13b, and an upper silicon oxide film 13c are formed in this order.
  • the lower silicon oxide film 13a is 2.4 nm
  • the silicon nitride film 13b is 4 nm
  • the upper silicon oxide film 13c is 4 nm, for example.
  • the selection transistor ST includes a selection gate electrode 18 formed on the N well 12 via a gate insulating film 17 and a p-type source / drain region 16 formed in the N well 12 on both sides of the selection gate electrode 18.
  • a drain region 19 is composed of a low impurity concentration p-type extension region 19a and a p-type high concentration impurity diffusion region 19b.
  • the select transistor ST and the memory transistor MT share the p-type source / drain region 16.
  • Sidewalls 20 are formed on the side walls of the memory gate electrode 14 and the selection gate electrode 18, and silicide layers 21 a and 21 b are formed on the upper layer portions thereof, respectively.
  • silicide layers 21c and 21d are also formed on the surfaces of the p-type source region 15 and the p-type drain region 19, respectively.
  • a cobalt silicide layer having a thickness of 8 nm is formed as the silicide layers 21a to 21d.
  • the memory gate electrode 14 and the selection gate electrode 18 are formed substantially in parallel.
  • the memory gate electrode 14 constitutes a part of one of the two adjacent word lines WL1 and WL2, and the selection gate electrode 18 constitutes the other part of the word lines WL1 and WL2.
  • An interlayer insulating film 22 is formed on the memory transistor MT and the select transistor ST.
  • First and second contact holes 22a and 22b are formed on the silicide layers 21c and 21d on the p-type source region 15 and the p-type drain region 19 in the interlayer insulating film 22, respectively.
  • a first conductive plug 23 and a second conductive plug 24 are embedded.
  • the first conductive plug 23 on the p-type source region 15 is connected to the source line SL, and the second conductive plug 24 on the p-type drain region 17 is connected to the bit line BL. Therefore, the difference in the write state of the memory transistor MT does not affect the parasitic capacitance of the bit line BL.
  • the plurality of memory cells MC adjacent in the column direction are connected in series by sharing one of the p-type source region 15 and the p-type drain region 19. Accordingly, in the plurality of memory cells MC connected in series in the column direction, the arrangement of the memory transistors MT and the selection transistors ST is alternately reversed. As a result, the number of connection points between the source lines SL and bit lines BL and the plurality of memory cells MC in the memory cell array 2 is reduced.
  • the memory gate electrode 14 of one memory cell MC is a gate electrode for selecting the other memory cell MC via the word line WL1 (or WL2).
  • 18 and the selection gate electrode 18 of one memory cell MC is connected to the memory gate electrode 14 of the other memory cell MC via another word line WL2 (or WL1).
  • the p-type source regions 15 are connected to the same source line SL, or the p-type drain regions 19 are They are connected to the same bit line BL.
  • the two p-type source regions 15 may be arranged obliquely with respect to the longitudinal direction of the word lines WL1 and WL2, and may be electrically connected to each other via, for example, the source branch line SLd.
  • the two p-type drain regions 19 may be disposed obliquely with respect to the longitudinal direction of the word lines WL1 and WL2, and may be electrically connected through, for example, the bit branch line BLd.
  • Source branch line SLd is electrically connected to source line SL
  • bit branch line BLd is electrically connected to bit line BL.
  • Table 1 lists examples of values of voltages applied to the word lines WL1, WL2, the bit line BL, and the source line SL at the time of writing, reading, and erasing of the memory cell MC.
  • Table 1 shows a case where the first word line WL1 is connected to the selection transistor ST, and the second word line WL2 is connected to the memory transistor MT. Note that the values shown in parentheses in Table 1 indicate the voltage of the non-selected line.
  • a voltage of 5 V is applied to the memory gate electrode 14 of the memory transistor MT through the first word line WL1, and ⁇ A voltage of 5V is applied.
  • each voltage of the bit line BL and the N well 12 is set to 0V.
  • the voltage of the selection gate electrode 18 is set to 0 V through the second word line WL2.
  • the threshold value of the memory transistor MT changes to a positive value.
  • the voltage of the selection gate electrode 18 and the bit line BL is 0 V, and no current flows in the channel region of the selection transistor ST.
  • the voltage of the source line SL connected to the unselected memory cell MC is 0 V, and electrons are not generated due to band-to-band tunneling.
  • a voltage of ⁇ 1.8 V is applied to the selection gate electrode 18 of the selection transistor ST through the first word line WL1, and also to the bit line BL. Apply a voltage of -1.8V.
  • each voltage of the memory gate electrode 14, the bit line BL, and the N well 12 is set to 0V.
  • a channel is formed in the surface layer of the N well 12 below the selection gate electrode 18, and a potential difference is generated between the p-type drain region 19 and the p-type source region 15.
  • a channel is also formed below the memory gate electrode 14 by the electrons held in the ONO film 13. As a result, a current flows from the p-type source region 15 to the p-type drain region 19 as indicated by a broken-line arrow in FIG.
  • the same gate electrode 18 and memory gate electrode 14 are connected with the same ⁇ 5V through the first and second word lines WL1 and WL2. A voltage is applied, and a voltage of 5 V is applied to the source line SL and the bit line BL. Further, the voltage of the N well 12 is set to 5V.
  • FIG. 4A to 16A and 17 are cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention, and are partial cross-sections in the extending direction of the word lines in the memory cell array region.
  • FIG. 4B to 16B and 17 are partial cross-sectional views in the extending direction of the bit line or the source line in the manufacturing process of the semiconductor device.
  • FIG. 4 to FIG. 16C and FIG. 18 is a partial cross-sectional view of the peripheral circuit portion in the manufacturing process of the semiconductor device.
  • FIG. 19A to FIG. 19J are plan views showing manufacturing steps of the memory cell array in the semiconductor device according to the first embodiment of the present invention.
  • a silicon oxide film 31 is formed on the silicon substrate 11 to a thickness of, for example, 10 nm by a thermal oxidation method or a vapor deposition (CVD) method. Further, a silicon nitride film 32 having a thickness of 150 nm to 200 nm, for example, is formed on the silicon oxide film 31 by the CVD method.
  • a photoresist is applied on the silicon nitride film 32, and this is exposed and developed to form a resist pattern (not shown) having an opening in the element isolation region.
  • the silicon nitride film 32, the silicon oxide film 31, and a part of the silicon substrate 11 are etched by the reactive ion etching (RIE) method, thereby forming the element isolation trench 33.
  • the depth of the element isolation trench 33 in the silicon substrate 11 is about 300 nm, for example.
  • a region surrounded by the element isolation trench 33 in the silicon substrate 11 includes an active region.
  • an active region For example, in the memory cell array region shown in FIGS. 4A and 4B, stripe-shaped active regions 34 are arranged adjacent to the stripe-shaped element isolation trenches 33, and these active regions 34 are formed as memory transistors.
  • a region 34a and a select transistor formation region 34b are included.
  • the plurality of active regions surrounded by the element isolation trench 33 are, in order from the left, a 5V NMOSFET region 35a, a 5V PMOSFET region 35b, and a 5V low threshold NMOSFET.
  • a region 35c, a 1.8V NMOSFET region 35d, and a 1.8V PMOSFET region 35e are formed.
  • a silicon oxide film is formed to a thickness of 3 nm on the inner surface of the element isolation trench 33 by a thermal oxidation method.
  • a silicon oxide film 36a is grown on the silicon nitride film 32 and in the element isolation trench 33 by a high-density plasma CVD method.
  • the silicon oxide film 36 a is grown to a thickness that completely fills the element isolation trench 33, for example, a thickness of 500 nm on the silicon nitride film 32.
  • the silicon oxide film 36a on the silicon nitride film 32 is removed by a chemical mechanical polishing (CMP) method, and the upper surface of the remaining silicon oxide film 36a is removed. To flatten.
  • the silicon nitride film 32 functions as a polishing stopper.
  • the silicon oxide film 36 a remaining in the element isolation trench 33 is used as a shallow trench isolation (STI) 36.
  • STI shallow trench isolation
  • the STI 36 formed at a position sandwiching the plurality of stripe-shaped active regions 34 is formed substantially parallel to the bit line BL and the source line SL.
  • a plurality of such STIs 36 are arranged at intervals in a direction orthogonal to the word lines WL1 and WL2.
  • the silicon oxide film 36a constituting the STI 36 is annealed to be densified.
  • the silicon nitride film 32 is removed by phosphoric acid boiling.
  • the silicon oxide film 31 first formed on the surface of the silicon substrate 11 is removed by hydrogen fluoride.
  • the surface of the silicon substrate 11 is thermally oxidized to form a sacrificial oxide film 37 with a thickness of 10 nm, for example.
  • n-type impurities such as arsenic (As) and phosphorus (P) are ion-implanted into the memory cell array region of the silicon substrate 11 to form an N well 12.
  • n-type impurities are ion-implanted into the 5V PMOSFET region 35b and the 1.8V PMOSFET region 36e in the peripheral circuit region of the silicon substrate 11 to form N wells 42a and 42b.
  • the peripheral circuit area includes a logic area.
  • p-type impurities such as boron (B) are ion-implanted to form P wells 41a and 41b.
  • the ion implantation of these n-type impurity and p-type impurity is selected by covering a region where no ion implantation is performed with a photoresist. Accordingly, in the ion implantation process, the pattern formation of the photoresist, ion implantation, and photoresist removal are repeated a plurality of times.
  • an ONO film 13 is formed on the silicon substrate 11.
  • the ONO film 13 has the layer structure shown in FIG. 2, and after the lower silicon oxide film 13a having a thickness of 2.4 nm is formed on the surface of the silicon substrate 11 by a thermal oxidation method, the ONO film 13 is formed on the lower silicon oxide film 13a. Then, a silicon nitride film 13b is formed to a predetermined thickness by the CVD method. Further, the upper silicon oxide film 13c is formed by thermally oxidizing the upper layer portion of the silicon nitride film 13b. Thereby, the thickness of the upper silicon oxide film 13c is set to 4 nm, for example, and the thickness of the remaining silicon nitride film 13b is set to 4 nm.
  • the ONO film is formed with the memory transistor formation region 34b in the memory cell array region and the 1.8V NMOSFET region 35d and 1.8V PMOSFET region 35e in the peripheral circuit region covered with a resist pattern (not shown). 13 is etched.
  • the ONO film 13 is etched by, for example, a reactive ion etching (RIE) method and a wet etching method using hydrofluoric acid.
  • RIE reactive ion etching
  • the selection transistor formation region 34a in the memory cell region and the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET 35c region in the peripheral circuit region are exposed on the surface of the silicon substrate 11.
  • a silicon oxide film is grown as a first gate insulating film 38 to a thickness of, for example, 9 nm on the surface of the silicon substrate 11 in a region not covered with the ONO film 13 by a thermal oxidation method.
  • FIGS. 9A to 9C is formed.
  • the ONO film 13 in these regions is etched in a state where the regions other than the 1.8V NMOSFET region 35d and the 1.8V PMOSFET region 35e in the peripheral circuit region are covered with a resist pattern (not shown). After the etching, the resist pattern is removed.
  • the first gate insulating film 38 is thickened to 12 nm by thermal oxidation, and the 1.8V NMOSFET region 35d and the 1.8V PMOSFET region are formed.
  • a silicon oxide film to be the second gate insulating film 39 is grown to a thickness of 3 nm on the surface of 35e.
  • the first gate electrode 38 in the select transistor formation region 34a becomes the gate insulating film 17 shown in FIG.
  • a first gate insulating film 38 having a thickness of 12 nm is formed in the select transistor formation region 35a, and the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c are also thick.
  • a 12 nm first gate insulating film 38 is formed.
  • the ONO film 13 is separated on the STI 36, and further, the selection transistor formation region 34b is exposed and has a pattern shape covering the memory transistor formation region. .
  • a polysilicon film is formed to a thickness of 180 nm on the ONO film 13 and the first and second gate insulating films 38 and 39 by the CVD method.
  • the polysilicon film may be formed by a step of heat-treating the amorphous silicon film after the amorphous silicon film is formed.
  • the polysilicon film is etched by the RIE method. In the RIE method, a chlorine-based gas is used as an etching gas.
  • the polysilicon film has a plurality of stripe shapes extending in the row direction, and these are word lines WL1 and WL2.
  • the word lines WL1 and WL2 are in a state where the word lines WL1 and WL2 overlap the ONO film 13 in the memory transistor formation region, as shown in FIG. 19C.
  • a part of the word lines WL1 and WL2 becomes the selection gate electrode 14 and the memory gate electrode 18 shown in FIG.
  • the interval between the selection gate electrode 14 and the memory gate electrode 18 in each memory cell is, for example, about 0.18 ⁇ m.
  • a 5V NMOSFET region 35a a 5V PMOSFET region 35b, a 5V low threshold NMOSFET region 35c, a 1.8V NMOSFET region 35d, and a 1.8V PMOSFET.
  • gate electrodes 51g, 52g, 53g, 54g, and 55g made of a stripe-shaped polysilicon film and other wirings are formed.
  • n-type impurities are ion-implanted into the P wells 41a and 41b and the 5V low-threshold NMOSFET region 35c in the peripheral circuit region. Regions 51a, 51b, 53a, 53b, 54a, and 54b are formed. Further, p-type impurities are ion-implanted into the N wells 42a and 42b using the gate electrodes 52g and 55g as masks to form p-type extension regions 52a, 52b, 55a, and 55b as source / drain regions. Note that when ion implantation of p-type impurities or n-type impurities is performed, a region where ions are not implanted is covered with a photoresist.
  • the peripheral circuit region is covered with a photoresist 50 and the memory cell array region is exposed.
  • the word lines WL1 and WL2 as a mask, the upper silicon oxide film 13c and the silicon nitride film 13b of the ONO film 13 in the regions exposed from the word lines WL1 and WL2 are respectively removed by reactive ion etching (RIE). .
  • RIE reactive ion etching
  • the lower silicon oxide film 13 of the ONO film 13 is left.
  • the gate insulating film 17 in the region exposed from the word lines WL1 and WL2 is also thinned.
  • the ONO film 13 exists as it is under the word lines WL1 and WL2, that is, the memory gate electrode.
  • p-type impurities are ion-implanted into the memory cell array region using the word lines WL1 and WL2 as a mask.
  • ion implantation conditions in this case, boron fluoride ions are used, the ion implantation energy is 30 Kev, and the dose is 3 ⁇ 10 14 / cm 2 .
  • the p-type extension regions 15a and 19a and the p-type source / drain region 16 shown in FIG. 2 are formed on both sides of the word lines WL1 and WL2.
  • the p-type source / drain region 16 is formed in a region sandwiched between the memory gate electrode 14 and the selection gate electrode 18 in each of the memory cell regions. Thereafter, the photoresist 50 is removed.
  • a silicon oxide film having a thickness of about 100 nm is formed on the word lines WL1 and WL2, the gate electrodes 51g, 52g, 53g, 54g, and 55g and the silicon substrate 11 by a CVD method. After that, the silicon oxide film is etched back to expose a part of the silicon substrate 11 and leave it as a sidewall 20 on the side walls of the word lines WL1 and WL2 and the gate electrodes 51g, 52g, 53g, 54g and 55g. A side wall 20 is buried between the selection gate electrode 18 and the memory gate electrode 14 in each memory cell.
  • boron fluoride ions are implanted as a p-type impurity into the N well 12 using the word lines WL1 and WL2 and the sidewalls 20 in the memory cell array region as masks.
  • boron fluoride ions are implanted as p-type impurities into the N wells 42a and 42b using the gate electrodes 52g and 55g and the sidewalls 20 in the peripheral circuit region as masks.
  • no p-type high concentration impurity diffusion region is formed in the p-type source / drain region 16.
  • the p-type high concentration impurity diffusion region 19b of the p-type drain region 15 shared by the adjacent selection transistors ST is formed. Furthermore, a p-type high concentration impurity diffusion region 15b of the p-type source region 15 shared by adjacent memory transistors MT is formed.
  • p-type high concentration impurity diffusion regions 52c, 52d, 55c, and 55d in the source / drain regions are formed on both sides of the gate electrodes 52g and 55g.
  • arsenic is ion-implanted as an n-type impurity using the gate electrodes 51g, 53g and 54g and the sidewall 20 as a mask, thereby forming an n-type high source / drain region.
  • Concentration impurity diffusion regions 51c, 51d, 53c, and 53d are formed.
  • a cobalt film is deposited on the entire surface by sputtering. Thereafter, by performing heat treatment at a temperature of 400 ° C. to 900 ° C., the polysilicon film and the cobalt film constituting the word lines WL1 and WL2 and the gate electrodes 51g, 52g, 53g, 54g, and 55g are caused to undergo a silicidation reaction. Silicide layers 21a, 21b, 21e, 21f, 21g, 21h, and 21i are formed on the top surfaces of WL1 and WL2 and the gate electrodes 51g, 52g, 53g, 54g, and 55g.
  • silicide reaction is performed between the silicon substrate 1 and the cobalt film to form silicide layers 21c, 21d, 21j, 21k, 21m, 21n, and 21p. Thereafter, the unreacted cobalt film is removed using hydrofluoric acid or the like.
  • the bulk process is completed, and a plurality of memory cells MC including the selection transistors ST and the memory transistors MT are alternately formed in the stripe-shaped active region 34 in the memory cell array region.
  • NMOSFETs t 1 , t 3 and t 4 are formed in the P wells 41 a and 41 b in the peripheral circuit region, and PMOSFETs t 2 and t 5 are formed in the N wells 42 a and 42 b.
  • a silicon nitride film 56 as an etch stop film is formed on the silicide layers 21a to 21k, 21m, 21n, 21p, STI 36, etc. to a thickness of 20 nm by the CVD method.
  • a BPSG (boron phosphorus silica glass) film as a first interlayer insulating film 57 on the silicon nitride film 56 to a thickness of 1600 nm by the CVD method, the BPSG film is planarized by heat treatment.
  • the first interlayer insulating film 57 and the silicon nitride film 56 are patterned by a photolithographic method, whereby a plurality of p-type high-concentration impurity diffusions in the memory cell array region are performed.
  • Contact holes 22a and 22b are formed on the regions 15b and 19b.
  • the first interlayer insulating film 57 and the silicon nitride film 56 correspond to the interlayer insulating film 22 shown in FIG.
  • a titanium (Ti) film having a thickness of 30 nm, a titanium nitride (TiN) film having a thickness of 20 nm, and a tungsten (W) film having a thickness of 300 nm are formed in the contact holes 22a and 22b and the upper surface of the first interlayer insulating film 57.
  • TiN titanium nitride
  • W tungsten
  • the W film, the TiN film, and the Ti film left in the contact holes 22a and 22b are used as the conductive contact plugs 23 and 24, respectively.
  • the plurality of conductive contact plugs 23 and 24 formed in the memory cell array region are connected to the p-type high concentration impurity diffusion regions 15b and 19b in the active region 34, as shown in FIG. 19E.
  • a 60 nm thick Ti film, a 30 nm thick TiN film, a 360 nm thick aluminum (Al) film, and a 5 nm thick Ti film are formed on the first interlayer insulating film 57 and the conductive contact plugs 23 and 24.
  • a first conductive film made of a film and a 70 nm thick TiN film is sequentially formed by, for example, sputtering.
  • a plurality of conductive pads 59 connected separately for each of the conductive contact plugs 23 and 24 are formed. That is, as shown in FIG. 19F, the conductive pads 59 are formed above the p-type high-concentration impurity diffusion regions 15b and 19b and their peripheral regions, and are further arranged in a matrix in the column direction and the row direction.
  • a lower silicon oxide film 60a covering the conductive pad 59 is formed to a thickness of 720 nm by a high density plasma CVD method.
  • an upper silicon oxide film 60b having a thickness of 1100 nm is formed on the lower silicon oxide film 60a by a CVD method using TEOS (tetraethoxysilane) as a reaction gas.
  • TEOS tetraethoxysilane
  • the two silicon oxide films 60 a and 60 b formed in succession are used as the second interlayer insulating film 61.
  • the surface of the second interlayer insulating film 61 is polished and planarized by the CMP method.
  • the second interlayer insulating film 61 is patterned by photolithography to form first and second via holes 61 a and 61 b on the conductive pad 59. As shown in FIG. 19G, one first via hole 61 a is formed for each p-type source region 15, and one second via hole 61 b is formed for each p-type drain region 19.
  • the first via hole 61 a is disposed near one end of the conductive pad 59 and connected to the p-type source region 15.
  • the second via hole 61 b is disposed near the other end of the conductive pad 59 and connected to the p-type drain region 19.
  • the first via holes 61a and the second via holes 61b are alternately arranged in the extending direction of the word lines WL1 and WL2. Furthermore, a plurality of first via holes 61 a are arranged along the same active region 34, and a plurality of second via holes 61 b are arranged along the same active region 34.
  • a Ti film having a thickness of 10 nm, a TiN film having a thickness of 7 nm, and a W film having a thickness of 300 nm are sequentially formed in the first and second via holes 61 a and 61 b and on the second interlayer insulating film 61.
  • the W film, the TiN film, and the Ti film are polished by CMP and removed from the second interlayer insulating film 61. Thereby, the W film, TiN film, and Ti film remaining in the first and second via holes 61a and 61b become the first and second vias 62a and 62b.
  • a 60 nm thick Ti film, a 30 nm thick TiN film, a 360 nm thick Al film, and a 5 nm thick Ti film are formed on the second interlayer insulating film 61 and the first and second vias 62a and 62b.
  • a second conductive film made of a TiN film having a thickness of 70 nm is sequentially formed by, for example, a sputtering method.
  • a plurality of rectangular source branch lines 63a and a plurality of substantially rectangular bit branch lines 63b are formed.
  • the source branch line 63a is the source branch line SLd shown in FIG. 1
  • the bit branch line 63b is the bit branch line BLd shown in FIG.
  • the source branch lines 63a and the bit branch lines 63b are alternately arranged in a zigzag manner in a direction orthogonal to the word lines WL1 and WL2.
  • the source branch line 63a connects two first vias 62a that are obliquely adjacent to the word lines WL1 and WL2, thereby connecting the first branch 62a to the p-type source region 15 of the memory transistor MT via the first via 62a and the like. Electrically connected.
  • the bit branch line 63b connects two second vias 62b adjacent to each other in the opposite diagonal direction to the word lines WL1 and WL2, thereby selecting the memory cell selection transistor ST via the second via 62b.
  • the p-type drain region 19 is electrically connected.
  • a lower silicon oxide film 64a covering the source branch line 63a and the bit branch line 63b is formed to a thickness of 720 nm by a high density plasma CVD method.
  • an upper silicon oxide film 64b having a thickness of 1100 nm is formed on the lower silicon oxide film 64a by a CVD method using TEOS as a reaction gas.
  • the two silicon oxide films 64a and 64b formed in succession are used as the third interlayer insulating film 64, and the surface thereof is polished by CMP to planarize the third interlayer insulating film 64.
  • the third interlayer insulating film 64 is patterned by photolithography, and as shown in FIG. 19I, a third via hole 64a and a fourth via hole are respectively formed on the centers of the source branch line 63a and the bit branch line 63b. 64b is formed. Subsequently, a Ti film having a thickness of 10 nm, a TiN film having a thickness of 7 nm, and a W film having a thickness of 300 nm are sequentially formed in the third and fourth via holes 64 a and 64 b and on the third interlayer insulating film 64.
  • the W film, the TiN film, and the Ti film are polished by CMP and removed from the upper surface of the third interlayer insulating film 64.
  • the W film, the TiN film, and the Ti film remaining in the third and fourth via holes 64a and 64b are defined as the third and fourth vias 65a and 65b.
  • a Ti film with a thickness of 60 nm, a TiN film with a thickness of 30 nm, an Al film with a thickness of 360 nm, and a Ti film with a thickness of 5 nm are formed on the third interlayer insulating film 64 and the third and fourth vias 65a and 65b.
  • a third conductive film made of a TiN film having a thickness of 70 nm is sequentially formed by, for example, a sputtering method.
  • each source line SL is electrically connected to a plurality of source branch lines 63a through a plurality of third vias 65a formed in a direction orthogonal to the word lines WL1 and WL2.
  • Each bit line BL is connected to a plurality of bit branch lines 63b through a plurality of fourth vias 65b formed in a direction orthogonal to the word lines WL1 and WL2.
  • fourth and fifth interlayer insulating films 66 and 67 covering the source line SL and the bit line BL are formed.
  • the fourth and fifth interlayer insulating films 66 and 67 are formed using substantially the same method as the third interlayer insulating film 64, respectively.
  • a silicon oxide film 68 is formed by a high-density plasma CVD method.
  • a silicon nitride film is formed as a cover film 69 to a thickness of 1000 nm by a plasma CVD method.
  • the three-layer metal wiring pattern is formed as described above.
  • the three-layer metal wiring pattern includes a conductive pad 59 on the first interlayer insulating film 57, a source branch line 63a and a bit branch line 63b on the second interlayer insulating film 61, and a source on the third interlayer insulating film 64.
  • Line SL and bit line BL are formed in the peripheral circuit region.
  • more than that, for example, five layers of metal wiring are formed. Therefore, the wiring forming process in the peripheral circuit region will be briefly described with reference to FIG.
  • the conductive contact plugs 58c to 58h connected to the NMOSFETs t 1 , t 3 , t 4 , PMOSEFTt 2 , t 5 in the peripheral circuit region.
  • a first metal wiring 59a connected to the conductive contact plugs 58c to 58h is formed on the first interlayer insulating film 57 in the peripheral circuit region.
  • first vias 62a and 62b are formed in the memory cell region, and at the same time, a fifth via 62c connected to a part of the first metal wiring 59a. , 62d, 62e are formed. Thereafter, the source branch line 63a and the bit branch line 63b are formed in the memory cell region, and at the same time, in the peripheral circuit region, the second metal wiring 63c connected to the fifth vias 62c, 62d, and 62e is connected to the second interlayer insulating film. 61 is formed.
  • the second metal wiring 63 c is covered with the third interlayer insulating film 64 and is connected to sixth vias 65 c and 65 d formed in the third interlayer insulating film 64. Further, in the peripheral circuit region, the source line SL and the bit line BL are formed, and at the same time, the third metal wiring 70 is formed on the third interlayer insulating film 64. A seventh via 71 connected to a part of the third metal wiring 70 is formed in the fourth interlayer insulating film 66 formed thereafter. Thereafter, a fourth metal wiring layer 72, a fifth interlayer insulating film 67, eighth vias 73a and 73b, a fifth metal wiring 74, a silicon oxide film 68, and a cover film 69 are formed in this order.
  • the sixth, seventh, and eighth vias 65c, 65d, 71, 73a, and 73b are formed by substantially the same method as the third and fourth vias 65a and 65b in the memory cell region.
  • the fourth and fifth metal wirings 72 and 74 are formed by substantially the same method as the formation of the third metal wiring 70 or a similar method. According to the process as described above, the bit branch line 63a and the source branch line 73b that connect the diagonally adjacent memory cells MC are placed in the layer between the memory cell MC and the bit line BL, thereby allowing the memory shown in FIG. A cell array is configured. However, since the bit branch line 63a and the source branch line 63b are formed at the same time as the second metal wiring 63c in the peripheral circuit region, the number of processes does not increase as compared with the prior art.
  • FIG. 20 is a cross-sectional view showing a memory cell array of a flash memory which is a semiconductor device according to the second embodiment of the present invention. 20, the same reference numerals as those in FIG. 2 denote the same elements.
  • a memory cell MC shown in FIG. 20 includes a memory transistor MT and a selection transistor ST.
  • the memory transistor MT includes a memory gate electrode 14, a p-type source region 15, a p-type source / drain region 16, an ONO film 13, and the like.
  • the selection transistor ST includes a selection gate electrode 18, a p-type source / drain region 16, a p-type source region 19 and the like, as in the first embodiment.
  • the gate insulating film 17a formed between the selection gate electrode 18 and the N well 12 is thinner than the gate insulating film 17 of the first embodiment, for example, 7 nm.
  • the breakdown voltage of the insulating film 17a is equal to or lower than the memory erase voltage of the ONO film 13.
  • the gate insulating film 17a constituting the selection transistor ST is thinned and a voltage higher than the threshold is applied to the selection gate electrode 18, the surface layer of the N well 12 between the p-type source / drain region 16 and the p-type drain region 19 Therefore, a channel is easily formed. As a result, a larger channel current flows than the selection transistor ST of the first embodiment, and the probability of a read error is reduced.
  • FIG. 21 shows an example of voltages applied to the bit line BL, the source line SL, the first word line WL1, and the second word line WL2 in the memory cell array during memory erasure.
  • + 3V is applied to one of two word lines WL1 and WL2 connected to the memory gate electrode 14 and the selection gate electrode 18 of the memory cell MC, and ⁇ 5V is applied to the other.
  • 5V is applied to the source line SL and the N well 12 respectively, and the voltage of the bit line BL is set to 0V.
  • Data erasure of the memory cell is performed in two steps as follows.
  • ⁇ 5 V is applied to the memory gate electrode 14 and +3 V is applied to the selection gate electrode 18 of the first memory cell MC1.
  • +3 V is applied to the selection gate electrode 18 of the first memory cell MC1.
  • electrons in the silicon nitride film 13b of the ONO film 13 move to the N well 12 due to a tunnel phenomenon, and data is erased. Further, no channel is formed below the selection gate electrode 18.
  • ⁇ 5V is applied to the selection gate electrode 18 in the second memory cell MC2 adjacent to the first memory cell MC1 in the word line extending direction.
  • a channel is formed below the selection gate electrode 18 of the selection transistor ST.
  • the bit line BL is 0V
  • the channel is 0V.
  • a voltage of +3 V is applied to the memory gate electrode 14
  • no channel is formed below it, and the potential difference of the N well 12 is small, and electrons are not injected into the memory transistor MT.
  • the voltages applied to the adjacent word lines WL1 and WL2 are opposite to those in the first step.
  • +3 V is applied to the memory gate electrode 14 and ⁇ 5 is applied to the selection gate electrode 18 of the second memory cell MC2.
  • the second memory cell MC electrons in the ONO film 13 of the memory transistor MT move to the N well 12 due to a tunnel phenomenon, and data is erased.
  • a channel is formed in the selection transistor of the first memory cell MC1, but since the bit line is 0V, the channel is 0V.
  • bit line BL is set to 0 V at the time of erasing, only a voltage of ⁇ 5 V is applied to the gate insulating film 17a of the selection transistor ST in the memory cell MC to be erased. Thin film thickness is better than The reason why 3V is applied to the word line WL2 connected to the selection transistor ST of the memory cell MC to be erased is to prevent the selection transistor SL from being turned on, and the source line SL in the memory cell MC. This is to prevent a current from flowing through the bit line BL.
  • the memory cell shown in FIG. 20 is applied as the memory cell MC of the memory cell array shown in FIG.
  • the STI 36 is formed on the silicon substrate 11 to form the N wells 12, 42a, 42b and the P wells 41a, 41b, and then the ONO film 13 as shown in FIG. Form.
  • the gate insulating film 17a of the selection transistor ST is formed by the following process.
  • the ONO film 13 in the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c in the peripheral circuit region is subjected to, for example, a reactive ion etching (RIE) method and a wet etching method using hydrofluoric acid. Use to remove.
  • RIE reactive ion etching
  • the ONO film 13 in the other region is covered with a photoresist.
  • the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c in the peripheral circuit region are removed with the photoresist removed.
  • a silicon oxide film having a thickness of 5 nm is formed as the gate insulating film 38.
  • the ONO film 13 in the select transistor formation region 34b is removed by a process similar to that of the first embodiment.
  • the surface of the silicon substrate 11 in the selection transistor region 34b is thermally oxidized to form a silicon oxide film having a thickness of 4 nm as the gate insulating film 17a.
  • the thickness of the gate oxide film 38 already formed in the peripheral circuit region is 9 nm.
  • the ONO film 13 in the 1.8V NMOSFET 35d region and the 1.8V PMOSFET region 35e in the peripheral circuit region is removed by etching in the same process as in the first embodiment.
  • the surface of the silicon substrate 11 in the 1.8V NMOSFET region 35d and the 1.8V PMOSFET region 35e is thermally oxidized to form a silicon oxide as a gate insulating film 39.
  • a film is formed to a thickness of 3 nm.
  • the gate insulating film 38 in the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c increases to 12 nm, and the gate insulating film 17a in the select transistor formation region 34b increases to 7 nm.
  • a memory device is formed according to the same process as in the first embodiment.
  • the breakdown voltage of the gate insulating film 17a of the select transistor ST formed by the above process is equal to or less than the potential difference between the word lines WL1 and WL2 and the source line SL at the time of memory erasing, but as shown in Table 1 at the time of writing and reading. At the time of erasing, no voltage exceeding the withstand voltage is applied as described above, so there is no problem.
  • FIG. 26 is a cross-sectional view showing a memory array of a flash memory which is a semiconductor device according to the third embodiment of the present invention. 26, the same reference numerals as those in FIG. 2 denote the same elements.
  • a memory cell MC shown in FIG. 26 includes a memory transistor MT and a selection transistor ST.
  • the memory transistor MT has a memory gate electrode 14, a p-type source region, a p-type source / drain region 16, an ONO film 13, and the like, as in the second embodiment.
  • the selection transistor ST includes a selection gate electrode 18, a p-type drain region, a p-type source / drain region 16, a gate insulating film 17a and the like as in the second embodiment. Note that the gate insulating film 17a of the selection transistor ST may have the same thickness as that of the first embodiment.
  • n-type impurity diffusion regions 15 c and 19 c having an impurity concentration higher than that of the N well 12 are formed around the p-type source region 15 and the p-type drain region 19.
  • the change in the impurity concentration distribution of the pn junction at the boundary between the p-type source region 15 and the N well 12 becomes steep and the diffusion potential increases, so that electrons generated by avalanche breakdown or interband tunneling are generated by the ONO film 13. It becomes easy to be injected inside.
  • the n-type impurity diffusion region is not formed around the p-type source / drain region 16 because of the potential difference between the p-type source / drain region 16 and the N-well 12 at the time of erasing shown in the second embodiment. This is to prevent avalanche breakdown or band-to-band tunneling from occurring in the p-type source / drain region 16.
  • the memory cell is applied as a memory cell of the circuit shown in FIG.
  • the STI 36, the N wells 12, 42a, 42b, the P wells 41a, 41b are formed in the silicon substrate 11, and the ONO film 13 and the word lines WL1, WL2 are formed.
  • 12 (a) and 12 (b) p-type extension regions 15a and 19a are formed on the sides of the memory gate electrode 14 and the selection gate electrode 18, respectively.
  • the memory gate electrode 14 and the selection gate electrode 18 constitute part of the word lines WL1 and WL2.
  • a resist pattern R is formed to expose the p-type extension regions 15a and 19a in the memory cell array region, while covering the p-type source / drain region 16 and other regions.
  • the resist pattern R is formed by applying a photoresist on the entire surface of the silicon substrate 11 to cover the word lines WL1, WL2, etc., and then exposing and developing the photoresist.
  • arsenic as an n-type dopant is ion-implanted into the p-type extension regions 15a and 19a not covered with the resist pattern R under the conditions of an acceleration energy of 20 keV and a dose of 1 ⁇ 10 13 / cm 2 , thereby diffusing the n-type impurity. Regions 15c and 19c are formed.
  • the sidewall 20 is formed as in the first embodiment, and the p-type source region 15 of the silicon substrate 11 and the p-type high-concentration impurity diffusion regions 15b, 19b of the p-type drain region 19 are formed.
  • the impurity is activated by heat treatment after the impurity ion implantation.
  • Subsequent steps form a memory device according to the first embodiment. Thereby, the memory cell shown in FIG. 26 is completed.
  • FIG. 28 is a sectional view showing a memory array of a flash memory which is a semiconductor device according to the fourth embodiment of the present invention. 28, the same reference numerals as those in FIG. 2 denote the same elements.
  • a memory cell MC shown in FIG. 28 includes a memory transistor MT and a selection transistor ST.
  • the memory transistor MT has a memory gate electrode 14, a p-type source region 15, a p-type source / drain region 16a, an ONO film 13, and the like, as in the second embodiment.
  • the selection transistor ST includes a selection gate electrode 18, a p-type drain region 19, a p-type source / drain region 16a, a gate insulating film 17a, and the like.
  • the impurity concentration of the p-type source / drain region 16a in the region between the memory gate electrode 14 and the selection gate electrode 18 is lower than that of the p-type source / drain region 16 of the second embodiment, and the LDD region It has become. According to such a structure, the diffusion potential of the pn junction existing in the region between the memory gate electrode 14 and the selection gate electrode 18 is reduced, and avalanche breakdown or interband tunneling is less likely to occur.
  • 5 V is applied to the N well 12 and 0 V is applied to the p-type drain region 19 in the memory cell MC that is not the object of erasure, thereby p-type source / drain. Even when a potential difference of about 5 V occurs in the region 16, avalanche breakdown or band-to-band tunneling hardly occurs in the second p-type source / drain region 16, and erroneous writing to the memory cell MC is prevented.
  • the STI 36, the N wells 12, 42a, 42b, and the P wells 41a, 41b are formed in the silicon substrate 11, and the ONO film 13 and the word lines WL1, WL2 are formed.
  • a photoresist is applied to the entire surface of the silicon substrate 11, and then exposed and developed to cover the peripheral circuit region, and in the memory cell array region, the selection gate electrode 18 and forming a resist pattern R 1 covering between two word lines WL1, WL2 to be the gate electrode 14 for memory.
  • boron fluoride is used as a p-type impurity in the region between the memory gate electrodes 14 and the region between the selection gate electrodes 18 with acceleration energy of 30 keV and a dose of 3 ⁇ 10 14 / Inject under conditions of cm 2 .
  • the p-type extension regions 15 a and 19 a of the p-type source region 15 and the p-type drain region 19 are formed. Removing the resist pattern R 1 thereafter.
  • a photoresist is again applied to the entire surface of the silicon substrate 11, and then exposed and developed, so that a region between the selection gate electrode 18 and the memory gate electrode 14 is formed. causes exposed to form a resist pattern R 2 covering the other region.
  • boron fluoride as a p-type impurity is implanted into the N well 12 in the region between the selection gate electrode 18 and the memory gate electrode 14 under conditions of an acceleration energy of 30 keV and a dose of 5 ⁇ 10 13 / cm 2. To do. As a result, a p-type source / drain region 16a having a low impurity concentration is formed. Removing the resist pattern R 2 thereafter. After that, when the sidewall 20 is formed by the same method as in the first embodiment and then the p-type high concentration impurity diffusion regions 15b and 19b are formed, the memory cell MC shown in FIG. 28 is formed. The subsequent steps are the same as those in the first embodiment.
  • FIG. 30 is a cross-sectional view showing a memory cell used in an OTP (one time programmable) ROM, which is a semiconductor device according to a fifth embodiment of the present invention.
  • the same reference numerals as those in FIG. 20 indicate the same elements.
  • the memory transistor MT has a memory gate electrode 14, a p-type source region 15, a p-type source / drain region 16 and the like, as in the second embodiment.
  • the selection transistor ST includes a selection gate electrode 18, a p-type drain region 19, a p-type source / drain region 16 and the like, as in the second embodiment.
  • the memory cell MC is connected to the word lines WL1 and WL2, the bit line BL, and the source line SL as shown in FIG.
  • the difference from the memory cell MC shown in the second embodiment is that the lower silicon oxide film 13d constituting the ONO film 13 of the memory transistor MT is formed to be 4 nm thick and the gate insulating film 17b of the select transistor ST. Is thinly formed to a thickness of 3 nm.
  • Table 2 lists examples of voltage values applied to the respective parts during writing and reading.
  • Table 2 shows a case where the word line WL1 is connected to the selection transistor (selection TR) and the word line WL2 is connected to the memory transistor (memory TR). Note that the values shown in parentheses in Table 2 indicate the voltage of the non-selected line.
  • a voltage of 1.8 V is applied to the memory gate electrode 14 of the memory transistor MT through the word line WL2, and a voltage of ⁇ 5 V is applied to the source line SL.
  • each voltage of the bit line BL and the N well 12 is set to 0V.
  • the threshold value of the memory transistor MT changes to a positive value.
  • the voltage of the bit line BL is 0 V, and no current flows in the channel region of the select transistor ST.
  • the voltage of the source line SL connected to the unselected memory cell MC is 0 V, and no electrons are generated due to band-to-band tunneling. Reading from the memory cell MC is the same as that of the memory cell of the first embodiment.
  • the main characteristic of the operating voltage condition in this embodiment is that erasing is not required. Therefore, unlike Table 1, the voltage for the word line WL and the bit line BL is larger than the voltage required for reading. It is not necessary to apply a voltage. That is, a voltage higher than the breakdown voltage of the low voltage transistor is not applied to the word line WL and the bit line BL. Therefore, the word line decoders 4a and 4b and the bit line decoder 3 shown in FIG. 1 can be composed of low voltage transistors. Since the low voltage transistor has a small area, the size of the peripheral circuit can be reduced. In addition, high-speed reading can be performed using the performance of the low-voltage transistor.
  • the STI 36 is formed on the silicon substrate 11 to form the N wells 12, 42a, 42b and the P wells 41a, 41b, and then the ONO film 13 as shown in FIG. Form.
  • the thicknesses of the lower silicon oxide film 13d, the upper silicon oxide film 13c, and the silicon nitride film 13b constituting the ONO film 13 are 4 nm, respectively.
  • the lower silicon oxide film 13d is formed by a thermal oxidation method as in the first embodiment.
  • the gate insulating film 17b of the select transistor ST is formed by the following process.
  • the ONO film 13 in the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c in the peripheral circuit region is formed by, for example, a reactive ion etching (RIE) method and a wet etching method using hydrofluoric acid. Use to remove.
  • RIE reactive ion etching
  • the ONO film 13 in the other region is covered with a photoresist.
  • the silicon substrate of the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c in the peripheral circuit region, as shown in FIGS. 11 is thermally oxidized to form a silicon oxide film having a thickness of about 9 nm as the gate insulating film 38.
  • the ONO film 13 in the select transistor formation region 34b is etched with the memory transistor formation region in the memory cell array region and a part of the peripheral circuit region covered with a resist pattern.
  • the select transistor formation region 34b in the memory cell array region and the 1.8V NMOSFET region 35d and the 1.8V PMOSFET region 35e in the peripheral circuit region are exposed on the surface of the silicon substrate 11.
  • the surface of the silicon substrate 11 in the selection transistor region 34b, the 1.8V NMOSFET region 35d and the 1.8V PMOSFET region 35e in the peripheral circuit region is thermally oxidized.
  • a silicon oxide film having a thickness of 3 nm is formed as the gate insulating films 17b and 39.
  • the thickness of the gate oxide film 38 already formed in a part of the peripheral circuit region is 12 nm.
  • a memory device is formed according to the same process as in the first embodiment.
  • the breakdown voltage of the gate insulating film 17b of the selection transistor ST formed by the above process is equal to or less than the potential difference between the word lines WL1 and WL2 and the bit line BL. However, as described above, a voltage higher than the breakdown voltage is applied to the gate insulating film 17b. Not applied.
  • FIG. 32 is a cross-sectional view showing a memory cell of a flash memory which is a semiconductor device according to the sixth embodiment of the present invention. 32, the same reference numerals as those in FIG. 1 denote the same elements.
  • a memory cell MC shown in FIG. 31 includes an n-type memory transistor MT and an n-type selection transistor ST. The selection transistor ST is connected to a bit line BL, and the memory transistor MT is connected to a source line SL.
  • the memory transistor MT includes an ONO film 13 which is a charge holding layer formed on the P well 72 of the silicon substrate 11, a memory gate electrode 74 formed on the ONO film 13, and both sides of the memory gate electrode 74. It has an n-type source region 75 and an n-type source / drain region 76 formed in the P-well 72. In the P well 72 between the n-type source region 75 and the n-type source / drain region 76, impurities are implanted for adjusting the threshold voltage.
  • the selection transistor ST includes a selection gate electrode 78 formed on the P well 72 via the gate insulating film 17, and an n-type drain region 79 formed in the P well 72 on both sides of the selection gate electrode 78. And an n-type source / drain diffusion region 76. Note that the memory transistor MT and the select transistor ST share a common n-type source / drain region 76.
  • the selection gate electrode 78 and the memory gate electrode 74 constitute part of one of the word lines WL1 or WL2, and are arranged substantially in parallel.
  • the n-type source region 75 and the n-type drain region 79 are composed of extension regions 75a and 79a of n-type low concentration impurity diffusion regions and n-type high concentration impurity diffusion regions 75b and 79b, respectively.
  • p-type impurity regions 75 c and 79 c having a higher impurity concentration than the P well 72 are formed around the n-type source region 75 and the n-type drain region 79, respectively.
  • the impurity concentration distribution of the pn junction formed by the n-type source region 75, the n-type drain region 79, and the periphery thereof changes sharply, and avalanche breakdown and band-to-band tunneling are likely to occur.
  • Silicide layers 21a and 21b are formed on the upper portion of the memory gate electrode 74 and the selection gate electrode 78, and silicide layers 21c and 21d are also formed on the surfaces of the n-type source region 75 and the n-type drain region 79, respectively.
  • the silicide layer for example, a cobalt silicide layer having a thickness of 8 nm is formed.
  • an insulating sidewall 20 is formed on each side surface of the memory gate electrode 74 and the selection gate electrode 79.
  • the memory transistor MT and the select transistor ST are covered with an interlayer insulating film 22. Further, first and second contact holes 22a and 22b are formed in the interlayer insulating film 22 on the n-type source region 75 and the n-type drain region 79, respectively. A plug 24 is embedded. The first conductive plug 23 on the n-type source region 75 is connected to the source line SL, and the second conductive plug 24 on the n-type drain region 79 is connected to the bit line BL. Therefore, the writing state of the selection transistor ST is prevented from affecting the fluctuation of the parasitic capacitance of the bit line BL.
  • connection of the plurality of memory cells MC having the above configuration is the same as in the first embodiment. Accordingly, in two memory cells MC adjacent in the row direction, the memory gate electrode 74 of one memory transistor MT and the selection gate electrode 78 of the other selection transistor MT are connected to the same word line WL1 (or WL2). One selection gate electrode 78 and the other memory gate electrode 74 are connected to the same word line WL2 (or WL1).
  • the memory cells MC arranged vertically and horizontally are connected to the source line SL and the bit line BL in the same relationship as in the first embodiment. From the above, when one source line SL and one word line WL1 (or WL2) are selected, only one memory transistor MT connected to them has their source line SL and word line WL1. (Or WL2) can be simultaneously received, and electrons generated by avalanche breakdown or band-to-band tunneling can be injected into the ONO film 13 which is a charge retention layer. Next, a method of writing, reading and erasing the memory cell MC will be described. Table 3 shows examples of values of voltages applied to the respective parts at the time of writing, reading, and erasing.
  • Table 3 shows a case where the word line WL1 is connected to the selection transistor (selection TR) and the word line WL2 is connected to the memory transistor (memory TR). Note that the values shown in parentheses in Table 3 indicate the voltage of the non-selected line.
  • a voltage of 5 V is applied to the memory gate electrode 74 through the word line WL2, and a voltage of 5 V is applied to the source line SL.
  • each voltage of the bit line BL and the P well 72 is set to 0V.
  • electrons generated by avalanche breakdown at the pn junction between the n-type source region 75 and the P well 72 are injected into the silicon nitride film 13 b of the ONO film 13.
  • the threshold value of the memory transistor MT becomes a positive value.
  • the voltages of the selection gate electrode 78 and the bit line BL are each 0 V, and no current flows in the channel region of the selection transistor ST.
  • the voltage of the source line SL connected to the unselected memory cell is 0 V, and no electrons are generated due to avalanche breakdown.
  • a voltage of 1.8 V is applied to the selection gate electrode 78 through the word line WL1, and a voltage of 1.8 V is also applied to the bit line BL.
  • each voltage of the memory gate electrode 74, the bit line BL, and the P well 72 is set to 0V.
  • a channel is formed below the selection gate electrode 78, and a potential difference is generated between the n-type drain region 79 and the n-type source region 75.
  • a voltage of ⁇ 5V is applied to the selection gate electrode 78 and the memory gate electrode 74 through the word lines WL1 and WL2, and a voltage of 5V is applied to the source line SL.
  • the bit line BL is set to 0V.
  • the voltage of the P well 72 is set to 0V.
  • FIGS. 33A to 38A are cross-sectional views showing the manufacturing process of the semiconductor device according to the sixth embodiment of the present invention, and are partial cross-sectional views in the extending direction of the word lines in the memory cell array region.
  • FIGS. 33 to 38 is a partial cross-sectional view in the extending direction of the bit line or the source line in the manufacturing process of the semiconductor device.
  • FIG. 32 to FIG. 38C is a partial cross-sectional view of the peripheral circuit portion in the manufacturing process of the semiconductor device.
  • the STI 36 is formed on the silicon substrate 11 by the same method as in the first embodiment, and then the sacrificial oxide film 37 is formed on the surface of the silicon substrate 11.
  • the silicon substrate 11 is p-type. Thereafter, the peripheral circuit region of the silicon substrate 11 is covered with a photoresist, and the memory cell array region is exposed. Then, by implanting n-type impurities into the memory cell array region under predetermined conditions, a buried N well 71 is formed in a region deeper than the STI 36.
  • a p-type impurity is ion-implanted under predetermined conditions to form a flash P-well 72 in a region shallower than the buried N-well 71.
  • the P well 72, the buried N well 71 and the p-type silicon substrate 11 thereunder constitute a triple well.
  • P wells 41a and 41b and N wells 42a and 42b are formed as in the first embodiment.
  • the periphery of the buried N well 71 and the P well 72 is surrounded by an N well (not shown).
  • n-type or p-type impurity ions are implanted into the P well 72 in the memory cell array region, the P wells 41a and 41b, the N wells 42a and 42b, etc. in the peripheral circuit region for threshold adjustment.
  • the ONO film 13 is formed on the silicon substrate 11 in the same manner as shown in FIGS.
  • the ONO film 13 has a three-layer structure shown in FIG.
  • An insulating film 17 is formed.
  • a gate insulating film 38 made of a silicon oxide film having a thickness of 12 nm is formed on the surface of the silicon substrate 11 in the 5V NMOSFET region 35a, the 5V PMOSFET region 35b, and the 5V low threshold NMOSFET region 35c.
  • a gate insulating film 39 made of a silicon oxide film having a thickness of 3 nm is formed on the surface of the silicon substrate 11 in the NMOSFET region 35d and the 1.8V PMOSFET region 35e.
  • a plurality of word lines WL1 and WL2 extending in the row direction are formed in the memory cell array region by the same method as in the first embodiment.
  • a part of the word lines WL1 and WL2 becomes the selection gate electrode 78 and the memory gate electrode 74 shown in FIG.
  • the word lines WL1 and WL2 are in a state where the word line overlaps the ONO film 13, as shown in FIG. 19C.
  • a 5V NMOSFET region 35a a 5V PMOSFET region 35b, a 5V low threshold NMOSFET region 35c, a 1.8V NMOSFET region 35d and a 1.8V one are used in the same manner as in the first embodiment.
  • Gate electrodes 51g, 52g, 53g, 54g, 55g and other wirings are formed in each of the PMOSFET regions 35e.
  • n-type extension regions 51a, 51b, 53a, 53b, 54a and 54b are formed in the P wells 41a and 41b and the 5V low threshold NMOSFET region 35c in the peripheral circuit region by the same method as in the first embodiment. Further, p-type extension regions 52a, 52b, 55a, and 55b are formed in the N wells 42a and 42b in the peripheral circuit region.
  • the peripheral circuit region is covered with a photoresist 50 and the memory cell array region is exposed.
  • the upper silicon oxide film 13c and the silicon nitride film 13b in the ONO film 13 are removed by the reactive ion etching (RIE) method using the word lines WL1 and WL2 as a mask, and the lower silicon oxide film 13d is left as it is.
  • RIE reactive ion etching
  • n-type extension regions 75a and 79a and n-type source / drain regions 76 shown in FIG. 32 are formed on both sides below word lines WL1 and WL2. Thereafter, the photoresist 50 is removed.
  • a resist pattern 50a is formed to expose the n-type extension regions 75a and 79a in the memory cell array region, while covering the n-type source / drain region 76 and other regions.
  • the resist pattern 50a is formed by applying a photoresist to the entire surface of the silicon substrate 11 to cover the word lines WL1, WL2, etc., and then exposing and developing the photoresist.
  • boron ions are ion-implanted into the n-type extension regions 75a and 79a not covered with the resist pattern 50a under the conditions of an acceleration energy of 20 keV and a dose of 1 ⁇ 10 13 / cm 2 , thereby forming the n-type extension regions 75a, P-type impurity diffusion regions 75c and 79c are formed under 79a.
  • the sidewalls 20 are formed on the sidewalls of the word lines WL1 and WL2 and the gate electrodes 51g, 52g, 53g, 54g, and 55g by the same method as in the first embodiment.
  • the sidewall 20 is buried between the selection gate electrode 78 and the memory gate electrode 74.
  • arsenic is ion-implanted as an n-type impurity into the P well 72 using the word lines WL1 and WL2 and the sidewalls 20 in the memory cell array region as masks.
  • an n-type high concentration impurity diffusion region 75b of the n-type drain region 79 shared by two adjacent select transistors ST is formed, and at the same time, shared by two adjacent memory transistors MT.
  • An n-type high concentration impurity diffusion region 79b of the n-type source region 75 to be formed is formed.
  • arsenic ions are ion-implanted as n-type impurities using the gate electrodes 51g, 53g and 54g and the sidewall 20 as a mask, thereby forming n-type high concentration which becomes source / drain regions.
  • Impurity diffusion regions 51c, 51d, 53c and 53d are formed.
  • p-type high concentration impurity diffusion regions 52c, 52d, 55c, and 55d in the source / drain regions are formed on both sides of the gate electrodes 52g and 55g.
  • a region where no ion implantation is performed is covered with a photoresist.
  • the impurity ion-implanted as described above is activated by annealing.
  • silicide layers 21a and 21g are formed on the upper surfaces of the word lines WL1 and WL2 and the gate electrodes 51g, 52g, 53g, 54g, and 55g by the same process as in the first embodiment.
  • p-type high concentration impurity diffusion regions 75b, 79b, 51c, 51d, 53c, 53d, 54c, 54d and n-type high concentration impurity diffusion regions 52c, 52d, 55c, 55d are formed.
  • Silicide layers 21j, 21k, 21m, 21n, and 21p are also formed on the upper surface of.
  • a plurality of memory cells MC in which the directions of the selection transistors ST and the memory transistors MT are alternately formed are formed in each of the stripe-shaped active regions in the memory cell array region. Therefore, when the two memory cells MC adjacent along the longitudinal direction of the word lines WL1 and WL2 are compared, the direction of the selection transistor ST and the memory transistor MT is opposite.
  • the selection transistor ST and the memory transistor MT are NMOS EFET types.
  • NMOSFETs t 6 , t 8 , and t 9 are formed in the P wells 41 a and 41 b in the peripheral circuit region, and PMOSFETs t 7 and t 10 are formed in the N wells 42 a and 42 b.
  • wiring layers such as conductive plugs, vias, and wirings are formed by the same method as in the first embodiment.
  • FIG. 39 is a circuit diagram of a memory cell array constituting the semiconductor device according to the seventh embodiment of the present invention.
  • 40A and 40B are cross-sectional views showing the memory cells constituting the memory cell array.
  • the memory cell includes the n-channel type memory transistor MT and the selection transistor ST described in the sixth embodiment. 40, the same reference numerals as those in FIG. 32 denote the same elements.
  • FIG. 39 a memory cell surrounded by a dashed ellipse is a memory cell MC1 to be written, and a memory cell surrounded by an alternate long and short dash line is a memory cell MC0 that is not written.
  • FN writing is performed on the designated memory cell MC1
  • a voltage having a value shown in FIGS. 39 and 40A is applied to the bit line BL, the source line SL, the word lines WL1 and WL2, and the P well 72.
  • the memory cell MC1 designated for writing As shown in FIG. 40A, with ⁇ 5V applied to the P well 72, + 5V is applied to the word line WL1 connected to the memory gate electrode 74. Further, ⁇ 5V is applied to the source line SL, and ⁇ 5V is also applied to the bit line. Further, the source line SL connected to the memory cell MC0 not designated for writing is set to a voltage of 0V. Therefore, the potential difference between the channel of the selected memory transistor MT and the word line WL1 is 10V. As a result, electrons are FN injected into the ONO film 13 and writing is performed.
  • +5 V is also applied to the memory gate electrode 74 of the non-selected memory cell MC0 connected to the same word line WL1.
  • the voltage of the source line SL is set to 0 V in the non-selected memory cell MC0
  • the voltage of the channel below the memory gate electrode 74 becomes 0 V via the n-type source region 75, and the memory gate electrode
  • the potential difference between 74 and the channel is 5V.
  • FN writing in the non-selected memory cell MC0 is avoided. From the above, by adopting a circuit as shown in FIG. 39, FN writing can be performed even if a circuit configuration in which the selection transistor ST is arranged on the bit line BL side with respect to the memory transistor MT is adopted.
  • FIG. 41 is a circuit diagram of a memory cell array constituting the semiconductor device according to the eighth embodiment of the present invention.
  • the bit erasing method of the flash memory according to the present embodiment shown in FIG. 41 will be described below.
  • Bit erasing is to individually erase an arbitrary memory cell. In other words, the data can be rewritten only in the selected memory cell.
  • ⁇ 10V is also applied to the memory gate electrode 14 of the unselected memory cell MC connected to the same word line WL2, but the voltage of the source line SL connected to the memory transistor MT is set to ⁇ 5V. Therefore, the channel below the memory gate electrode 14 is ⁇ 5V through the p-type source region 15, and the potential difference between the memory gate electrode 14 and the channel is 5V. Thereby, erasure of data in the non-selected memory cell mc is avoided.
  • bit erasure in the case where the n-channel type memory cell shown in FIG. 32 and the memory cell having the selection transistor are used as the memory cell MC shown in FIG.
  • a voltage having a value shown in Table 5 is applied to each of the bit line BL, the source line SL, the word line, and the N well 12.
  • -5V is applied to the memory gate electrode 74 of the word line WL1 while the P well 72 shown in FIG. 32 is set to 0V, and 5V is applied to the source line SL.
  • the bit line BL is set to 0V.
  • hot holes generated by band-to-band tunneling at the pn junction between the n-type source region 75 and the P well 72 are injected into the silicon nitride film 13b of the ONO film 13, and the threshold value of the memory transistor MT becomes negative. .
  • the data in the memory cell MCd is erased.
  • ⁇ 5V is also applied to the memory gate electrode 74 of the non-selected memory cell MC connected to the same word line WL1, but when the voltage of the source line SL connected to the memory transistor MT is set to 0V. No hot holes are generated. Thereby, erasure of data in the non-selected memory cell MC is avoided. From the above, as shown in FIG. 41, even when the source of the select transistor ST of the memory cell MC is directly connected to the bit line BL, the data in the memory cell MC can be individually erased. .
  • FIG. 42 is a circuit diagram of a memory cell array constituting the semiconductor device according to the eighth embodiment of the present invention. 42, the same reference numerals as those in FIG. 1 denote the same elements. 42, a plurality of memory cells MC are arranged vertically and horizontally, for example, n in the row direction and m in the column direction. Each memory cell MC includes a memory transistor MT and a selection transistor ST, and has the structure shown in any of the first to sixth embodiments. In the following description, the memory cell MC including the structure shown in FIG. 2 will be described as an example.
  • the bit line BL and the source line SL extend in a direction crossing the word lines WL1 and WL2.
  • a plurality of memory cells MC are respectively formed in a plurality of stripe-shaped active regions extending in the same direction as the bit line BL and the source line SL. Since the word line WL2 is connected only to the selection transistor ST as will be described later, it is hereinafter referred to as a selection line SGL.
  • Two memory cells MC adjacent in the active region are arranged with the positions of the memory transistor MT and the select transistor ST reversed, and are connected in series. Therefore, a plurality of adjacent memory cells MC share at least one of the source region 15 and the drain region 19.
  • the memory cells MC adjacent in the longitudinal direction of the word line WL1 and the selection line SGL are arranged with the memory transistor MT and the selection transistor ST in the same direction. This arrangement is different from the memory cell array shown in FIG.
  • the memory gate electrodes 14 are connected to the same word line WL1, and the selection gate electrodes 18 of the selection transistors ST are the same selected. Connected to line SGL.
  • the source region 15 of the memory cell MC is electrically connected to one of the source regions 15 of other memory cells MC that are obliquely adjacent to the word line WL1.
  • the drain region 19 of each memory cell MC is connected to one of the drain regions 19 of other memory cells MC adjacent to the word line WL1 in an oblique direction.
  • a plurality of common source regions 15 formed in each active region are connected to every other source line SL, and the remaining common source regions 15 are connected to another source line SL.
  • every other common drain region 19 is connected to one bit line BL, and the remaining common drain regions 19 are connected to another bit line BL. Note that the circuit shown in FIG. 42 can be applied to an EEPROM memory cell array. The element structure will be described in the next embodiment.
  • the source regions 15 of the memory transistors MT are different. Connected to the source line SL, the select transistor ST can be connected to a different bit line BL. Thus, by selecting one word line WL1 and one source line SL, one memory transistor MT can be selected and written. Further, reading and erasing can be performed as in the first to eighth embodiments. With such a configuration, the influence on the parasitic capacitance of the bit line BL due to the writing state of the selection transistor ST can be prevented.
  • FIG. 43 is a cross-sectional view showing a memory cell constituting an EEPROM which is a semiconductor device according to the tenth embodiment of the present invention.
  • the memory cell MC has a structure in which a memory transistor MT and a selection transistor ST are connected in series.
  • the memory transistor MT includes a gate insulating film 83a formed on the N well 82 of the silicon substrate 81, a floating gate electrode 84 formed as a charge storage layer on the gate insulating film 83a, and an ONO film on the floating gate electrode 84.
  • a control gate electrode 88 formed through the gate electrode 86, and a p-type source region 91 and a p-type source / drain region 92 formed in the N well 82 on both sides of the floating gate electrode 84.
  • the p-type source region 91 includes a p-type extension region 91a and a p-type high-concentration impurity diffusion region 91b formed in a region extending below the floating gate electrode 94.
  • the selection transistor ST includes a selection gate electrode 85 formed on the N well 82 via a gate insulating film 83b, and a p-type source / drain formed in the N well 82 on both sides of the selection gate electrode 85.
  • a region 92 and a p-type drain region 93 are provided.
  • the p-type drain region 93 is composed of a p-type extension region 93 a and a p-type high concentration diffusion region 93 b formed in a region extending under the selection gate electrode 85.
  • a conductive polysilicon film 89 is formed on the selection gate electrode 85 via an ONO film 87.
  • the selection transistor ST and the memory transistor MT share the p-type source / drain region 92.
  • Silicide layers 94a and 94b are formed on the upper layer portions of the control gate electrode 88, respectively. Further, silicide layers 94b and 94c are formed on the p-type source region 91 and the p-type drain region 93, respectively.
  • the two ONO films 86 and 87 are formed in the same layer, and each have a lower silicon oxide film 86a and 87a having a thickness of 4 nm, a silicon nitride film 86b and 87b having a thickness of 5 nm, and an upper silicon oxide film 86c having a thickness of 4 nm. 87c is formed in order.
  • the film thickness of the gate insulating films 83a and 83b is, for example, 10 nm.
  • a first interlayer insulating film 95 is formed on the memory transistor MT and the select transistor ST. Further, first and second contact holes 95a and 95b are formed in the first interlayer insulating film 95 on the p-type source region 91 and the p-type drain region 93, respectively, and the first conductive holes are formed therein. The conductive contact plug 96 and the second conductive contact plug 97 are embedded.
  • the first conductive plug 96 on the p-type source region 91 is connected to the source line SL, and the second conductive plug 97 on the p-type drain region 93 is connected to the bit line BL. This prevents the difference in the write state of the select transistor ST from affecting the parasitic capacitance of the bit line BL.
  • the control gate electrode 88 and the selection gate electrode 85 are connected to different word lines WL1 and selection lines SGL, respectively. Note that the thickness of the gate insulating film 83b of the selection transistor ST may be reduced as in the second and fifth embodiments. Further, the impurity concentration of the p-type source / drain region 92 may be lower than that of the p-type extension regions 91a and 93a as in the fourth embodiment.
  • an opposite conductivity type that is, an n-type impurity diffusion region may be formed under the p-type high concentration impurity diffusion regions 91b and 93b.
  • the memory transistor MT and the selection transistor ST may be n-type transistors.
  • the memory cell MC having the above configuration is applied to the memory cell array shown in FIGS. 1 and 42, for example.
  • FIG. 42 when the memory cells MC are adjacent to each other along the bit line BL and the source line SL, the arrangement of the memory transistors MT and the selection transistors SL in each memory cell MC is alternately reversed. Thus, the directions of the memory cells MC adjacent along the word line WL1 may be the same.
  • These memory cells MC are connected to the source line SL, the bit line BL, the word line WL1, and the selection line SGL, as in FIG.
  • the methods of the first to eighth embodiments described above for example, the methods of the first to eighth embodiments described above may be employed.
  • voltages applied to the source line SL, the bit line BL, the word line WL1, and the selection line SGL are set to values according to the EEPROM.
  • FIG. 44A an STI 98 is formed in the element isolation region of the silicon substrate 81.
  • the element isolation region is disposed in a region sandwiching a plurality of stripe-shaped active regions 99.
  • the STI 98 is formed by the same method as the STI 36 of the first embodiment, for example.
  • an n-well 82 is formed by introducing an n-type impurity into the active region 99 of the silicon substrate 81 by the same method as in the first embodiment.
  • the active region 99 of the silicon substrate 81 is thermally oxidized to form a gate insulating film 83 having a thickness of 10 nm, for example.
  • the gate insulating film 83 is used as the gate insulating films 83a and 83b shown in FIG.
  • a first polysilicon film 101 is formed on the gate insulating film 83 to a predetermined thickness.
  • the first polysilicon film 101 is patterned by a photolithography method to form an opening 102 on the STI 98 on the side of the region where the floating gate electrode 84 is to be formed.
  • an ONO film is formed on the first polysilicon film 101.
  • the first polysilicon film 101 is thermally oxidized to form a lower silicon oxide film having a thickness of, for example, 6 nm, and then a silicon nitride film is formed by a CVD method.
  • the method includes a step of thermally oxidizing the surface to form an upper silicon oxide film with a thickness of 4 nm, for example.
  • the final silicon nitride film is, for example, 5 nm.
  • a second polysilicon film is formed on the ONO film. Thereafter, the layers from the second polysilicon film to the first polysilicon film 101 are patterned by photolithography using the same mask to form stripe-like word lines WL1 and selection lines SGL that are long in the row direction. .
  • the word line WL1 is composed of a second polysilicon film, and is formed in a stripe shape passing over the opening 102 on the STI 98.
  • a floating gate electrode 84 composed of the first polysilicon film 101 is formed in the active region 99 below the word line WL1.
  • the floating gate electrode 84 is separated by the opening 102 on the STI 98 and has an isolated shape on the active region 99.
  • the word line WL1 is the control gate electrode 88 of the memory transistor MT shown in FIG. 43 on the floating gate electrode 84.
  • the ONO film formed on the first polysilicon film 101 becomes the ONO film 86 between the control gate electrode 88 and the floating gate electrode 84 shown in FIG. 44C to 44Q, the position of the floating gate electrode 84 is indicated by a shaded pattern.
  • the selection lines SGL are composed of the first polysilicon film 101, and two selection lines SGL are formed at intervals between the plurality of word lines WL1. A part of the selection line SGL constitutes a selection gate electrode 85 shown in FIG. 43 in the active region 99. Note that the ONO film and the second polysilicon film formed on the first polysilicon film 101 are left in the same planar shape as the selection line SGL, and become the ONO film 87 and the polysilicon film 89 shown in FIG. .
  • p-type impurities are ion-implanted into each active region 99 to form extension regions 91a and 93a, and further on the side surfaces of the word line WL1 and the selection line SGL.
  • Sidewalls 90 are formed, and then a p-type source region 91 and a p-type drain region 93 are formed by ion implantation of p-type impurities using the word line WL1, the selection line SGL, and the sidewalls 90 as a mask.
  • silicide layers 94 a to 94 d are formed on the word line WL 1, the second polysilicon film 89, the p-type source region 91, and the p-type drain region 93.
  • Those processes are in accordance with, for example, the first to seventh embodiments.
  • the sidewall 90 is omitted.
  • the memory cell MC including the memory transistor MT and the selection transistor ST shown in FIG. 43 is formed.
  • the control gate electrodes 88 of the memory transistors MT adjacent to each other along the word line WL1 are connected to each other through the word line WL1.
  • the selection gate electrodes 85 of the selection transistors ST adjacent to each other along the selection line SGL are connected to each other via the selection line SGL.
  • the directions of the adjacent memory cells MC along the active region 99 are alternately arranged opposite to each other, whereby the two memory transistors MT share the p-type source region 91 and are connected to each other. Also, two select transistors ST adjacent to each other along the active region 99 share the p-type drain region 93 and are connected to each other.
  • a first interlayer insulating film 95 is formed on the word line WL1, the selection line SGL, the memory transistor MT, and the selection transistor MT.
  • the first interlayer insulating film 95 is formed by the same process as shown in the first embodiment.
  • the second to seventh interlayer insulating films described below are also formed by the same method.
  • first and second contact holes are formed on the p-type source region 91 and the p-type drain region 93 as shown in FIG. 44D.
  • 95a and 95b are formed.
  • first and second conductive contact plugs 96 and 97 are formed in the first and second contact holes 95a and 95b, respectively, as shown in FIG.
  • the method shown in the first embodiment is adopted.
  • a metal film is formed on the first interlayer insulating film 95, and is patterned by photolithography to form a plurality of first wirings 104a, 104b, 104c, 104d and a plurality of first lines.
  • the conductive pads 105 are formed separately from each other.
  • the first conductive pad 105 is individually connected to each second conductive contact plug 97 on the p-type drain region 93 and has a planar shape that overlaps a part of the two selection lines SGL before and after the first conductive pad 105. .
  • the first wirings 104a to 104d are of four types, each individually connected to the first conductive contact plug 96 on the p-type source region 91, and further bent and led out onto the STI 98.
  • the first type first wiring 104a is bent in an L shape along the active region 99 on the front right side in the drawing.
  • the second type first wiring 104b is bent in an L-shape along the active region 99 on the left rear side in the drawing.
  • the third type first wiring 104c is bent in an L shape along the active region 99 on the front left side in the drawing.
  • the fourth type first wiring 104d is bent in an L shape along the active region 99 on the rear right side in the drawing.
  • the first wiring 104a and 104c of the first type and the third type are alternately arranged along the same active region 99.
  • the second type and the fourth type of the first wirings 104b and 104d are alternately arranged along the active region 99 adjacent to the first type of the first wiring 104a.
  • the first type and the third type of the first wirings 104a and 104c are alternately arranged along the two adjacent word lines WL1, and the second type and the fourth type of the first wirings 104b, 104d is also alternately arranged along two adjacent word lines WL1.
  • a second interlayer insulating film 106 that covers the first wirings 104 a and 104 b and the first conductive pad 105 is formed. Then, by patterning the second interlayer insulating film 106 by photolithography, a first via hole 107 and a second via hole 108 are formed as shown in FIG. 44F.
  • the first via hole 107 is formed on the upper end of the STI 98 among the first wirings 104a to 104d.
  • the second via hole 108 is formed on the first conductive pad 105 and close to the unbent end portions of the first wirings 104a to 104d. Thereby, each of the second via holes 108 is arranged in a zigzag manner along two adjacent selection lines SGL.
  • first and second via plugs 109 and 110 are formed in the first and second via holes 107 and 108, respectively.
  • the first and second via plugs 109 and 110 are formed by, for example, the via plug forming method shown in the first embodiment.
  • a metal film is formed on the second interlayer insulating film 106 and patterned by a photolithography method, whereby a plurality of second wirings 111 and a plurality of second conductive pads 112 are formed as shown in FIG. 44G. Are formed separately from each other.
  • the second conductive pads 112 are individually connected to the first via plugs 109 and are disposed above the STI 98. Accordingly, the second conductive pad 112 is electrically connected to the p-type source region 91 through the first via plug 109, the first wirings 104a to 104d, and the first contact plug.
  • the second wiring 111 has a substantially H-shaped planar shape, straddles two adjacent word lines WL1 on the side of the second conductive pad 112, and further, an oblique direction closest to the straddled location
  • the two second via plugs 110 are electrically connected.
  • the plurality of p-type drain regions 93 formed in the same active region 99 are obliquely arranged on the left side through the second wiring 111, the second via plug 110, the first conductive pad 105, and the first contact plug 97, respectively.
  • the adjacent p-type drain regions 93 and the right oblique p-type drain regions 93 are alternately electrically connected. Therefore, the second wiring 111 constitutes a part of the bit branch line BLd shown in FIG.
  • a third interlayer insulating film 113 that covers the second conductive pad 112 and the second wiring 111 is formed.
  • a third via hole 114 is formed at substantially the center of the second wiring 111 as shown in FIG. 44H, and the second conductive pad 112 is formed.
  • a fourth via hole 115 is formed thereon.
  • third and fourth via plugs 116 and 117 are formed in the third and fourth via holes 114 and 115, respectively.
  • the third and fourth via plugs 116 and 117 are located above the STI 98.
  • a metal film is formed on the third interlayer insulating film 113, and is patterned by a photolithography method, whereby a plurality of third wirings 118a and 118b and a plurality of third conductive properties are formed as shown in FIG. 44I.
  • Pads 119 are formed separately from each other.
  • the third conductive pads 119 are individually connected to the third via plugs 116, respectively.
  • the third wirings 118a and 118b include a substantially S-shaped first type and a substantially inverted S-shaped second type.
  • the third wirings 118a and 118b form part of the source branch line SLd that connects the p-type source regions 91 of the memory transistor MT shown in FIG.
  • the third wirings 118a and 118b have a structure in which two adjacent p-type source regions 91 in the diagonal direction are electrically connected to each other in two adjacent active regions 99. That is, the third wirings 118a and 118b are connected to the two p-type source regions 91 via the fourth via plug 117, the second conductive pad 112, the first via plug 109, the first wirings 104a to 104d, and the first contact plug 96. Connected to.
  • the third conductive pad 119 is connected to the H-shaped second wiring 111 via the third via plug 116, is disposed above the STI 98, and is surrounded by four surrounding third wirings 118a and 118b.
  • a fourth interlayer insulating film 120 is formed to cover the third conductive pad 119 and the third wirings 118a and 118b.
  • the fourth interlayer insulating film 120 is patterned by a photolithography method, thereby forming the fifth via hole 121 on the third wirings 118a and 118b that are the source branch lines SLd as shown in FIG. 44J.
  • a sixth via hole 122 is formed on the third conductive pad 119 electrically connected to the bit branch line BLd.
  • the sixth via hole 122 is formed above each STI 98.
  • every fifth via hole 121 is stacked above the STI 98. Accordingly, every other STI 98 that overlaps both the fifth and sixth via holes 121 and 122 exists in the direction along the word line WL1 and the selection line SGL, and one STI 98 that overlaps only the sixth via hole 122 exists. It exists every other. This is because the sixth via hole 122 connected to the plurality of bit branch lines BLd connecting the two p-type drain regions 93 is divided into two groups. In the first group, the fifth via holes 121 are sandwiched between the STIs 98 at intervals. In the second group, the fifth via hole 121 does not exist on the STI 98.
  • fifth and sixth via plugs 123 and 124 are formed in the fifth and sixth via holes 121 and 122, respectively.
  • the source line SL and the bit line BL are formed.
  • a metal film is formed on the fourth interlayer insulating film 120 and patterned by a photolithography method, whereby a plurality of first bit lines BL1 and a plurality of fourth and fifth conductive layers are formed as shown in FIG. 44K.
  • the conductive pads 125 and 126 are formed separately from each other.
  • the first bit line BL1 is disposed above the STI 98 that does not overlap with the fifth via hole 122, and is thereby electrically connected to a part of the second wiring 111 that is the drain branch line BLd via the sixth via plug 124 of the second group. Connected to.
  • the fourth conductive pad 125 is formed on the sixth via hole 122 of the first group, and is electrically connected to the remaining second wiring 111 through the sixth via plug 124.
  • the fifth conductive pad 126 is connected to the third wirings 118 a and 118 b that are the source branch lines SLd via the fifth via plug 123.
  • a fifth interlayer insulating film 127 is formed to cover the fourth and fifth conductive pads 125 and 126 and the first bit line BL1.
  • the seventh, Eighth via holes 128 and 129 are formed. Further, seventh and eighth via plugs 130 and 131 are formed in the seventh and eighth via holes 128 and 129, respectively. Accordingly, the seventh via plug 130 is connected to the third wirings (source branch lines) 118a and 118b via the fourth conductive pad 125 and the fifth via plug 123. The eighth via plug 131 is connected to the second wiring (bit branch line) 111 through the fifth conductive pad 126, the sixth via plug 124, the third conductive pad 119, and the third via plug.
  • a metal film is formed on the fifth interlayer insulating film 127 and patterned by a photolithography method, whereby a plurality of second bit lines BL2 and sixth conductive pads 132 are formed as shown in FIG. 44M. Are formed separately from each other.
  • the second bit line BL2 is formed in parallel above the first bit line BL2, and is connected to the eighth via plug 131 on the side thereof.
  • the sixth conductive pad 132 is arranged connected to the seventh via plug 130 not connected to the second bit line BL2, and the lower p-type is interposed via the fourth conductive pad 125, the fifth via plug 123, etc. below the sixth conductive pad 132. It is electrically connected to the source region 91.
  • a sixth interlayer insulating film 137 is formed to cover the sixth electric pad 132 and the second bit line BL2. Thereafter, by patterning the sixth interlayer insulating film 137 by photolithography, a ninth via hole 134 is formed above the center of each of the sixth conductive pads 132 as shown in FIG. 44N. Further, ninth via plugs 135 are formed in the ninth via holes 134, respectively.
  • a metal film is formed on the sixth interlayer insulating film 133, and is patterned by a photolithography method, whereby the eighth film disposed in the region between the second bit lines BL2 as shown in FIG. 44O.
  • a seventh conductive pad 136 connected to the via plug 135 is formed.
  • the seventh conductive pads 136 arranged along the extending direction of the second bit line BL2 are alternately directed toward the second bit line BL2 on one side and the second bit line BL2 on the other side. It has an expanded shape.
  • a seventh interlayer insulating film 137 is formed to cover the seventh conductive pad 136. Thereafter, by patterning the seventh interlayer insulating film 137 by photolithography, as shown in FIG. 44P, the tenth via hole is formed on the side portion of each seventh conductive pad 133 close to the second bit line BL2. 138 is formed. Further, a tenth via plug 139 is formed in the tenth via hole 138.
  • a metal film is formed on the seventh interlayer insulating film 137 and patterned by a photolithography method, thereby forming a plurality of source lines SL as shown in FIG. 44Q.
  • the source line SL is arranged to extend in parallel with the active region 99, and the tenth via plug 139, the seventh conductive pad 136, the fifth via plug, the sixth via plug pad, the seventh via plug, the fourth conductive plug thereunder.
  • the third conductive pad (source branch line) 119 is connected to the third conductive pad 125 and the fifth via plug. Note that the wiring directions of the circuits shown in the above embodiments are not limited as long as they are equivalent.
  • the memory cell array formed by the above steps has an electric circuit as shown in FIG. 42, and has a configuration in which the source region of the memory transistor MT is connected to the source line SL and the drain region of the selection transistor ST is connected to the bit line BL. It has become.
  • the embodiment described above is merely given as a typical example, and it is obvious for those skilled in the art to combine the components or modifications and variations thereof, and those skilled in the art will describe the principle of the present invention and the claims. Obviously, various modifications of the above-described embodiments can be made without departing from the scope of the invention as described above.

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Abstract

【課題】アバランシェ書き込みが可能なメモリセルアレイを備えた半導体装置を提供する。 【解決手段】第１メモリトランジスタＭＴと第１選択トランジスタＳＴを有する第１のメモリセルＭＣと、第２メモリトランジスタＭＴと第２選択トランジスタＳＴを有する第２のメモリセルＭＣと、第１メモリトランジスタＭＴのゲート電極と第２選択トランジスタＭＴのゲート電極に電気的に接続された第１ワード線ＷＬ１と、第２メモリトランジスタＭＴのゲート電極と第１選択トランジスタＳＴのゲート電極に電気的に接続された第２ワード線ＷＬ２と、第１メモリトランジスタＭＴのソース領域と第２メモリトランジスタＭＴのソース領域に電気的に接続されたソース線ＳＬとを有する。

Description

半導体装置
　本発明は、半導体装置、特に、メモリトランジスタと選択トランジスタから構成されるメモリセルを有する半導体装置に関する。
　不揮発性半導体記憶装置であるフラッシュメモリやＥＥＰＲＯＭにおける情報の書き込み方式として、メモリトランジスタのチャネル領域でチャンネル・ホット・エレクトロン（ＣＨＥ）を発生させて電荷保持層に取り込む方法が広く利用されている。
　ＣＨＥを利用した書き込み方法によれば、選択トランジスタのソース・ドレイン間に大きな電流を流す必要があるため、消費電流が多くなる。
　チャネル領域に電流を流さずにメモリセルに情報を書き込む方法として、アバランシェブレークダウン又はバンド間トンネリング（ＢＴＢＴ）により発生した電子或いは正孔をメモリトランジスタの電荷保持層に取り込む方式、即ちアバランシェ書き込み方式がある。
　アバランシェ書き込み方式においても、ＣＨＥ書き込み方式と同様にメモリトランジスタのゲート電極とソース拡散領域に電圧を印加することにより書き込む。しかし、アバランシェ書き込み方式では、基板電流だけで書き込みが実施される点でＣＨＥ書き込み方式と異なる。
　選択トランジスタとメモリトランジスタによりＮＯＲ型メモリセルを構成する２トランジスタセルが、例えば特開２００５－１１６９７０号公報（特許文献１）に記載されている。
　２トランジスタセルの消費電流を節約するためには、アバランシェ書き込み方式を採用することが好ましい。この場合、選択トランジスタは基板電流を制御することができないので、書き込みをするか否かの制御に選択トランジスタを用いることはできない。
　このため、２トランジスタセルをＮＯＲ型のフラッシュメモリに使用している特許文献１の図２に記載の回路では、メモリトランジスタをビット線側に配置して、ビット線とワード線でメモリトランジスタを選択することになる。
　しかし、ビット線にメモリトランジスタを接続すると、書き込み状態によってメモリトランジスタによる寄生容量が異なることになるので、読み出しが不安定になるおそれがある。そこで、安定した読み出しを実現するためには、選択トランジスタをビット線側に置き、メモリトランジスタをソース線側に置くことが好ましい。
　ところで、ＣＨＥを利用した書き込み方法を採用した２トランジスタセルの選択トランジスタをビット線に接続する回路については、特開２００５－１２２７７２号公報（特許文献２）に記載されている。その回路は、共通のワード線に接続される複数のメモリトランジスタのソース領域を共通のソース線に接続する構成となっている。
　そのようなメモリ回路について、アバランシェによる書き込み方式を採用してワード線とソース線の間に電圧を印加すると、複数のメモリトランジスタが同時に書き込み状態となり、メモリトランジスタを選択することができない。
　また、特開平１１－１７７０６８号公報（特許文献３）の図１０は、ＣＨＥを利用した書き込み方式のメモリ回路において、選択トランジスタのドレイン領域をビット線に接続し、メモリトランジスタのソース領域をソース線に接続するメモリ回路を開示している。　　
　しかし、特許文献３に記載の回路では、２トランジスタセル同士を接続させず、コラム毎にソース線とビット線を配置しているので、特許文献１又は２に記載の回路と比較するとソース線、ビット線とトランジスタの接続点が多くなってメモリセル面積が大きくなる。
特開２００５－１１６９７０号公報 特開２００５－１２２７７２号公報 特開平１１－１７７０６８号公報
　本発明の目的は、新たなメモリセルアレイを有する半導体装置を提供することにある。
　本発明の実施形態に従えば、第１メモリトランジスタと第１選択トランジスタを有する第１のメモリセルと、第２メモリトランジスタと第２選択トランジスタを有する第２のメモリセルと、前記第１メモリトランジスタのゲート電極と前記第２選択トランジスタのゲート電極に電気的に接続された第１ワード線と、前記第２メモリトランジスタのゲート電極と前記第１選択トランジスタのゲート電極に電気的に接続された第２ワード線と、前記第１メモリトランジスタのソース領域と前記第２メモリトランジスタのソース領域に電気的に接続された第１ソース線と、を有することを特徴とする半導体装置が提供される。
　また、本発明の別な実施形態に従えば、第１メモリトランジスタと第１選択トランジスタからなる第１のメモリセルと、第２メモリトランジスタと第２選択トランジスタからなる第２のメモリセルと、第３メモリトランジスタと、前記第１選択トランジスタと共有する第１共有ドレイン領域を有する第３選択トランジスタからなる第３のメモリセルと、
　第４メモリトランジスタと、前記第２選択トランジスタと共有する第２共有ドレイン領域を有する第４選択トランジスタからなる第４のメモリセルと、前記第１メモリトランジスタのゲート電極と前記第２メモリトランジスタのゲート電極に電気的に接続された第１ワード線と、前記第３メモリトランジスタのゲート電極と前記第４メモリトランジスタのゲート電極に電気的に接続された第２ワード線と、前記第１メモリトランジスタのソース領域と、前記第４メモリトランジスタのソース領域に電気的に接続された第１ソース線と、前記第２メモリトランジスタのソース領域に電気的に接続された第２ソース線と、前記第３メモリトランジスタのソース領域に電気的に接続された第３ソース線と、前記第１共有ドレイン領域に電気的に接続された第１ビット線と、前記第２共有ドレイン領域に電気的に接続された第２ビット線と、を有することを特徴とする半導体装置が提供される。
　本発明の実施形態によれば、メモリセルトランジスタと選択トランジスタを有する２つのメモリセルにおいて、一方のメモリトランジスタのゲート電極と他方の選択トランジスタのゲート電極を第１ワード線に接続し、また、一方の選択トランジスタのゲート電極と他方のメモリトランジスタのゲート電極を第２ワード線に接続している。さらに、双方のメモリトランジスタのソース領域を同じソース線に接続している。
　これにより、第１ワード線と第２ワード線の一方とソース線に所定電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、双方のメモリトランジスタをソース領域に接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。
　また、本発明の実施形態によれば、メモリセルトランジスタと選択トランジスタを有する第１～第４メモリセルにおいて、第１、第３メモリセルの第１、第３メモリセルトランジスタのそれぞれのドレイン領域を共通にし、第２、第４メモリセルの第２、第４メモリトランジスタのそれぞれのドレイン領域も共通にしている。また、第１、第２メモリトランジスタのゲート電極同士を第１ワード線で接続し、第３、第４メモリトランジスタのゲート電極同士を第２ワード線で接続している。さらに、第１メモリトランジスタのドレイン領域と第４メモリトランジスタのソース領域に共通の第１ソース線を接続し、他の２つのソース領域にそれぞれ第２、第３ソース線を接続している。
　これにより、第１ワード線と第２ワード線の一方と第１～第３のソース線に所定の電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、４つのメモリトランジスタをソース線に接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。
図１は、本発明の実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。 図２は、本発明の第１実施形態に係る半導体装置を示す断面図である。 図３（ａ）～（ｃ）は、図２に示した半導体装置の動作を示す断面図である。 図４（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図５（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図６（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図７（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図８（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図９（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図１０（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図１１（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図１２（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図１３（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。 図１４（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。 図１５（ａ）～（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。 図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。 図１７は、本発明の第１実施形態に係る半導体装置のメモリセルアレイ領域を示す断面図である。 図１８は、本発明の第１実施形態に係る半導体装置の周辺回路領域を示す断面図である。 図１９Ａ、図１９Ｂは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その１）である。 図１９Ｃ、図１９Ｄは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その２）である。 図１９Ｅ、図１９Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その３）である。 図１９Ｇ、図１９Ｈは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その４）である。 図１９Ｉ、図１９Ｊは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その５）である。 図２０は、本発明の第２実施形態に係る半導体装置を示す断面図である。 図２１は、本発明の第２実施形態に係る半導体装置のメモリセルアレイの回路図である。 図２２（ａ）、（ｂ）は、図２０に示した半導体装置の動作を示す断面図である。 図２３（ａ）～（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その１）である。 図２４（ａ）～（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その２）である。 図２５（ａ）～（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その３）である。 図２６は、本発明の第３実施形態に係る半導体装置を示す断面図である。 図２７は、本発明の第３実施形態に係る半導体装置の形成工程におけるｎ型不純物のイオン注入工程を示す断面図である。 図２８は、本発明の第４実施形態に係る半導体装置を示す断面図である。 図２９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の形成工程におけるイオン注入工程を示す断面図である。 図３０は、本発明の第５実施形態に係る半導体装置を示す断面図である。 図３１（ａ）～（ｃ）は、本発明の第５実施形態に係る半導体装置の形成工程のうちゲート絶縁膜の形成工程を示す断面図である。 図３２は、本発明の第６実施形態に係る半導体装置を示す断面図である。 図３３（ａ）～（ｃ）は、図２に示した半導体装置の動作を示す断面図である。 図３４（ａ）～（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図３５（ａ）～（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図３６（ａ）～（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図３７（ａ）～（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図３８（ａ）～（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図３９は、本発明の第７実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。 図４０（ａ）、（ｂ）は、図３９に示した半導体装置の動作を示す断面図である。 図４１は、本発明の第８実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。 図４２は、本発明の第９実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。 図４３は、本発明の第１０実施形態に係る半導体装置を示す断面図である。 図４４Ａ、図４４Ｂ及び図４４Ｃは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その１）である。 図４４Ｄ、図４４Ｅ及び図４４Ｆは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その２）である。 図４４Ｇ、図４４Ｈ及び図４４Ｉは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その３）である。 図４４Ｊ、図４４Ｋ及び図４４Ｌは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その４）である。 図４４Ｍ、図４４Ｎ及び図４４Ｏは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その５）である。 図４４Ｐ及び図４４Ｑは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その６）である。
　以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
　図１は、本発明の第１実施形態に係る半導体装置であるフラッシュメモリの回路ブロック図である。
　図１において、フラッシュメモリ１は、メモリセルアレイ２を有し、さらに周辺回路として、ビット線デコーダ３、センスアンプ６、ワード線デコーダ４ａ、４ｂ、ソースデコーダ５等を有している。なお、ビット線デコーダ３はカラムデコーダともいい、第１、第２のワード線デコーダ４ａ、４ｂはロウデコーダともいう。
　メモリセルアレイ２は、マトリクス状に配置した複数のメモリセルＭＣを有している。メモリセルＭＣは、例えば同一行方向（図中Ｘ方向）にｎ個、同一列方向（図中Ｙ方向）にｍ個で配置されている。
　ワード線デコーダ４ａ、４ｂには複数のワード線ＷＬ１、ＷＬ２が接続され、ソース線デコーダ５には複数のソース線ＳＬが接続され、さらに、ビット線デコーダ３には複数のビット線ＢＬが接続されている。
　ソース線ＳＬとビット線ＢＬは実質的に平行して交互に配置され、また、ワード線ＷＬ１、ＷＬ２はソース線ＳＬとビット線ＢＬと交差する方向、例えば直交する方向に延在している。
　メモリセルアレイ２の書き込み時、読み出し時、消去時において、ワード線ＷＬ１、ＷＬ２の信号はワード線デコーダ４ａ、４ｂにより制御され、ビット線ＢＬの信号はビット線デコーダ３により制御され、ソース線ＳＬの信号はソースデコーダ５により制御される。それらの信号の具体例については後述する。
　なお、ワード線を示している２つの符号ＷＬ１、ＷＬ２は、説明を容易にするために用いているだけであり、以下の実施形態においても特に限定する場合を除きグループ化するためのものではない。
　メモリセルＭＣは、互いに直列に接続されるメモリトランジスタＭＴと選択トランジスタＳＴを有している。選択トランジスタＳＴのドレインはビット線ＢＬに、メモリトランジスタＭＴのソースはソース線ＳＬにそれぞれ相互接続配線を介して電気的に接続されている。
　メモリトランジスタＭＴと選択トランジスタＳＴは、例えば図２に示す構造を有している。
　メモリトランジスタＭＴは、半導体基板であるシリコン基板１１のＮウェル１２上に形成される電荷保持層となる酸化・窒化・酸化シリコン（ＯＮＯ）膜１３と、ＯＮＯ膜１３上に形成されたメモリ用ゲート電極１４と、メモリ用ゲート電極１４の両側のＮウェル１２内に形成されたｐ型ソース領域１５及びｐ型ソース／ドレイン領域１６とを有している。ｐ型ソース領域１５は、低濃度不純物のｐ型エクステンション領域１５ａとｐ型高濃度不純物拡散領域１５ｂから構成される。なお、メモリ用ゲート電極１４はコントロールゲート電極ともいう。
　ＯＮＯ膜１３は、例えば、下側シリコン酸化膜１３ａ、シリコン窒化膜１３ｂ、上側シリコン酸化膜１３ｃを順に形成した構造を有している。この場合、下側シリコン酸化膜１３ａを例えば２．４ｎｍ、シリコン窒化膜１３ｂを例えば４ｎｍ、上側シリコン酸化膜１３ｃを例えば４ｎｍとする。
　選択トランジスタＳＴは、Ｎウェル１２上にゲート絶縁膜１７を介して形成された選択用ゲート電極１８と、選択用ゲート電極１８の両側のＮウェル１２内に形成されたｐ型ソース／ドレイン領域１６とドレイン領域１９とを有している。ｐ型ドレイン領域１９は、低不純物濃度のｐ型エクステンション領域１９ａとｐ型高濃度不純物拡散領域１９ｂから構成される。
　選択トランジスタＳＴとメモリトランジスタＭＴは、ｐ型ソース／ドレイン領域１６を共有している。
　メモリ用ゲート電極１４及び選択用ゲート電極１８の側壁にはサイドウォール２０が形成され、それらの上層部にはそれぞれシリサイド層２１ａ、２１ｂが形成されている。さらに、ｐ型ソース領域１５及びｐ型ドレイン領域１９のそれぞれの表面にもシリサイド層２１ｃ、２１ｄが形成されている。シリサイド層２１ａ～２１ｄとして、例えば、厚さ８ｎｍのコバルトシリサイド層を形成する。
　メモリ用ゲート電極１４と選択用ゲート電極１８は実質的に平行に形成される。また、メモリ用ゲート電極１４は、隣接している２つのワード線ＷＬ１、ＷＬ２のうち一方の一部を構成し、また、選択用ゲート電極１８は、ワード線ＷＬ１、ＷＬ２の他方の一部を構成する。
　メモリトランジスタＭＴと選択トランジスタＳＴの上には層間絶縁膜２２が形成されている。層間絶縁膜２２のうちｐ型ソース領域１５、ｐ型ドレイン領域１９の上のシリサイド層２１ｃ、２１ｄ上には、それぞれ第１、第２のコンタクトホール２２ａ、２２ｂが形成され、それらの中には第１導電性プラグ２３、第２導電性プラグ２４がそれぞれ埋め込まれている。
　ｐ型ソース領域１５上の第１導電性プラグ２３はソース線ＳＬに接続され、また、ｐ型ドレイン領域１７上の第２導電性プラグ２４はビット線ＢＬに接続される。従って、メモリトランジスタＭＴの書き込み状態の違いがビット線ＢＬの寄生容量に影響を与えない。
　図１において、列方向に隣り合う複数の上記メモリセルＭＣは、ｐ型ソース領域１５とｐ型ドレイン領域１９の一方を共有することにより直列に接続されている。従って、列方向に直列に接続される複数のメモリセルＭＣにおいて、それぞれのメモリトランジスタＭＴと選択トランジスタＳＴの配置は交互に逆向きとなっている。これにより、メモリセルアレイ２におけるソース線ＳＬ及びビット線ＢＬと複数のメモリセルＭＣの接続箇所が少なくなる。
　ワード線ＷＬ１、ＷＬ２に沿って隣り合う２つのメモリセルＭＣにおいて、一方のメモリセルＭＣのメモリ用ゲート電極１４は、ワード線ＷＬ１（又はＷＬ２）を介して他方のメモリセルＭＣの選択用ゲート電極１８に接続され、また、一方のメモリセルＭＣの選択用ゲート電極１８は、別のワード線ＷＬ２（又はＷＬ１）を介して他方のメモリセルＭＣのメモリ用ゲート電極１４に接続される。
　また、ワード線ＷＬ１、ＷＬ２に沿っていずれか一方向に隣接する２つのメモリセルＭＣにおいて、それらのｐ型ソース領域１５同士は同じソース線ＳＬに接続され、又は、ｐ型ドレイン領域１９同士は同じビット線ＢＬに接続されている。
　この場合、２つのｐ型ソース領域１５はワード線ＷＬ１、ＷＬ２の長手方向に対して斜め方向に配置され、例えばソース分岐線ＳＬｄを介して互いに電気的に接続されてもよい。また、２つのｐ型ドレイン領域１９はワード線ＷＬ１、ＷＬ２の長手方向に対して斜め方向に配置され、例えばビット分岐線ＢＬｄを介して電気的に接続されてもよい。
　ソース分岐線ＳＬｄはソース線ＳＬに電気的に接続され、また、ビット分岐線ＢＬｄはビット線ＢＬに電気的に接続される。
　以上の構成によれば、１本のソース線ＳＬと１本のワード線ＷＬ１又はＷＬ２を選択したときに、これらに接続された１つのメモリトランジスタＭＴだけが、そのソース線ＳＬとそのワード線ＷＬ１又はＷＬ２の両方の電圧を同時に受け取ることができる。
　そこで次に、メモリセルＭＣの書き込み時、読み出し時、消去時のそれぞれにおいてワード線ＷＬ１、ＷＬ２、ビット線ＢＬ、ソース線ＳＬに印加する電圧の値の一例を表１に挙げる。
　表１では、選択トランジスタＳＴに第１のワード線ＷＬ１を、メモリトランジスタＭＴに第２のワード線ＷＬ２を接続した場合を示している。なお、表１に括弧で示す値は、非選択線の電圧を示している。
Figure JPOXMLDOC01-appb-T000001
　まず、メモリセルＭＣに対する書き込み動作は、図３（ａ）に示すように、第１のワード線ＷＬ１を通してメモリトランジスタＭＴのメモリ用ゲート電極１４に５Ｖの電圧を印加するとともに、ソース線ＳＬに－５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。
　ここで、選択トランジスタＳＴをオフにするために、第２のワード線ＷＬ２を通して選択用ゲート電極１８の電圧を０Ｖに設定する。
　これにより、ｐ型ソース領域１５とＮウェル１２のバンド間トンネリングにより発生した電子が、メモリ用ゲート電極１４とＮウェル１２の間の電圧によりＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値に変わる。この時、選択用ゲート電極１８とビット線ＢＬの電圧は０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。また、選択されないメモリセルＭＣに接続されるソース線ＳＬの電圧は０Ｖであり、バンド間トンネリングによる電子は発生しない。
　メモリセルＭＣに対する読み出しは、図３（ｂ）に示すように、第１のワード線ＷＬ１を通して選択トランジスタＳＴの選択用ゲート電極１８に－１．８Ｖの電圧を印加するとともに、ビット線ＢＬにも－１．８Ｖの電圧を印加する。この場合、メモリ用ゲート電極１４、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。
　これにより、選択用ゲート電極１８の下方のＮウェル１２表層にチャネルが形成され、ｐ型ドレイン領域１９とｐ型ソース領域１５に電位差が生じる。しかも、メモリトランジスタＭＴではＯＮＯ膜１３中に保持された電子によりメモリ用ゲート電極１４の下方にもチャネルが形成される。これにより、図３（ｂ）の破線矢印に示すように、ｐ型ソース領域１５からｐ型ドレイン領域１９へ電流が流れる。
　一方、ＯＮＯ膜１３に電子が保持されていない状態、即ち消去状態ならば、０Ｖの電位であるメモリ用ゲート電極１４の下方にはチャネルが形成されない。これにより、ｐ型ソース領域１５からｐ型ドレイン領域１９へ電流が流れない。
　以上のような電流の流れの違いはビット線ＢＬを通してセンスアンプ４により検出され、“１”又は“０”のデータとして読み出される。
　メモリセルＭＣのデータを消去する場合には、図３（ｃ）に示すように、第１、第２のワード線ＷＬ１、ＷＬ２を通して選択用ゲート電極１８とメモリ用ゲート電極１４に同じ－５Ｖの電圧を印加するとともに、ソース線ＳＬ及びビット線ＢＬに５Ｖの電圧を印加する。また、Ｎウェル１２の電圧を５Ｖにする。
　これにより、Ｎウェル１２とメモリ用ゲート電極１４の間の電位差によりトンネル現象が生じ、メモリトランジスタＭＴのＯＮＯ膜１３のシリコン窒化膜１３ｂに蓄積されている電子が基板側に引き抜かれてメモリセルＭＣは消去状態となる。これにより、メモリトランジスタＭＴの閾値が負の値になる。ここで、第１、第２のワード線ＷＬ１、ＷＬ２には－５Ｖが印加されているので、それらの線に接続される全てのメモリセルＭＣは消去状態となる。メモリセルＭＣの個別の消去については後述する。　　　　
　次に、上記のメモリセルアレイの製造方法について説明する。
　図４～図１６の各（ａ）と図１７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図であって、メモリセルアレイ領域のワード線の延在方向の部分断面図である。図４～図１６の各（ｂ）と図１７は、その半導体装置の製造工程のうち、ビット線又はソース線の延在方向の部分断面図である。図４～図１６の各（ｃ）と図１８は、その半導体装置の製造工程のうち周辺回路部の部分断面図である。図１９Ａ～図１９Ｊは、本発明の第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す平面図である。
　次に、図４（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、シリコン基板１１上にシリコン酸化膜３１を熱酸化法又は気相成長（ＣＶＤ）法により例えば１０ｎｍの厚さに形成する。さらに、シリコン酸膜３１上に例えば厚さ１５０ｎｍ～２００ｎｍのシリコン窒化膜３２をＣＶＤ法により形成する。
　続いて、シリコン窒化膜３２上にフォトレジストを塗布し、これを露光、現像することにより、素子分離領域に開口を有するレジストパターン（不図示）を形成する。そして、そのレジストパターンをマスクにしてシリコン窒化膜３２、シリコン酸化膜３１と一部のシリコン基板１１を反応性イオンエッチング（ＲＩＥ）法によりエッチングし、これにより素子分離用溝３３を形成する。シリコン基板１１内での素子分離用溝３３の深さを例えば３００ｎｍ程度とする。
　シリコン基板１１のうち素子分離用溝３３で囲まれた領域は活性領域を含んでいる。
　例えば、図４（ａ）、（ｂ）に示すメモリセルアレイ領域において、ストライプ状の素子分離用溝３３に隣接してそれぞれストライプ状の活性領域３４が配置され、それらの活性領域３４はメモリトランジスタ形成領域３４ａと選択トランジスタ形成領域３４ｂを含んでいる。
　また、図４（ｃ）に示す周辺回路領域において、素子分離用溝３３に囲まれた複数の活性領域は、左から順に、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅとなっている。
　そのレジストパターンを除去した後に、素子分離用溝３３内面にシリコン酸化膜を熱酸化法により３ｎｍの厚さに形成する。
　次に、図５（ａ）～（ｃ）に示すように、シリコン窒化膜３２の上と素子分離用溝３３の中にシリコン酸化膜３６ａを高密度プラズマＣＶＤ法により成長する。シリコン酸化膜３６ａは、素子分離用溝３３内を完全に埋め込む厚さ、例えばシリコン窒化膜３２上で５００ｎｍの厚さに成長する。
　次に、図６（ａ）～（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、シリコン窒化膜３２上のシリコン酸化膜３６ａを除去するとともに、残されたシリコン酸化膜３６ａの上面を平坦化する。この場合、シリコン窒化膜３２は研磨ストッパーとして機能する。
　これにより、素子分離用溝３３の中に残されたシリコン酸化膜３６ａを、シャロー・トレンチ・アイソレーション（ＳＴＩ）３６とする。
　メモリセルアレイ領域において、図２０Ａに示すように、ストライプ状の複数の活性領域３４を挟む位置に形成されたＳＴＩ３６は、ビット線ＢＬ及びソース線ＳＬに実質的に平行に形成されている。そのような複数のＳＴＩ３６は、ワード線ＷＬ１、ＷＬ２に直交する方向で間隔をおいて複数配置されている。
　その後に、ＳＴＩ３６を構成するシリコン酸化膜３６ａをアニールして緻密化する。そのアニール後に、リン酸ボイルによりシリコン窒化膜３２を除去する。さらに、シリコン基板１１表面に最初に形成したシリコン酸化膜３１をフッ化水素により除去する。
　次に、図７（ａ）～（ｃ）に示すように、シリコン基板１１の表面を熱酸化することにより、その表面に犠牲酸化膜３７を例えば１０ｎｍの厚さに形成する。
　続いて、シリコン基板１１のメモリセルアレイ領域にヒ素（Ａｓ）、燐（Ｐ）等のｎ型不純物をイオン注入してＮウェル１２を形成する。また、シリコン基板１１の周辺回路領域のうち５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３６ｅにもｎ型不純物をイオン注入してＮウェル４２ａ、４２ｂを形成する。なお、周辺回路領域には、ロジック領域が含まれる。
　さらに、シリコン基板１１の周辺回路領域のうち５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄには、ホウ素（Ｂ）等のｐ型不純物をイオン注入してＰウェル４１ａ、４１ｂを形成する。
　それらのｎ型不純物とｐ型不純物のイオン注入は、イオン注入をしない領域をフォトレジストによって覆うことにより選択される。従って、イオン注入の工程では、フォトレジストのパターン形成、イオン注入、フォトレジスト除去が複数回繰り返されることになる。
　次に、犠牲酸化膜３７をフッ酸により除去した後に、図８（ａ）～（ｃ）に示すように、シリコン基板１１の上にＯＮＯ膜１３を形成する。
　ＯＮＯ膜１３は、図２に示した層構造を有し、シリコン基板１１の表面に熱酸化法により厚さ２．４ｎｍの下側シリコン酸化膜１３ａを形成した後に、下側シリコン酸化膜１３ａ上にＣＶＤ法によりシリコン窒化膜１３ｂを所定の厚さに形成する。さらに、シリコン窒化膜１３ｂの上層部を熱酸化することにより上側シリコン酸化膜１３ｃを形成する。これにより、上側シリコン酸化膜１３ｃの厚さを例えば４ｎｍとし、残されたシリコン窒化膜１３ｂの厚さを４ｎｍとする。
　次に、図９（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、メモリセルアレイ領域内のメモリトランジスタ形成領域３４ｂと、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅとをレジストパターン（不図示）により覆った状態で、ＯＮＯ膜１３をエッチングする。ＯＮＯ膜１３のエッチングは、例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を使用するウェットエッチング法とによる。
　これにより、シリコン基板１１表面のうち、メモリセル領域の選択用トランジスタ形成領域３４ａと、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ３５ｃ領域が露出する。
　その後に、ＯＮＯ膜１３に覆われない領域のシリコン基板１１表面に、熱酸化法によって第１のゲート絶縁膜３８としてシリコン酸化膜を例えば９ｎｍの厚さに成長する。
　以上により、図９（ａ）～（ｃ）に示す構造が形成される。
　さらに、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅを除く領域をレジストパターン（不図示）で覆った状態で、それらの領域にあるＯＮＯ膜１３をエッチングする。そのエッチング後に、レジストパターンを除去する。
　次に、図１０（ａ）～（ｃ）に示すように、熱酸化法によって、第１のゲート絶縁膜３８を１２ｎｍまで厚くするとともに、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅの表面に第２のゲート絶縁膜３９となるシリコン酸化膜を３ｎｍの厚さに成長する。
　なお、選択トランジスタ形成領域３４ａにおける第１のゲート電極３８は、図２に示すゲート絶縁膜１７となる。
　これにより、選択トランジスタ形成領域３５ａには厚さ１２ｎｍの第１のゲート絶縁膜３８が形成され、また、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにも厚さ１２ｎｍの第１のゲート絶縁膜３８が形成される。
　以上の工程によって図１９Ｂに示すように、メモリセルアレイ領域では、ＯＮＯ膜１３がＳＴＩ３６上で分離され、さらに、選択用トランジスタ形成領域３４ｂを露出し、メモリトランジスタ形成領域を覆うパターン形状となっている。
　次に、図１１（ａ）～（ｂ）に示す構造を形成するまでの工程を説明する。
　まず、ＣＶＤ法により、ＯＮＯ膜１３、第１、第２のゲート絶縁膜３８、３９上にポリシリコン膜を１８０ｎｍの厚さに形成する。なお、ポリシリコン膜は、アモルファスシリコン膜を形成した後に、そのアモルファスシリコン膜を熱処理する工程により形成されることもある。
　さらに、ワード線形成領域、ゲート電極形成領域、その他の配線形成領域を覆うレジストパターン（不図示）をポリシリコン膜上に形成した後に、ポリシリコン膜をＲＩＥ法によりエッチングする。そのＲＩＥ法では、エッチングガスとして塩素系ガスを用いる。
　これにより、図１１（ａ）、（ｂ）、図１９Ｃに示すように、メモリセルアレイ領域では、ポリシリコン膜が行方向に延びる複数本のストライプ形状となり、これらをワード線ＷＬ１、ＷＬ２とする。
　ワード線ＷＬ１、ＷＬ２は、メモリセルアレイ領域では、図１９Ｃに示すように、メモリトランジスタ形成領域では、ワード線ＷＬ１、ＷＬ２がＯＮＯ膜１３に重なった状態となる。また、ワード線ＷＬ１、ＷＬ２の一部は、図２に示した選択用ゲート電極１４とメモリ用ゲート電極１８となる。なお、各メモリセルトにおける選択用ゲート電極１４とメモリ用ゲート電極１８の間隔を例えば０．１８μｍ程度とする。
　一方、周辺回路領域では、図１１（ｃ）に示すように、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのそれぞれには、ストライプ状のポリシリコン膜から構成されるゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ及びその他の配線が形成される。
　続いて、周辺回路領域においてゲート電極５１ｇ、５３ｇ、５４ｇをマスクにして、周辺回路領域のＰウェル４１ａ、４１ｂと５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにｎ型不純物をイオン注入することにより、ｎ型エクステンション領域５１ａ、５１ｂ、５３ａ、５３ｂ、５４ａ、５４ｂを形成する。さらに、ゲート電極５２ｇ、５５ｇをマスクにしてＮウェル４２ａ、４２ｂにｐ型不純物をイオン注入して、ソース／ドレイン領域のｐ型エクステンション領域５２ａ、５２ｂ、５５ａ、５５ｂを形成する。
　なお、ｐ型不純物又はｎ型不純物のイオン注入時には、イオン注入しない領域をフォトレジストで覆う。
　次に、図１２（ａ）～（ｃ）に示すように、周辺回路領域をフォトレジスト５０で覆うとともに、メモリセルアレイ領域を露出させる。
　そして、ワード線ＷＬ１、ＷＬ２をマスクにして、ワード線ＷＬ１、ＷＬ２から露出した領域のＯＮＯ膜１３のうち上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂをそれぞれ反応性イオンエッチング（ＲＩＥ）法により除去する。この場合、ＯＮＯ膜１３の下層シリコン酸化膜１３は残される。これと同時に、ワード線ＷＬ１、ＷＬ２から露出した領域のゲート絶縁膜１７も薄くなる。
　なお、メモリセルアレイ領域において、図１９Ｄに示すように、ＯＮＯ膜１３は、ワード線ＷＬ１、ＷＬ２、即ちメモリ用ゲート電極１４の下でそのまま存在する。
　この後に、ワード線ＷＬ１、ＷＬ２をマスクに使用して、メモリセルアレイ領域にｐ型不純物をイオン注入する。この場合のイオン注入条件として、フッ化ホウ素イオンを使用し、イオン注入エネルギーを３０Kev とし、ドーズ量を３×１０14／ｃｍ２とする。
　これにより、ワード線ＷＬ１、ＷＬ２の両側には、図２に示した、ｐ型エクステンション領域１５ａ、１９ａとｐ型ソース／ドレイン領域１６が形成される。なお、ｐ型ソース／ドレイン領域１６は、メモリセル領域のそれぞれにおいてメモリ用ゲート電極１４と選択用ゲート電極１８に挟まれた領域に形成される。その後に、フォトレジスト５０を除去する。
　次に、図１３（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ及びシリコン基板１１の上に、ＣＶＤ法によりシリコン酸化膜を約１００ｎｍの厚さに形成する。その後に、シリコン酸化膜をエッチバックすることにより、シリコン基板１１の一部を露出させるとともに、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの側壁にサイドウォール２０として残す。
　なお、各メモリセルにおける選択用ゲート電極１８とメモリ用ゲート電極１４の間にはサイドウォール２０が埋め込まれた状態となる。
　続いて、メモリセルアレイ領域のワード線ＷＬ１、ＷＬ２及びサイドウォール２０をマスクに使用して、Ｎウェル１２にｐ型不純物としてフッ化ホウ素イオンを注入する。同時に、周辺回路領域のゲート電極５２ｇ、５５ｇ及びサイドウォール２０をマスクにして、Ｎウェル４２ａ、４２ｂにもｐ型不純物としてフッ化ホウ素イオンを注入する。
　この場合、選択トランジスタＳＴとメモリトランジスタＭＴの間ではサイドウォール２０によってイオン注入が阻止されるので、ｐ型ソース／ドレイン領域１６にはｐ型高濃度不純物拡散領域は形成されない。
　これにより、メモリセルアレイ領域のうちワード線ＷＬ１、ＷＬ２に交差する方向に延びた活性領域３４では、隣接する選択トランジスタＳＴ同士で共用するｐ型ドレイン領域１５のｐ型高濃度不純物拡散領域１９ｂが形成され、さらに、隣接するメモリトランジスタＭＴ同士で共用するｐ型ソース領域１５のｐ型高濃度不純物拡散領域１５ｂが形成される。
　また、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域のｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。
　その後に、周辺回路領域のＰウェル４１ａ、４１ｂでは、ゲート電極５１ｇ、５３ｇ、５４ｇ及びサイドウォール２０をマスクにしてｎ型不純物としてヒ素をイオン注入し、これによりソース／ドレイン領域となるｎ型高濃度不純物拡散領域５１ｃ、５１ｄ、５３ｃ、５３ｄを形成する。
　以上のようなｎ型不純物とｐ型不純物のイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。
　なお、以上のようにイオン注入された不純物はアニールにより活性化される。
　次に、図１４（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、全面に、スパッタリング法により例えばコバルト膜を堆積する。その後、温度４００℃～９００℃の熱処理を行うことによって、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇを構成するポリシリコン膜とコバルト膜をシリサイド反応させ、これによりワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの上面にシリサイド層２１ａ、２１ｂ、２１ｅ、２１ｆ、２１ｇ、２１ｈ、２１ｉを形成する。
　これと同時に、シリコン基板１とコバルト膜をシリサイド反応させてシリサイド層２１ｃ、２１ｄ、２１ｊ、２１ｋ、２１ｍ、２１ｎ、２１ｐを形成する。その後、フッ酸等を用いて、未反応のコバルト膜を除去する。
　以上の工程により、バルクプロセスが完了し、メモリセルアレイ領域のうちストライプ状の活性領域３４には、選択トランジスタＳＴ及びメモリトランジスタＭＴからなるメモリセルＭＣが交互に向きを変えて複数個形成される。一方、周辺回路領域のＰウェル４１ａ，４１ｂ等にはＮＭＯＳＦＥＴｔ１、ｔ３、ｔ４が形成され、Ｎウェル４２ａ、４２ｂにはＰＭＯＳＦＥＴｔ２、ｔ５が形成される。
　次に、図１５（ａ）～（ｃ）に示すように、シリサイド層２１ａ～２１ｋ、２１ｍ、２１ｎ、２１ｐ、ＳＴＩ３６等の上にエッチストップ膜としてシリコン窒化膜５６をＣＶＤ法により２０ｎｍの厚さに形成する。さらに、シリコン窒化膜５６上に第１層間絶縁膜５７としてＢＰＳＧ（ボロンリンシリカガラス）膜をＣＶＤ法により１６００ｎｍの厚さに形成した後に、ＢＰＳＧ膜を熱処理により平坦化する。
　次に、図１６（ａ）、（ｂ）に示すように、第１層間絶縁膜５７とシリコン窒化膜５６をフォトリソグラフィー法によりパターニングすることにより、メモリセルアレイ領域の複数のｐ型高濃度不純物拡散領域１５ｂ、１９ｂの上にコンタクトホール２２ａ、２２ｂを形成する。なお、第１層間絶縁膜５７とシリコン窒化膜５６は、図２に示す層間絶縁膜２２に相当する。
　続いて、コンタクトホール２２ａ、２２ｂ内と第１層間絶縁膜５７上面に、膜厚３０ｎｍのチタン（Ｔｉ）膜、膜厚２０ｎｍのチタンナイトライド（ＴｉＮ）膜、膜厚３００ｎｍのタングステン（Ｗ）膜を順に形成する。その後に、それらの膜をＣＭＰ法によって、第１層間絶縁膜５７上から除去するとともに第１層間絶縁膜５７の上面を平坦にする。
　これにより、コンタクトホール２２ａ、２２ｂ内に残されたＷ膜、ＴｉＮ膜及びＴｉ膜を導電性コンタクトプラグ２３、２４とする。メモリセルアレイ領域に形成された複数の導電性コンタクトプラグ２３、２４は、図１９Ｅに示すように、活性領域３４のうちｐ型高濃度不純物拡散領域１５ｂ、１９ｂに接続される。
　続いて、第１層間絶縁膜５７及び導電性コンタクトプラグ２３、２４の上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのアルミニウム（Ａｌ）膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第１導電膜を例えばスパッタリング法により順に形成する。
　そして、第１導電膜をフォトリソグラフィー法によりパターニングすることにより、導電性コンタクトプラグ２３、２４毎に別々に接続される複数の導電性パッド５９を形成する。即ち、導電性パッド５９は、図１９Ｆに示すように、ｐ型高濃度不純物拡散領域１５ｂ、１９ｂ及びその周辺領域の上方に形成され、さらに列方向と行方向にマトリクス状に配置される。
　次に、図１７に示す構造を形成するまでの工程を説明する。
　まず、導電性パッド５９を覆う下側シリコン酸化膜６０ａを高密度プラズマＣＶＤ法により７２０ｎｍの厚さに形成する。続いて、ＴＥＯＳ（テトラエトキシシラン）を反応ガスに使用するＣＶＤ法により、下側シリコン酸化膜６０ａ上に上側シリコン酸化膜６０ｂを１１００ｎｍの厚さに形成する。ここで、連続して形成された２つのシリコン酸化膜６０ａ、６０ｂを第２層間絶縁膜６１とする。さらに、第２層間絶縁膜６１の表面をＣＭＰ法により研磨して平坦化する
　次に、第２層間絶縁膜６１をフォトリソグラフィー法によりパターニングして、導電性パッド５９の上に第１、第２ビアホール６１ａ、６１ｂを形成する。図１９Ｇに示すように、第１ビアホール６１ａは、ｐ型ソース領域１５毎に１つずつ形成され、また、第２ビアホール６１ｂは、ｐ型ドレイン領域１９毎に１つずつ形成される。
　第１ビアホール６１ａは、導電性パッド５９の一端寄りに配置されてｐ型ソース領域１５に接続される。また、第２ビアホール６１ｂは、導電性パッド５９の他端寄りに配置されてｐ型ドレイン領域１９に接続される。第１ビアホール６１ａと第２ビアホール６１ｂは、ワード線ＷＬ１、ＷＬ２の延在方向で交互に配置されている。さらに、第１ビアホール６１ａは、同じ活性領域３４に沿って複数配置され、また、第２ビアホール６１ｂは、同じ活性領域３４に沿って複数配置される。
　次に、第１、第２ビアホール６１ａ、６１ｂ内と第２層間絶縁膜６１上に、膜厚１０ｎｍのＴｉ膜、膜厚７ｎｍのＴｉＮ膜、膜厚３００ｎｍのＷ膜を順に形成する。
　続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰにより研磨して第２層間絶縁膜６１上から除去する。これにより、第１、第２ビアホール６１ａ、６１ｂ内に残存したＷ膜、ＴｉＮ膜及びＴｉ膜は、第１、第２ビア６２ａ、６２ｂとなる。
　次に、第２層間絶縁膜６１及び第１、第２ビア６２ａ、６２ｂの上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌ膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第２導電膜を例えばスパッタリング法により順に形成する。
　そして、第２導電膜をフォトリソグラフィー法によりパターニングすることにより、図１９Ｈに示すように、複数の矩形状のソース分岐線６３ａと複数の略矩形状のビット分岐線６３ｂを形成する。なお、ソース分岐線６３ａは図１に示すソース分岐線ＳＬｄであり、ビット分岐線６３ｂは図１に示すビット分岐線ＢＬｄである。
　ソース分岐線６３ａとビット分岐線６３ｂは、それぞれワード線ＷＬ１、ＷＬ２に直交する方向にジグザグ且つ交互に配置されている。
　ソース分岐線６３ａは、ワード線ＷＬ１、ＷＬ２に対して斜め方向に隣接する２つの第１ビア６２ａ同士を接続し、これにより第１ビア６２ａ等を介してメモリトランジスタＭＴのｐ型ソース領域１５に電気的に接続される。
　また、ビット分岐線６３ｂは、ワード線ＷＬ１、ＷＬ２に対して反対の斜め方向に隣接する２つの第２ビア６２ｂ同士を接続し、これにより第２ビア６２ｂを介してメモリセルの選択用トランジスタＳＴのｐ型ドレイン領域１９に電気的に接続される。
　次に、ソース分岐線６３ａとビット分岐線６３ｂを覆う下側シリコン酸化膜６４ａを高密度プラズマＣＶＤ法により７２０ｎｍの厚さに形成する。続いて、ＴＥＯＳを反応ガスに使用するＣＶＤ法により、下側シリコン酸化膜６４ａ上に上側シリコン酸化膜６４ｂを１１００ｎｍの厚さに形成する。ここで、連続して形成された２つのシリコン酸化膜６４ａ、６４ｂを第３層間絶縁膜６４とし、その表面をＣＭＰ法により研磨して第３層間絶縁膜６４を平坦化する
　次に、第３層間絶縁膜６４をフォトリソグラフィー法によりパターニングして、図１９Ｉに示すように、ソース分岐線６３ａとビット分岐線６３ｂのそれぞれの中央の上にそれぞれ第３ビアホール６４ａ、第４ビアホール６４ｂを形成する。
　続いて、第３、第４ビアホール６４ａ、６４ｂ内と第３層間絶縁膜６４上に、膜厚１０ｎｍのＴｉ膜、膜厚７ｎｍのＴｉＮ膜、膜厚３００ｎｍのＷ膜を順に形成する。
　続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰにより研磨して第３層間絶縁膜６４上面から除去する。これにより、第３，第４ビアホール６４ａ、６４ｂ内に残存したＷ膜、ＴｉＮ膜及びＴｉ膜を第３，第４ビア６５ａ、６５ｂとする。
　次に、第３層間絶縁膜６４及び第３，第４ビア６５ａ、６５ｂの上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌ膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第３導電膜を例えばスパッタリング法により順に形成する。
　そして、第３導電膜をフォトリソグラフィー法によりパターニングすることにより、図４Ｊに示すように、ワード線ＷＬ１、ＷＬ２に直交する方向に延びるソース線ＳＬとビット線ＢＬを交互に複数形成する。
　各ソース線ＳＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第３ビア６５ａを介して複数のソース分岐線６３ａに電気的に接続される。また、各ビット線ＢＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第４ビア６５ｂを介して複数のビット分岐線６３ｂに接続される。
　これにより、メモリセルアレイ領域に形成された複数のメモリセルＭＣは、図１に示す電気的接続関係となる。
　この後に、図１７に示すように、ソース線ＳＬ及びビット線ＢＬを覆う第４、第５層間絶縁膜６６、６７を形成する。第４、第５層間絶縁膜６６、６７の形成方法は、それぞれ第３層間絶縁膜６４と実質的に同じ方法を採用する。その後に、高密度プラズマＣＶＤ法によりシリコン酸化膜６８を形成し、最後に、プラズマＣＶＤ法によりカバー膜６９としてシリコン窒化膜を１０００ｎｍの厚さに形成する。
　ところで、メモリセルアレイ領域では、上記のように３層の金属配線パターンが形成される。３層の金属配線パターンは、第１層間絶縁膜５７上の導電性パッド５９と、第２層間絶縁膜６１上のソース分岐線６３ａ及びビット分岐線６３ｂと、第３層間絶縁膜６４上のソース線ＳＬとビット線ＢＬである。しかし、周辺回路領域では、それよりも多い、例えば５層の金属配線が形成される。
　そこで、図１８を参照して周辺回路領域の配線形成工程を簡単に説明する。
　まず、メモリセル領域で導電性コンタクトプラグ２３、２４を形成する工程において、周辺回路領域には、ＮＭＯＳＦＥＴｔ１、ｔ３、ｔ４、ＰＭＯＳＥＦＴｔ２、ｔ５に接続される導電性コンタクトプラグ５８ｃ～５８ｈを形成する。
　また、メモリセル領域で導電性パッド５９を形成すると同時に、周辺回路領域の第１層間絶縁膜５７上には、導電性コンタクトプラグ５８ｃ～５８ｈに接続する第１の金属配線５９ａが形成される。
　第１の金属配線５９ａを覆う第２層間絶縁間６１内には、メモリセル領域に第１ビア６２ａ、６２ｂを形成すると同時に、第１の金属配線５９ａの一部に接続される第５ビア６２ｃ、６２ｄ、６２ｅを形成する。
　その後に、メモリセル領域でソース分岐線６３ａ及びビット分岐線６３ｂを形成すると同時に、周辺回路領域では、第５ビア６２ｃ、６２ｄ、６２ｅに接続される第２の金属配線６３ｃを第２層間絶縁膜６１上に形成する。
　第２の金属配線６３ｃは、第３層間絶縁膜６４に覆われるとともに、第３層間絶縁膜６４内に形成される第６ビア６５ｃ、６５ｄに接続される。
　さらに、周辺回路領域では、ソース線ＳＬ及びビット線ＢＬを形成すると同時に、第３層間絶縁膜６４上に第３の金属配線７０を形成する。その後に形成される第４層間絶縁膜６６内には、第３の金属配線７０の一部に接続される第７ビア７１が形成される。この後に、第４の金属配線層７２、第５層間絶縁膜６７、第８ビア７３ａ、７３ｂ、第５の金属配線７４、シリコン酸化膜６８、カバー膜６９が順に形成される。
　第６、第７、第８ビア６５ｃ、６５ｄ、７１、７３ａ、７３ｂは、メモリセル領域の第３、第４ビア６５ａ、６５ｂと実質的に同様な方法により形成される。また、第４、第５の金属配線７２、７４は、第３の金属配線７０の形成と実質的に同じ方法か類似の方法により形成される。
　以上のような工程によれば、メモリセルＭＣとビット線ＢＬの間の層に、斜め隣のメモリセルＭＣ同士を接続するビット分岐線６３ａ、ソース分岐線７３ｂを入れることにより図１に示すメモリセルアレイが構成される。
　しかし、ビット分岐線６３ａ、ソース分岐線６３ｂは、周辺回路領域の第２の金属配線６３ｃと同時に形成するようにしたので、従来に比べて工程が増えることはない。
（第２の実施の形態）
　図２０は、本発明の第２実施形態に係る半導体装置であるフラッシュメモリのメモリセルアレイを示す断面図である。図２０において、図２と同じ符号は同じ要素を示している。
　図２０に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。
　メモリトランジスタＭＴは、第１実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第１実施形態と同様に、選択用ゲート電極１８、ｐ型ソース／ドレイン領域１６、ｐ型ソース領域１９等を有している。
　選択トランジスタＳＴにおいて、選択用ゲート電極１８とＮウェル１２の間に形成されるゲート絶縁膜１７ａは、第１実施形態のゲート絶縁膜１７に比べて膜厚が例えば７ｎｍと薄く、これにより、ゲート絶縁膜１７ａの耐圧がＯＮＯ膜１３のメモリ消去電圧以下となっている。
　しかし、選択トランジスタＳＴを構成するゲート絶縁膜１７ａを薄くし、選択用ゲート電極１８に閾値以上の電圧を印加すると、ｐ型ソース／ドレイン領域１６とｐ型ドレイン領域１９の間のＮウェル１２表層にチャネルが形成され易くなる。これにより、第１実施形態の選択トランジスタＳＴに比べて大きなチャネル電流が流れ、読み出しエラーの確率が小さくなる。
　そのようなメモリセルの消去は次のような方法で行う。
　図２１は、メモリ消去時のメモリセルアレイにおけるビット線ＢＬ、ソース線ＳＬ、第１のワード線ＷＬ１、第２のワード線ＷＬ２へのそれぞれの印加電圧の一例を示している。
　１つのメモリセルＭＣにおいて、メモリセルＭＣのメモリ用ゲート電極１４と選択用ゲート電極１８に接続される２つのワード線ＷＬ１、ＷＬ２のいずれか一方に＋３Ｖ、他方に－５Ｖを印加し、また、ソース線ＳＬとＮウェル１２にはそれぞれ５Ｖを印加するとともに、ビット線ＢＬの電圧を０Ｖに設定する。
　メモリセルのデータ消去は次のように２ステップで行われる。
　消去の第１ステップでは、図２２（ａ）に示すように、第１のメモリセルＭＣ１のメモリ用ゲート電極１４に－５Ｖを、選択用ゲート電極１８に＋３Ｖを印加する。
　これにより、ＯＮＯ膜１３のシリコン窒化膜１３ｂ中の電子がトンネル現象によりＮウェル１２に移動してデータが消去される。また、選択用ゲート電極１８の下方にはチャネルは形成されない。
　この場合、図２２（ｂ）に示すように、ワード線延在方向で第１のメモリセルＭＣ１に隣接する第２のメモリセルＭＣ２では、選択用ゲート電極１８に－５Ｖが印加されるので、選択トランジスタＳＴの選択用ゲート電極１８の下方にはチャネルが形成される。しかし、ビット線ＢＬは０Ｖなので、そのチャネルは０Ｖとなる。また、メモリ用ゲート電極１４には＋３Ｖの電圧が印加されているので、その下方にはチャネルが形成されず、しかもＮウェル１２の電位差は小さく、メモリトランジスタＭＴには電子が注入されない。
　消去の第２ステップでは、隣接するワード線ＷＬ１、ＷＬ２にそれぞれ印加する電圧を第１ステップとは反対にする。これにより、第２のメモリセルＭＣ２のメモリ用ゲート電極１４に＋３Ｖが、選択用ゲート電極１８に－５が印加される。
　これにより、第２のメモリセルＭＣでは、メモリトランジスタＭＴのＯＮＯ膜１３内の電子がトンネル現象によりＮウェル１２に移動してデータが消去される。この場合、第１のメモリセルＭＣ１の選択トランジスタにはャネルが形成されるが、ビット線が０Ｖなので、そのチャネルは０Ｖとなる。
　以上のように、消去時にはビット線ＢＬを０Ｖにしているので、消去対象となるメモリセルＭＣ内の選択トランジスタＳＴのゲート絶縁膜１７ａには高々－５Ｖの電圧しか印加されないので、第１実施形態に比べて薄い膜厚でよくなる。
　なお、消去対象となるメモリセルＭＣの選択トランジスタＳＴに接続されるワード線ＷＬ２に３Ｖを印加する理由は、その選択トランジスタＳＬがＯＮ状態になることを防止し、そのメモリセルＭＣでソースラインＳＬからビット線ＢＬに電流を流さないようにするためである。
　なお、図２０に示すメモリセルは、図１に示したメモリセルアレイのメモリセルＭＣとして適用される。
　次に、選択トランジスタＳＴのゲート絶縁膜１７ａを周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴｔ１のゲート絶縁膜よりも薄く形成する工程を説明する。
　まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６を形成し、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、その後に図８に示したようにＯＮＯ膜１３を形成する。
　続いて、選択トランジスタＳＴのゲート絶縁膜１７ａを以下の工程により形成する。
　まず、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのＯＮＯ膜１３を例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を用いたウェットエッチング法を使用して除去する。この場合、他の領域のＯＮＯ膜１３をフォトレジストで覆う。
　次に、図２３（ａ）～（ｃ）に示すように、フォトレジストを除去した状態で、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１の表面を熱酸化することにより、ゲート絶縁膜３８として膜厚５ｎｍのシリコン酸化膜を形成する。
　続いて、第１実施形態と同様な工程により、選択トランジスタ形成領域３４ｂのＯＮＯ膜１３を除去する。
　その後に、図２４（ａ）～（ｃ）に示すように、選択トランジスタ領域３４ｂのシリコン基板１１表面を熱酸化してゲート絶縁膜１７ａとしてシリコン酸化膜を４ｎｍの厚さに形成する。このとき、周辺回路領域に既に形成されたゲート酸化膜３８の厚さが９ｎｍとなる。
　次に、第１実施形態と同様な工程により、周辺回路領域のうち１．８Ｖ用ＮＭＯＳＦＥＴ３５ｄ領域及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのＯＮＯ膜１３をエッチングして除去する。
　その後に、図２５（ａ）～（ｃ）に示すように、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１の表面を熱酸化してゲート絶縁膜３９としてシリコン酸膜を３ｎｍの厚さに形成する。このとき、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのゲート絶縁膜３８は１２ｎｍに増加し、また、選択トランジスタ形成領域３４ｂのゲート絶縁膜１７ａは７ｎｍに増加する。
　その後、第１実施形態と同様な工程に従ってメモリデバイスを形成する。
　以上の工程により形成された選択トランジスタＳＴのゲート絶縁膜１７ａの耐圧は、メモリ消去時のワード線ＷＬ１、ＷＬ２とソース線ＳＬの電位差以下になるが、書き込み時、読み出し時には表１のように、消去時には上記のように耐圧以上の電圧は印加されないので不都合はない。
（第３の実施の形態）
　図２６は本発明の第３実施形態に係る半導体装置であるフラッシュメモリのメモリアレイを示す断面図である。図２６において、図２と同じ符号は同じ要素を示している。
　図２６に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。
　メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域、ｐ型ソース／ドレイン領域１６、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に選択用ゲート電極１８、ｐ型ドレイン領域、ｐ型ソース／ドレイン領域１６、ゲート絶縁膜１７ａ等を有している。なお、選択トランジスタＳＴのゲート絶縁膜１７ａは、第１実施形態と同様な厚さでもよい。
　さらに、ｐ型ソース領域１５、ｐ型ドレイン領域１９の周囲には、Ｎウェル１２よりも高い不純物濃度のｎ型不純物拡散領域１５ｃ、１９ｃが形成されている。
　これにより、ｐ型ソース領域１５とＮウェル１２の境界におけるｐｎ接合の不純物濃度分布の変化が急峻になって拡散電位が大きくなるので、アバランシェブレークダウないしバンド間トンネリングで発生する電子がＯＮＯ膜１３中に注入されやすくなる。
　ところで、ｐ型ソース／ドレイン領域１６の周囲にはｎ型不純物拡散領域が形成されないのは、第２実施形態に示した消去時に、ｐ型ソース／ドレイン領域１６とＮウェル１２の間の電位差によりｐ型ソース／ドレイン領域１６でアバランシェブレークダウン或いはバンド間トンネリングが発生することを防止するためである。
　なお、メモリセルは、図１に示した回路のメモリセルとして適用される。
　次に、メモリセルＭＣのｎ型不純物領域１５ｃ、１９ｃの形成工程について説明する。
　まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、ＯＮＯ膜１３、ワード線ＷＬ１、ＷＬ２を形成した後に、図１２（ａ）、（ｂ）に示したように、ｐ型エクステンション領域１５ａ、１９ａをメモリ用ゲート電極１４、選択用ゲート電極１８の側方に形成する。なお、メモリ用ゲート電極１４、選択用ゲート電極１８はワード線ＷＬ１、ＷＬ２の一部を構成している。
　その後に、図２７に示すように、レジストパターンＲを形成してメモリセルアレイ領域のｐ型エクステンション領域１５ａ、１９ａを露出する一方、ｐ型ソース／ドレイン領域１６及びその他の領域を覆う。レジストパターンＲは、フォトレジストをシリコン基板１１の全面に塗布してワード線ＷＬ１、ＷＬ２等を覆った後に、これを露光、現像することにより形成される。
　続いて、レジストパターンＲに覆われないｐ型エクステンション領域１５ａ、１９ａに、ｎ型ドーパントであるヒ素を加速エネルギー２０keV 、ドーズ量１×１０13／ｃｍ２の条件でイオン注入し、ｎ型不純物拡散領域１５ｃ、１９ｃを形成する。
　レジストパターンＲの除去後に、第１実施形態と同様に、サイドウォール２０を形成し、さらに、シリコン基板１１のｐ型ソース領域１５とｐ型ドレイン領域１９のｐ型高濃度不純物拡散領域１５ｂ、１９ｂを形成する。なお、不純物イオン注入後には熱処理により不純物を活性化させる。
　その後の工程は、第１実施形態に従い、メモリデバイスを形成する。これにより、図２６に示したメモリセルが完成する。
（第４の実施の形態）
　図２８は本発明の第４実施形態に係る半導体装置であるフラッシュメモリのメモリアレイを示す断面図である。図２８において、図２と同じ符号は同じ要素を示している。
　図２８に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。
　メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６ａ、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に、選択用ゲート電極１８、ｐ型ドレイン領域１９、ｐ型ソース／ドレイン領域１６ａ、ゲート絶縁１７ａ膜等を有している。
　ただし、メモリ用ゲート電極１４と選択用ゲート電極１８の間の領域にあるｐ型ソース／ドレイン領域１６ａの不純物濃度は、第２実施形態のｐ型ソース／ドレイン領域１６に比べて低く、ＬＤＤ領域となっている。
　そのような構造によれば、メモリ用ゲート電極１４と選択用ゲート電極１８の間の領域に存在するｐｎ接合の拡散電位が小さくなってアバランシェブレークダウン或いはバンド間トンネリングがより発生しにくくなる。
　例えば、第２実施形態において説明したような２ステップのデータ消去時に、消去の対象にならないメモリセルＭＣにおいて、Ｎウェル１２に５Ｖ、ｐ型ドレイン領域１９に０Ｖを印加してｐ型ソース／ドレイン領域１６に約５Ｖの電位差が生じても、第２のｐ型ソース／ドレイン領域１６においてアバランシェブレークダウン或いはバンド間トンネリングが発生しにくくなり、メモリセルＭＣへの誤書き込みが防止される。
　次に、ｐ型エクステンション領域１５ａ、１９ａよりも不純物濃度の低いｐ型ソース／ドレイン領域１６の形成工程について説明する。
　まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、ＯＮＯ膜１３、ワード線ＷＬ１、ＷＬ２を形成する。
　その後に、図２９（ａ）に示すように、フォトレジストをシリコン基板１１の全面に塗布し、ついで露光、現像することにより、周辺回路領域を覆うとともに、メモリセルアレイ領域では選択用ゲート電極１８とメモリ用ゲート電極１４となる２つのワード線ＷＬ１、ＷＬ２の間を覆うレジストパターンＲ１を形成する。
　それに続いて、メモリ用ゲート電極１４同士の間の領域と選択用ゲート電極１８同士の間の領域のＮウェル１２に、ｐ型不純物としてフッ化ホウ素を加速エネルギー３０keV、ドーズ量３×１０14/ｃｍ２の条件で注入する。これにより、ｐ型ソース領域１５とｐ型ドレイン領域１９のｐ型エクステンション領域１５ａ、１９ａが形成される。この後にレジストパターンＲ１を除去する。
　次に、図２９（ｂ）に示すように、再びフォトレジストをシリコン基板１１の全面に塗布し、ついで露光、現像することにより、選択用ゲート電極１８とメモリ用ゲート電極１４の間の領域を露出させるとともに、その他の領域を覆うレジストパターンＲ２を形成する。
　それに続いて、選択用ゲート電極１８とメモリ用ゲート電極１４の間の領域のＮウェル１２に、ｐ型不純物としてフッ化ホウ素を加速エネルギー３０keV、ドーズ量５×１０13/ｃｍ２の条件で注入する。これにより、低不純物濃度のｐ型ソース／ドレイン領域１６ａが形成される。この後にレジストパターンＲ２を除去する。
　その後に、第１実施形態と同様な方法により、サイドウォール２０を形成し、ついでｐ型高濃度不純物拡散領域１５ｂ、１９ｂを形成すると、図２８に示したメモリセルＭＣが形成される。その後の工程は、第１実施形態と同様とする。
（第５の実施の形態）
　図３０は本発明の第５実施形態に係る半導体装置であって、ＯＴＰ(one time programmable)ＲＯＭに利用されるメモリセルを示す断面図である。図３１において、図２０と同じ符号は同じ要素を示している。
　図３０に示すメモリセルＭＣにおいて、メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に、選択用ゲート電極１８、ｐ型ドレイン領域１９、ｐ型ソース／ドレイン領域１６等を有している。メモリセルＭＣは図１に示すと同様にワード線ＷＬ１、ＷＬ２、ビット線ＢＬ、ソース線ＳＬに接続される。
　第２実施形態に示したメモリセルＭＣとの違いは、メモリトランジスタＭＴのＯＮＯ膜１３を構成する下側シリコン酸化膜１３ｄが４ｎｍに厚く形成されていることと、選択トランジスタＳＴのゲート絶縁膜１７ｂが３ｎｍの厚さに薄く形成されていることである。
　これにより、メモリトランジスタＭＴのＯＮＯ膜１３のシリコン窒化膜１３ｂに蓄えられる電子が抜けにくく、良好なリテンション特性が得られる。また、選択トランジスタＳＴのゲート絶縁膜１７ｂが薄いので、第２実施形態と同様に、大きな読み出し電流が得られる。
　なお、書き込み方法と読み出し方法は、第１実施形態に示したメモリセルと同様となる。
　次に、メモリセルＭＣの書き込み方法、読み出し方法を説明する。書き込み、読み出しの際に各部に印加する電圧の値の例を表２に挙げる。
　表２では、選択トランジスタ（選択ＴＲ）にワード線ＷＬ１を、メモリトランジスタ（メモリＴＲ）にワード線ＷＬ２を接続した場合を示している。なお、表２に括弧で示す値は、非選択線の電圧を示している。
Figure JPOXMLDOC01-appb-T000002
　まず、メモリセルＭＣに対する書き込み動作は、ワード線ＷＬ２を通してメモリトランジスタＭＴのメモリ用ゲート電極１４に１．８Ｖの電圧を印加するとともに、ソース線ＳＬに－５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。
　これにより、ｐ型ソース領域１５とＮウェル１２のバンド間トンネリングにより発生した電子が、メモリ用ゲート電極１４の電圧によりＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値に変わる。この時、ビット線ＢＬの電圧は０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。
　また、選択されないメモリセルＭＣに接続されるソース線ＳＬの電圧は０Ｖであり、バンド間トンネリングによる電子は発生しない。メモリセルＭＣに対する読み出しは、第１実施形態のメモリセルと同様である。
　表２から明らかなように、本実施形態における動作電圧条件の大きな特徴として、消去が不要であるので、表１とは異なり、ワード線ＷＬとビット線ＢＬに対して読み出しに必要な電圧より大きな電圧を印加しなくてもよい。即ち、ワード線ＷＬとビット線ＢＬには、低電圧トランジスタの耐圧以上の電圧が印加されない。
　従って、図１に示したワード線デコーダ４ａ、４ｂと、ビット線デコーダ３を低電圧トランジスタから構成することができる。低電圧トランジスタは面積が小さいので、周辺回路の寸法を小さくすることができる。また、低電圧トランジスタの性能を利用して、高速読み出しが可能になる。
　次に、選択トランジスタＳＴのゲート絶縁膜１７ｂを周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴｔ１のゲート絶縁膜３８よりも薄く形成する工程を説明する。
　まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６を形成し、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、その後に図８に示したようにＯＮＯ膜１３を形成する。なお、本実施形態では、ＯＮＯ膜１３を構成する下側シリコン酸化膜１３ｄ、上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂの厚さをそれぞれ４ｎｍとする。下側シリコン酸化膜１３ｄは第１実施形態と同様に熱酸化法により形成される。
　続いて、選択トランジスタＳＴのゲート絶縁膜１７ｂを以下の工程により形成する。
　まず、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのＯＮＯ膜１３を例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を使用するウェットエッチング法とを使用して除去する。この場合、他の領域のＯＮＯ膜１３をフォトレジストで覆う。
　さらに、フォトレジストを除去した後に、図２３（ａ）～（ｃ）に示したと同様に、周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１の表面を熱酸化することにより、ゲート絶縁膜３８として膜厚約９ｎｍのシリコン酸化膜を形成する。
　次に、メモリセルアレイ領域内のメモリトランジスタ形成領域と、周辺回路領域の一部をレジストパターンにより覆った状態で、選択トランジスタ形成領域３４ｂにあるＯＮＯ膜１３をエッチングする。
　これにより、シリコン基板１１表面のうち、メモリセルアレイ領域内の選択トランジスタ形成領域３４ｂと、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅが露出する。
　続いて、図３１（ａ）～（ｃ）に示すように、選択トランジスタ領域３４ｂと周辺回路領域の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄと１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１表面を熱酸化してゲート絶縁膜１７ｂ、３９としてシリコン酸化膜を３ｎｍの厚さに形成する。このとき、周辺回路領域の一部に既に形成されたゲート酸化膜３８の厚さは１２ｎｍとなる。
　その後、第１実施形態と同様な工程に従ってメモリデバイスを形成する。
　以上の工程により形成された選択トランジスタＳＴのゲート絶縁膜１７ｂの耐圧は、ワード線ＷＬ１、ＷＬ２とビット線ＢＬの電位差以下になるが、上記のようにゲート絶縁膜１７ｂには耐圧以上の電圧は印加されない。
（第６の実施の形態）
　図３２は、本発明の第６実施形態に係る半導体装置であるフラッシュメモリのメモリセルを示す断面図である。図３２において、図１と同じ符号は同じ要素を示している。
　図３１に示すメモリセルＭＣは、ｎ型のメモリトランジスタＭＴとｎ型の選択トランジスタＳＴを有し、選択トランジスタＳＴはビット線ＢＬに接続され、メモリトランジスタＭＴはソース線ＳＬに接続されている。
　メモリトランジスタＭＴは、シリコン基板１１のＰウェル７２上に形成された電荷保持層であるＯＮＯ膜１３と、ＯＮＯ膜１３上に形成されたメモリ用ゲート電極７４と、メモリ用ゲート電極７４の両側のＰウェル７２内に形成されたｎ型ソース領域７５とｎ型ソース／ドレイン領域７６を有している。なお、ｎ型ソース領域７５とｎ型ソース／ドレイン領域７６の間のＰウェル７２では、閾値電圧調整のために不純物が注入されている。
　また、選択トランジスタＳＴは、Ｐウェル７２上にゲート絶縁膜１７を介して形成された選択用ゲート電極７８と、選択用ゲート電極７８の両側のＰウェル７２内に形成されたｎ型ドレイン領域７９とｎ型ソース／ドレイン拡散領域７６を有している。なお、メモリトランジスタＭＴと選択トランジスタＳＴは、共通のｎ型ソース／ドレイン領域７６を共有している。
　選択用ゲート電極７８とメモリ用ゲート電極７４はいずれかのワード線ＷＬ１又はＷＬ２の一部を構成し、実質的に平行に配置される。
　ｎ型ソース領域７５とｎ型ドレイン領域７９は、それぞれｎ型低濃度不純物拡散領域のエクステンション領域７５ａ、７９ａと、ｎ型高濃度不純物拡散領域７５ｂ、７９ｂから構成されている。
　また、ｎ型ソース領域７５とｎ型ドレイン領域７９のそれぞれの周囲には、Ｐウェル７２よりも高不純物濃度のｐ型不純物領域７５ｃ、７９ｃが形成されている。これにより、ｎ型ソース領域７５とｎ型ドレイン領域７９とその周囲により形成されるｐｎ接合の不純物濃度分布が急峻に変化し、アバランシェブレークダウンやバンド間トンネリングが発生しやすくなる。
　メモリ用ゲート電極７４と選択用ゲート電極７８の上層部はシリサイド層２１ａ、２１ｂが形成され、また、ｎ型ソース領域７５とｎ型ドレイン領域７９のそれぞれの表面にもシリサイド層２１ｃ、２１ｄが形成されている。シリサイド層として、例えば、厚さ８ｎｍのコバルトシリサイド層を形成する。さらに、メモリ用ゲート電極７４と選択用ゲート電極７９のそれぞれの側面には絶縁性サイドウォール２０が形成されている。
　メモリトランジスタＭＴと選択トランジスタＳＴは層間絶縁膜２２に覆われている。また、層間絶縁膜２２のうちｎ型ソース領域７５とｎ型ドレイン領域７９の上には第１、第２のコンタクトホール２２ａ、２２ｂが形成され、それぞれ第１導電性プラグ２３、第２導電性プラグ２４が埋め込まれている。ｎ型ソース領域７５上の第１導電性プラグ２３はソース線ＳＬに接続され、また、ｎ型ドレイン領域７９上の第２導電性プラグ２４はビット線ＢＬに接続されている。
　従って、選択トランジスタＳＴの書き込み状態がビット線ＢＬの寄生容量の変動に影響を与えることを防止している。
　以上のような構成を有する複数のメモリセルＭＣの接続は、第１実施形態と同様になる。従って、行方向に隣り合う２つのメモリセルＭＣにおいて、一方のメモリトランジスタＭＴのメモリ用ゲート電極７４と他方の選択トランジスタＭＴの選択用ゲート電極７８は同一のワード線ＷＬ１（又はＷＬ２）に接続され、また、一方の選択用ゲート電極７８と他方のメモリ用ゲート電極７４は同一のワード線ＷＬ２（又はＷＬ１）に接続される。
　なお、縦横に配列されたメモリセルＭＣは、第１実施形態と同様な関係でソース線ＳＬ、ビット線ＢＬに接続される。
　以上のことから、１本のソース線ＳＬと１本のワード線ＷＬ１（又はＷＬ２）を選択したときに、これらに接続された１つのメモリトランジスタＭＴだけが、それらのソース線ＳＬ、ワード線ＷＬ１（又はＷＬ２）の両方の電圧を同時に受けることができ、アバランシェブレークダウン、或いはバンド間トンネリングで発生した電子を電荷保持層であるＯＮＯ膜１３に注入することができる。
　次に、メモリセルＭＣの書き込み、読み出し、消去の方法を説明する。書き込み、読み出し、消去の際に各部に印加する電圧の値の例を表３に挙げる。
　表３では、選択トランジスタ（選択ＴＲ）にワード線ＷＬ１を、メモリトランジスタ（メモリＴＲ）にワード線ＷＬ２を接続した場合を示している。なお、表３に括弧で示す値は、非選択線の電圧を示している。
Figure JPOXMLDOC01-appb-T000003
　まず、メモリセルＭＣに対する書き込み時には、ワード線ＷＬ２を通してメモリ用ゲート電極７４に５Ｖの電圧を印加するとともに、ソース線ＳＬに５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＰウェル７２の各電圧を０Ｖとする。
　これにより、ｎ型ソース領域７５とＰウェル７２のｐｎ接合部でアバランシェブレークダウンにより発生した電子が、ＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値になる。
　この時、選択用ゲート電極７８、ビット線ＢＬの電圧はそれぞれ０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。また、選択されないメモリセルに接続されるソース線ＳＬの電圧は０Ｖであり、アバランシェブレークダウンによる電子は発生しない。
　メモリセルＭＣに対する読み出しは、ワード線ＷＬ１を通して選択用ゲート電極７８に１．８Ｖの電圧を印加するとともに、ビット線ＢＬにも１．８Ｖの電圧を印加する。この場合、メモリ用ゲート電極７４、ビット線ＢＬ及びＰウェル７２の各電圧を０Ｖとする。
　これにより選択されたメモリセルＭＣにおいて、選択用ゲート電極７８の下方にチャネルが形成され、また、ｎ型ドレイン領域７９とｎ型ソース領域７５の間に電位差が生じる。
　メモリトランジスタＭＴのＯＮＯ膜１３中に電子が保持されている場合には、その電子によりメモリ用ゲート電極７４の下方にチャネルが形成されない。これにより、ｎ型ソース領域７５からｎ型ドレイン領域７９へ電流が流れない。
　一方、ＯＮＯ膜１３に電子が保持されていない状態、即ち消去状態ならば、０Ｖの電位であるメモリ用ゲート電極７４の下方にはチャネルが形成される。これにより、ｎ型ソース領域７５からｎ型ドレイン領域７９に電流が流れる。
　以上のような電流の流れの違いは図１のセンスアンプ６により検出され、データとして読み出される。
　メモリセルＭＣのデータを消去する場合には、ワード線ＷＬ１、ＷＬ２を通して選択用ゲート電極７８とメモリ用ゲート電極７４に－５Ｖの電圧を印加するとともに、ソース線ＳＬに５Ｖの電圧を印加し、ビット線ＢＬを０Ｖに設定する。また、Ｐウェル７２の電圧を０Ｖにする。
　これにより、ｎ型ソース領域７５ではバンド間トンネリング現象により発生したホットホールがメモリトランジスタＭＴのＯＮＯ膜１３に注入され、メモリトランジスタＭＴの閾値は負の値になる。
　次に、上記のメモリセルアレイの製造方法について説明する。なお、メモリセルＭＣに接続される配線は、第１実施形態で参照した図４Ａ～図４Ｊに示す工程によって形成されるので、以下の説明では、バルクの製造工程を主に説明する。
　図３３～図３８の各（ａ）は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図であって、メモリセルアレイ領域のワード線の延在方向の部分断面図である。図３３～図３８の各（ｂ）は、その半導体装置の製造工程のうち、ビット線又はソース線の延在方向の部分断面図である。図３２～図３８の各（ｃ）は、その半導体装置の製造工程のうち周辺回路部の部分断面図である。
　次に、図３３（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、第１実施形態と同様な方法により、シリコン基板１１にＳＴＩ３６を形成し、その後に、シリコン基板１１の表面に犠牲酸化膜３７を形成する。シリコン基板１１はｐ型とする。
　その後に、シリコン基板１１の周辺回路領域をフォトレジストで覆うとともに、メモリセルアレイ領域を露出させる。そして、メモリセルアレイ領域に所定の条件でｎ型不純物をイオン注入することにより、ＳＴＩ３６よりも深い領域に埋込Ｎウェル７１を形成する。
　さらに、所定の条件で、ｐ型不純物をイオン注入することにより、埋込Ｎウェル７１よりも浅い領域にフラッシュ用のＰウェル７２を形成する。Ｐウェル７２と埋込Ｎウェル７１とその下のｐ型シリコン基板１１によりトリプルウェルが構成される。
　シリコン基板１１の周辺回路領域には、第１実施形態と同様に、Ｐウェル４１ａ、４１ｂとＮウェル４２ａ、４２ｂを形成する。
　なお、埋込Ｎウェル７１とＰウェル７２の周囲は図示しないＮウェルに囲まれる。
　この後に、メモリセルアレイ領域のＰウェル７２と、周辺回路領域のＰウェル４１ａ、４１ｂ、Ｎウェル４２ａ、４２ｂ等に閾値調整のためにｎ型又はｐ型の不純物イオンが注入される。
　次に、フッ酸溶液により犠牲酸化膜３７を除去した後に、図８（ａ）～（ｃ）に示したと同様に、シリコン基板１１の上にＯＮＯ膜１３を形成する。ＯＮＯ膜１３は図３２に示した三層構造を有している。
　次に、図３４（ａ）～（ｃ）に示すように、第１実施形態に示した方法に従って、選択トランジスタ領域３４ｂのシリコン基板１１表面に厚さ７ｎｍの厚さのシリコン酸化膜からなるゲート絶縁膜１７を形成する。
　また、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１表面に、厚さ１２ｎｍのシリコン酸化膜からなるゲート絶縁膜３８を形成し、さらに、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１表面に厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜３９を形成する。
　次に、図３５（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、第１実施形態と同様な方法により、メモリセルアレイ領域において、行方向に延びる複数本のワード線ＷＬ１、ＷＬ２を形成する。ワード線ＷＬ１、ＷＬ２の一部は、図３２に示した選択用ゲート電極７８とメモリ用ゲート電極７４となる。ワード線ＷＬ１、ＷＬ２は、メモリトランジスタ形成領域では、図１９Ｃに示すように、ワード線がＯＮＯ膜１３に重なった状態となる。
　また、第１実施形態と同様な方法により、周辺回路領域のうち、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのそれぞれに、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ、その他の配線を形成する。
　続いて、第１実施形態と同様な方法により周辺回路領域のＰウェル４１ａ、４１ｂと５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにｎ型エクステンション領域５１ａ、５１ｂ、５３ａ、５３ｂ、５４ａ、５４ｂを形成する。さらに、周辺回路領域のＮウェル４２ａ、４２ｂにｐ型エクステンション領域５２ａ、５２ｂ、５５ａ、５５ｂを形成する。
　次に、周辺回路領域をフォトレジスト５０で覆うとともに、メモリセルアレイ領域を露出させる。
　そして、ワード線ＷＬ１、ＷＬ２をマスクにしてＯＮＯ膜１３のうち上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂを反応性イオンエッチング（ＲＩＥ）法により除去し、下側シリコン酸化膜１３ｄをそのまま残す。これにより、図１９Ｄに示したように、メモリ用ゲート電極７４の下に残されたＯＮＯ膜１３は電荷蓄積絶縁層となる。
　この後に、ワード線ＷＬ１、ＷＬ２をマスクに使用して、メモリセルアレイ領域にｐ型不純物をイオン注入する。この場合のイオン種として、ヒ素イオンを使用し、イオン注入エネルギーを２０Kev とし、ドーズ量を６×１０14／ｃｍ２とする。
　これにより、ワード線ＷＬ１、ＷＬ２下方の両側には、図３２に示したｎ型エクステンション領域７５ａ、７９ａとｎ型ソース／ドレイン領域７６が形成される。その後、フォトレジスト５０を除去する。
　次に、図３６（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、レジストパターン５０ａを形成してメモリセルアレイ領域のｎ型エクステンション領域７５ａ、７９ａを露出する一方、ｎ型ソース／ドレイン領域７６及びその他の領域を覆う。レジストパターン５０ａは、フォトレジストをシリコン基板１１の全面に塗布してワード線ＷＬ１、ＷＬ２等を覆った後に、これを露光、現像することにより形成される。
　続いて、レジストパターン５０ａに覆われないｎ型エクステンション領域７５ａ、７９ａに、ホウ素イオンを加速エネルギー２０keV 、ドーズ量１×１０13／ｃｍ２の条件でイオン注入することにより、ｎ型エクステンション領域７５ａ、７９ａの下にｐ型不純物拡散領域７５ｃ、７９ｃを形成する。
　その後、第１実施形態と同じ方法により、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの側壁にサイドウォール２０を形成する。ここで、選択用ゲート電極７８とメモリ用ゲート電極７４の間はサイドウォール２０が埋め込まれた状態となる。
　次に、図３７（ａ）～（ｃ）に示す構造を形成するまでの工程を説明する。
　まず、メモリセルアレイ領域のワード線ＷＬ１、ＷＬ２及びサイドウォール２０をマスクに使用して、Ｐウェル７２にｎ型不純物としてヒ素をイオン注入する。これにより、活性領域３４では、隣接する２つの選択トランジスタＳＴで共用する第ｎ型ドレイン領域７９のｎ型高濃度不純物拡散領域７５ｂが形成され、これと同時に、隣接する２つのメモリトランジスタＭＴで共用するｎ型ソース領域７５のｎ型高濃度不純物拡散領域７９ｂが形成される。
　また、周辺回路領域のＰウェル４１ａ、４１ｂでは、ゲート電極５１ｇ、５３ｇ、５４ｇ及びサイドウォール２０をマスクにしてｎ型不純物としてヒ素をイオン注入し、これによりソース／ドレイン領域となるｎ型高濃度不純物拡散領域５１ｃ、５１ｄ、５３ｃ、５３ｄを形成する。
　その後、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域のｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。
　以上のようなｎ型不純物とｐ型不純物のイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。
　なお、以上のようにイオン注入された不純物はアニールにより活性化される。
　次に、図３８（ａ）～（ｃ）に示すように、第１実施形態と同じ工程により、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの上面にシリサイド層２１ａ、２１ｂ、２１ｅ～２１ｉを形成し、これと同時に、ｐ型高濃度不純物拡散領域７５ｂ、７９ｂ、５１ｃ、５１ｄ、５３ｃ、５３ｄ，５４ｃ、５４ｄとｎ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄの上面においてもシリサイド層２１ｊ、２１ｋ、２１ｍ、２１ｎ、２１ｐを形成する。
　以上により、メモリセルアレイ領域のうちストライプ状の活性領域のそれぞれには、選択トランジスタＳＴ及びメモリトランジスタＭＴの向きを交互に変えたメモリセルＭＣが複数形成される。従って、ワード線ＷＬ１、ＷＬ２の長手方向に沿って隣接する２つのメモリセルＭＣを比べると、選択トランジスタＳＴとメモリトランジスタＭＴの向きが反対方向になる。
　この場合、選択トランジスタＳＴ及びメモリトランジスタＭＴは、ＮＭＯＳＥＦＥＴ型となる。一方、周辺回路領域のＰウェル４１ａ、４１ｂ等にはＮＭＯＳＦＥＴｔ６、ｔ８、ｔ９が形成され、また、Ｎウェル４２ａ、４２ｂにはＰＭＯＳＦＥＴｔ７、ｔ１０が形成される。
　以上により、バルクプロセスが完了する。この後に、第１実施形態と同じ方法によって導電性プラグ、ビア、配線等の配線層が形成される。
（第７の実施の形態）
　図３９は、本発明の第７実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。また、図４０（ａ）、（ｂ）は、そのメモリセルアレイを構成するメモリセルを示す断面図である。
　図４０（ａ）、（ｂ）において、メモリセルは、第６実施形態に示したｎチャンネル型のメモリトランジスタＭＴ及び選択トランジスタＳＴにより構成されている。図４０において、図３２と同じ符号は同じ要素を示している。
　次に、メモリセルのＦＮ書き込み方法を説明する。
　図３９において破線の楕円で囲まれたメモリセルは、書き込みされるメモリセルＭＣ１であり、また、一点鎖線の楕円で囲まれたメモリセルは、書き込みされないメモリセルＭＣ０である。
　指定したメモリセルＭＣ１にＦＮ書き込みをする場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ１、ＷＬ２及びＰウェル７２に図３９、図４０（ａ）に示す値の電圧を印加する。
　書き込みが指定されたメモリセルＭＣ１において、図４０（ａ）に示すように、Ｐウェル７２に－５Ｖを印加した状態で、メモリ用ゲート電極７４に接続されたワード線ＷＬ１には＋５Ｖを印加し、また、ソース線ＳＬには－５Ｖを印加し、ビット線にも－５Ｖを印加する。また、書き込みが指定されないメモリセルＭＣ0 に接続されるソース線ＳＬを電圧０Ｖに設定する。
　従って、選択されたメモリトランジスタＭＴのチャネルとワード線ＷＬ１の電位差は１０Ｖになる。これにより、ＯＮＯ膜１３に電子がＦＮ注入され、書き込みが行われる。
　この場合、図４０（ｂ）に示すように、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣ０のメモリ用ゲート電極７４にも＋５Ｖが印加される。しかし、非選択のメモリセルＭＣ０において、ソース線ＳＬの電圧を０Ｖにしているので、メモリ用ゲート電極７４の下方のチャネルの電圧は、ｎ型ソース領域７５を介して０Ｖとなり、メモリ用ゲート電極７４とチャネルの間の電位差は５Ｖとなる。これにより、非選択のメモリセルＭＣ０におけるＦＮ書き込みは回避される。
　以上のことから、図３９に示すような回路を採用することにより、選択トランジスタＳＴをメモリトランジスタＭＴよりもビット線ＢＬ側に配置する回路構成を採用してもＦＮ書き込みが可能となる。
（第８の実施の形態）
　図４１は、本発明の第８実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。
　以下に、図４１に示す本実施形態に係るフラッシュメモリのビット消去方法について説明する。ビット消去とは、任意のメモリセルを個別に消去することである。換言すれば、選択したメモリセルに限定してデータを書き換えることができるということである。
　図４１に示すメモリセルＭＣとして、図２に示したｐチャネル型であるメモリトランジスタと選択トランジスタを有するメモリセルを使用する場合について説明する。
　まず、１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線、Ｎウェル１２に表４に示す値の電圧を印加する。
Figure JPOXMLDOC01-appb-T000004
　消去が指定されたメモリセルＭＣｄにおいて、図２に示すＮウェル１２を０Ｖに設定した状態で、ワード線ＷＬ２に接続されたメモリ用ゲート電極１４に－１０Ｖを印加し、また、ソース線ＳＬ、ビット線ＢＬをともに０Ｖに設定する。
　従って、選択されたメモリトランジスタＭＴのチャネル領域とワード線ＷＬ２の電位差は－１０Ｖになる。これにより、電子がＯＮＯ膜１３からチャネル側にトンネルし、メモリセルＭＣｄのデータが消去される。
　この場合、同じワード線ＷＬ２に接続された非選択のメモリセルＭＣのメモリ用ゲート電極１４にも－１０Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を－５Ｖにしているので、メモリ用ゲート電極１４下方のチャネルはｐ型ソース領域１５を通して－５Ｖであり、メモリ用ゲート電極１４とチャネルの間の電位差は５Ｖとなる。これにより、非選択のメモリセルｍｃにおけるデータの消去は回避される。
　次に、図４１に示すメモリセルＭＣとして、図３２に示したｎチャネル型であるメモリセルと選択トランジスタを有するメモリセルを使用する場合のビット消去について説明する。
　１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線、Ｎウェル１２のそれぞれに表５に示す値の電圧を印加する。
Figure JPOXMLDOC01-appb-T000005
　消去が指定されたメモリセルＭＣｄにおいて、図３２に示すＰウェル７２を０Ｖに設定した状態で、ワード線ＷＬ１のメモリ用ゲート電極７４に－５Ｖを印加し、また、ソース線ＳＬに５Ｖを印加するとともに、ビット線ＢＬを０Ｖに設定する。
　これにより、ｎ型ソース領域７５とＰウェル７２のｐｎ接合部でバンド間トンネリングにより発生したホットホールが、ＯＮＯ膜１３のシリコン窒化膜１３ｂに注入され、メモリトランジスタＭＴの閾値が負の値になる。この結果、メモリセルＭＣｄのデータが消去される。
　この場合、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣのメモリ用ゲート電極７４にも－５Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を０Ｖにすると、ホットホールは発生しない。これにより、非選択のメモリセルＭＣにおけるデータの消去は回避される。
　以上のことから、図４１に示すように、メモリセルＭＣの選択トランジスタＳＴのソースを直接にビット線ＢＬに接続する場合であっても、メモリセルＭＣのデータを個別に消去することが可能なる。
（第９の実施の形態）
　図４２は、本発明の第８実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。図４２において、図１と同じ符号は同じ要素を示している。
　図４２において、メモリセルＭＣは、縦横に複数配置され、例えば行方向にｎ個、列方向にｍ個で配置されている。
　それぞれのメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有し、第１～第６実施形態のいずれかに示した構造を有している。なお、以下の説明では、図２に示した構造を含むメモリセルＭＣを例に挙げて説明する。
　図４２において、ビット線ＢＬ、ソース線ＳＬはワード線ＷＬ１、ＷＬ２に交差する方向に延在している。また、メモリセルＭＣは、ビット線ＢＬ、ソース線ＳＬと同じ方向に延在するストライプ状の複数の活性領域にそれぞれ複数形成されている。
　なお、ワード線ＷＬ２は、後述するように選択トランジスタＳＴのみに接続されるので、以下に選択線ＳＧＬという。
　活性領域内で隣接する２つのメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴの位置を逆にして配置され、直列に接続されている。従って、隣接する複数のメモリセルＭＣはソース領域１５かドレイン領域１９の少なくとも一方を共有している。
　一方、ワード線ＷＬ１、選択線ＳＧＬの長手向に隣り合うメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴをそれぞれ同じ向きにして配置されている。この配置は、図１に示すメモリセルアレイとは異なる。
　ワード線ＷＬ１、選択線ＳＧＬの延在方向に並ぶ複数のメモリセルＭＣにおいて、各メモリ用ゲート電極１４は同じワード線ＷＬ１に接続され、また、各選択トランジスタＳＴの選択用ゲート電極１８は同じ選択線ＳＧＬに接続される。
　メモリセルＭＣのソース領域１５は、ワード線ＷＬ１に対して斜め方向に隣接する他のメモリセルＭＣのソース領域１５の１つに電気的に接続されている。また、各メモリセルＭＣのドレイン領域１９は、ワード線ＷＬ１に対して斜めの方向に隣接する他のメモリセルＭＣのドレイン領域１９の１つに接続されている。
　各活性領域に形成された複数の共通したソース領域１５は１つおきに１つのソース線ＳＬに接続され、残りの共通したソース領域１５は別のソース線ＳＬに接続されている。
　また、各活性領域３４において、共通したドレイン領域１９は１つおきに１つのビット線ＢＬに接続され、残りの共通したドレイン領域１９は別のビット線ＢＬに接続される。
　なお、図４２に示す回路は、ＥＥＰＲＯＭのメモリセルアレイに適用することができる。その素子構造については次の実施形態において説明する。
　以上のような構成によれば、ワード線ＷＬ１に沿って並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴと選択トランジスタＳＴの向きを同じにする構造においても、それらのメモリトランジスタＭＴのソース領域１５を異なるソース線ＳＬに接続し、選択トランジスタＳＴを異なるビット線ＢＬに接続することができる。
　これにより、１つのワード線ＷＬ１と１つのソース線ＳＬを選択することにより、１つのメモリトランジスタＭＴを選択して書き込むことができる。また、読み出し、消去については第１～第８実施形態と同様に行うことができる。
　そのような構成により、選択トランジスタＳＴの書き込み状態によるビット線ＢＬの寄生容量への影響を防止することができる。
（第１０の実施の形態）
　図４３は、本発明の第１０実施形態に係る半導体装置であるＥＥＰＲＯＭを構成するメモリセルを示す断面図である。
　メモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを直列に接続した構造を有している。
　メモリトランジスタＭＴは、シリコン基板８１のＮウェル８２上に形成されたゲート絶縁膜８３ａと、ゲート絶縁膜８３ａ上に電荷蓄積層として形成されたフローティングゲート電極８４と、フローティングゲート電極８４上にＯＮＯ膜８６を介して形成されたコントロールゲート電極８８と、フローティングゲート電極８４の両側のＮウェル８２内に形成されたｐ型ソース領域９１とｐ型ソース／ドレイン領域９２とを有している。ｐ型ソース領域９１は、フローティングゲート電極９４の下に延びる領域に形成されるｐ型エクステンション領域９１ａとｐ型高濃度不純物拡散領域９１ｂから構成されている。
　また、選択トランジスタＳＴは、Ｎウェル８２上にゲート絶縁膜８３ｂを介して形成された選択用ゲート電極８５と、選択用ゲート電極８５の両側のＮウェル８２内に形成されたｐ型ソース／ドレイン領域９２とｐ型ドレイン領域９３とを有している。ｐ型ドレイン領域９３は、選択用ゲート電極８５の下に延びる領域に形成されるｐ型エクステンション領域９３ａとｐ型高濃度拡散領域９３ｂから構成されている。選択用ゲート電極８５の上には、ＯＮＯ膜８７を介して導電性ポリシリコン膜８９が形成されている。
　選択用トランジスタＳＴとメモリトランジスタＭＴは、ｐ型ソース／ドレイン領域９２を共有している。
　また、コントロールゲート電極８８の上層部にはそれぞれシリサイド層９４ａ、９４ｂが形成されている。さらに、ｐ型ソース領域９１、ｐ型ドレイン領域９３のそれぞれの上にもシリサイド層９４ｂ、９４ｃが形成されている。
　２つのＯＮＯ膜８６、８７は、同層に形成され、それぞれ厚さ４ｎｍの下側シリコン酸化膜８６ａ、８７ａ、厚さ５ｎｍのシリコン窒化膜８６ｂ、８７ｂ及び厚さ４ｎｍの上側シリコン酸化膜８６ｃ、８７ｃを順に形成して構成されている。
　なお、ゲート絶縁膜８３ａ、８３ｂの膜厚は例えば１０ｎｍである。
　メモリトランジスタＭＴと選択トランジスタＳＴの上には第１層間絶縁膜９５が形成されている。また、第１層間絶縁膜９５のうちｐ型ソース領域９１、ｐ型ドレイン領域９３の上にはそれぞれ第１、第２のコンタクトホール９５ａ、９５ｂが形成され、それらの中には第１の導電性コンタクトプラグ９６、第２の導電性コンタクトプラグ９７がそれぞれ埋め込まれている。
　ｐ型ソース領域９１上の第１導電性プラグ９６はソース線ＳＬに接続され、また、ｐ型ドレイン領域９３上の第２導電性プラグ９７はビット線ＢＬに接続される。これにより、選択トランジスタＳＴの書き込み状態の違いがビット線ＢＬの寄生容量に影響を及ぼすことが防止される。
　また、コントロールゲート電極８８と選択用ゲート電極８５はそれぞれ異なるワード線ＷＬ１、選択線ＳＧＬに接続されている。
　なお、選択トランジスタＳＴのゲート絶縁膜８３ｂの厚を第２、第５実施形態のように薄くしてもよい。また、ｐ型ソース／ドレイン領域９２の不純物濃度を第４実施形態のようにｐ型エクステンション領域９１ａ、９３ａよりも低濃度にしてもよい。さらに、第３実施形態のように、ｐ型高濃度不純物拡散領域９１ｂ、９３ｂの下に反対導電型、即ちｎ型不純物拡散領域を形成してもよい。また、第６実施形態のように、上記のメモリトランジスタＭＴと選択トランジスタＳＴがｎ型トランジスタであってもよい。
　以上のような構成を有するメモリセルＭＣは、例えば図１、図４２に示したメモリセルアレイに適用される。
　例えば、図４２に示すように、メモリセルＭＣをビット線ＢＬ、ソース線ＳＬに沿って隣接させる場合に、各メモリセルＭＣにおけるメモリトランジスタＭＴと選択トランジスタＳＬの配置を交互に逆向きにする一方で、ワード線ＷＬ１に沿って隣接する各メモリセルＭＣの向きを同じにしてもよい。
　それらのメモリセルＭＣは、図４２と同様に、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ１、選択線ＳＧＬに接続される。
　書き込み、読み出し、消去として、例えば上記の第１～第８の実施形態の方法を採用してもよい。ただし、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ１、選択線ＳＧＬにそれぞれ印加する電圧はＥＥＰＲＯＭに合わせた値とする。
　次に、図４３に示した構造のメモリセルを図４２に示す回路に適用する場合の半導体装置の形成工程について、図４４Ａ～図４４Ｑを参照して以下に説明する。なお、図４４Ａ～図４４Ｑに示す回路は、図４３において一点鎖線で囲んだ範囲を示している。
　まず、図４４Ａに示すように、シリコン基板８１の素子分離領域にＳＴＩ９８を形成する。素子分離領域は、複数のストライプ状の活性領域９９を挟む領域に配置される。
　ＳＴＩ９８は、例えば第１実施形態のＳＴＩ３６と同じ方法により形成される。さらに、第１実施形態と同様な方法により、シリコン基板８１の活性領域９９にｎ型不純物を導入してＮウェル８２を形成する。
　その後に、シリコン基板８１の活性領域９９を熱酸化して例えば厚さ１０ｎｍのゲート絶縁膜８３を形成する。ゲート絶縁膜８３は、図４３に示すゲート絶縁膜８３ａ、８３ｂとして使用される。
　次に、ゲート絶縁膜８３の上に第１ポリシリコン膜１０１を所定の厚さに形成する。
　続いて、図４４Ｂに示すように、第１ポリシリコン膜１０１をフォトリソグラフィー法によりパターニングすることにより、フローティングゲート電極８４を形成する領域の側方のＳＴＩ９８の上に開口部１０２を形成する。
　次に、図４４Ｃに示す構造を形成するまでの工程を説明する。
　まず、第１ポリシリコン膜１０１の上にＯＮＯ膜を形成する。ＯＮＯ膜の形成工程は、第１ポリシリコン膜１０１を熱酸化して下側シリコン酸化膜を例えば６ｎｍの厚さに形成し、ついで、ＣＶＤ法によりシリコン窒化膜を形成し、さらにシリコン窒化膜の表面を熱酸化することにより上側シリコン酸化膜を例えば４ｎｍの厚さに形成する工程からなる。ここで、最終的なシリコン窒化膜を例えば５ｎｍとする。
　さらに、ＯＮＯ膜上に第２ポリシリコン膜を形成する。その後に、フォトリソグラフィー法により、同じマスクを使用して第２ポリシリコン膜から第１ポリシリコン膜１０１までの各層をパターニングして行方向に長いストライプ状のワード線ＷＬ１、選択線ＳＧＬを形成する。
　ワード線ＷＬ１は、第２ポリシリコン膜から構成され、ＳＴＩ９８上の開口部１０２の上方を通ってストライプ状に形成される。また、ワード線ＷＬ１の下の活性領域９９では、第１ポリシリコン膜１０１から構成されるフローティングゲート電極８４が形成される。フローティングゲート電極８４は、ＳＴＩ９８上の開口部１０２により分離され、活性領域９９上で孤立した形状となる。
　ワード線ＷＬ１は、フローティングゲート電極８４の上では、図４３に示したメモリトランジスタＭＴのコントロールゲート電極８８となっている。また、第１のポリシリコン膜１０１上に形成されたＯＮＯ膜は、図４３に示すコントロールゲート電極８８とフローティングゲート電極８４の間のＯＮＯ膜８６となる。
　なお、図４４Ｃ～４４Ｑでは、フローティングゲート電極８４の位置を網掛け模様で示す。
　選択線ＳＧＬは、第１のポリシリコン膜１０１から構成され、複数のワード線ＷＬ１の間に間隔をおいて２本ずつ形成される。また、選択線ＳＧＬの一部は、活性領域９９において図４３に示す選択用ゲート電極８５を構成する。
　なお、第１のポリシリコン膜１０１上に形成されたＯＮＯ膜、第２のポリシリコン膜は、選択線ＳＧＬと同じ平面形状に残され、図４３に示すＯＮＯ膜８７、ポリシリコン膜８９となる。
　次に、ワード線ＷＬ１、選択線ＳＧＬをマスクに用いて、各活性領域９９にｐ型不純物をイオン注入することによりエクステンション領域９１ａ、９３ａを形成し、さらにワード線ＷＬ１、選択線ＳＧＬの側面にサイドウォール９０を形成し、その後にワード線ＷＬ１、選択線ＳＧＬ及びサイドウォール９０をマスクにしてｐ型不純物をイオン注入してｐ型ソース領域９１とｐ型ドレイン領域９３を形成する。続いて、ワード線ＷＬ１、第２のポリシリコン膜８９、ｐ型ソース領域９１及びｐ型ドレイン領域９３の上にシリサイド層９４ａ～９４ｄを形成する。それらの工程は、例えば第１～第７実施形態に従う。
　なお、図４４Ｃにおいて、サイドウォール９０は省略されている。
　以上のような工程により、図４３に示したメモリトランジスタＭＴと選択トランジスタＳＴを備えたメモリセルＭＣが形成される。この場合、図４４Ｃに示したように、ワード線ＷＬ１に沿って隣り合う各メモリトランジスタＭＴのコントロールゲート電極８８同士はワード線ＷＬ１を介して互いに接続される。また、選択線ＳＧＬに沿って隣り合う各選択トランジスタＳＴの選択用ゲート電極８５同士は選択線ＳＧＬを介して互いに接続される。
　活性領域９９に沿って隣り合うメモリセルＭＣの向きは交互に逆向きに配置され、これにより、２つのメモリトランジスタＭＴはｐ型ソース領域９１を共有して互いに接続される。また、活性領域９９に沿って隣り合う２つの選択トランジスタＳＴはｐ型ドレイン領域９３を共有して互いに接続される。
　次に、ワード線ＷＬ１、選択線ＳＧＬ、メモリトランジスタＭＴ及び選択トランジスタＭＴの上に第１層間絶縁膜９５を形成する。第１層間絶縁膜９５は第１実施形態で示したと同様な工程で形成される。なお、以下に説明する第２～第７の層間絶縁膜も同様な方法により形成される。
　続いて、第１層間絶縁膜９５をフォトリソグラフィー法によりパターニングすることにより、図４４Ｄに示すように、ｐ型ソース領域９１、ｐ型ドレイン領域９３のそれぞれの上に第１、第２のコンタクトホール９５ａ、９５ｂを形成する。
　さらに、第１、第２のコンタクトホール９５ａ、９５ｂ内にはそれぞれ図４３に示したように第１、第２の導電性コンタクトプラグ９６、９７を形成する。第１、第２の導電性コンタクトプラグ９６、９７の形成方法について、例えば第１実施形態に示した方法を採用する。
　次に、図４４Ｅに示すように、第１層間絶縁膜９５上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングして複数の第１配線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄと複数の第１導電性パッド１０５を互いに分離して形成する。
　第１導電性パッド１０５は、ｐ型ドレイン領域９３上の各第２の導電性コンタクトプラグ９７に個別に接続され、その前後の２つの選択線ＳＧＬの一部に重なる平面形状を有している。
　第１配線１０４ａ～１０４ｄは４つのタイプがあり、それぞれｐ型ソース領域９１上の第１の導電性コンタクトプラグ９６に個別に接続され、さらに屈曲してＳＴＩ９８上に引き出されている。
　第１のタイプの第１配線１０４ａは、活性領域９９に沿って図中前方右側にＬ字状に屈曲している。第２のタイプの第１配線１０４ｂは、活性領域９９に沿って図中後方左側にＬ字状に屈曲している。第３のタイプの第１配線１０４ｃは、活性領域９９に沿って図中前方左側にＬ字状に屈曲している。第４のタイプの第１配線１０４ｄは、活性領域９９に沿って図中後方右側にＬ字状に屈曲している。
　第１のタイプと第３のタイプの第１配線１０４ａ、１０４ｃは、同一の活性領域９９の上に沿って交互に配置されている。また、第２のタイプと第４のタイプの第１配線１０４ｂ、１０４ｄは、第１のタイプの第１配線１０４ａの隣の活性領域９９の上に沿って交互に配置されている。さらに、第１のタイプと第３のタイプの第１配線１０４ａ、１０４ｃはそれぞれ隣接する２つのワード線ＷＬ１に沿って交互に配置され、第２のタイプと第４のタイプの第１配線１０４ｂ、１０４ｄも隣接する別の２つのワード線ＷＬ１に沿って交互に配置されている。
　続いて、第１配線１０４ａ、１０４ｂと第１導電性パッド１０５を覆う第２層間絶縁膜１０６を形成する。そして、第２層間絶縁膜１０６をフォトリソグラフィー法によりパターニングすることにより、図４４Ｆに示すように、第１ビアホール１０７と第２ビアホール１０８を形成する。
　第１ビアホール１０７は、第１配線１０４ａ～１０４ｄのうちＳＴＩ９８の上方の端部上に形成される。また、第２ビアホール１０８は、第１導電性パッド１０５の上であって第１配線１０４ａ～１０４ｄの屈曲しない端部に寄せて形成されている。これにより、第２ビアホール１０８のそれぞれは、隣接する２本の選択線ＳＧＬに沿ってジグザグに配置される。
　その後に、第１、第２ビアホール１０７、１０８内にそれぞれ第１、第２ビアプラグ１０９、１１０を形成する。なお、第１、第２ビアプラグ１０９，１１０は、例えば、第１実施形態に示したビアプラグの形成方法により形成される。
　次に、第２層間絶縁膜１０６上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｇに示すように、複数の第２配線１１１と複数の第２導電性パッド１１２を互いに分離して形成する。
　第２導電性パッド１１２は、第１ビアプラグ１０９に個別に接続され、ＳＴＩ９８の上方に配置される。これにより、第２導電性パッド１１２は、第１ビアプラグ１０９、第１配線１０４ａ～１０４ｄ、及び第１コンタクトプラグを介してｐ型ソース領域９１に電気的に接続される。
　第２配線１１１は、略Ｈ字型の平面形状を有していて、第２導電性パッド１１２の側方で隣接する２本のワード線ＷＬ１を跨ぎ、さらに、跨いだ場所に最も近い斜め方向の２つの第２ビアプラグ１１０を電気的に接続する構造となっている。
　これにより、同じ活性領域９９に形成された複数のｐ型ドレイン領域９３は、第２配線１１１、第２ビアプラグ１１０、第１導電性パッド１０５及び第１コンタクトプラグ９７を介して、それぞれ左側の斜め隣りにあるｐ型ドレイン領域９３と右側の斜め隣りにあるｐ型ドレイン領域９３に交互に電気的に接続される。従って、第２配線１１１は、図４２に示すビット分岐線ＢＬｄの一部を構成する。
　次に、第２導電性パッド１１２と第２配線１１１を覆う第３層間絶縁膜１１３を形成する。
　その後に、フォトリソグラフィー法により第３層間絶縁膜１１３をパターニングすることにより、図４４Ｈに示すように、第２配線１１１のほぼ中央に第３ビアホール１１４を形成するとともに、第２導電性パッド１１２の上に第４ビアホール１１５を形成する。さらに、第３、第４ビアホール１１４、１１５内にそれぞれ第３、第４ビアプラグ１１６、１１７を形成する。第３、第４ビアプラグ１１６、１１７はＳＴＩ９８の上方に位置する。
　続いて、第３層間絶縁膜１１３上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｉに示すように、複数の第３配線１１８ａ、１１８ｂと複数の第３導電性パッド１１９を互いに分離して形成する。
　第３導電性パッド１１９は、第３ビアプラグ１１６にそれぞれ個別に接続されている。また、第３配線１１８ａ、１１８ｂは、略Ｓ字形の第１タイプと、略逆Ｓ字形の第２タイプがある。
　第３配線１１８ａ、１１８ｂは、図４２に示したメモリトランジスタＭＴのｐ型ソース領域９１同士を接続するソース分岐線ＳＬｄの一部を構成する。
　第３配線１１８ａ、１１８ｂは、隣り合う２つの活性領域９９において、斜め方向に隣接するｐ型ソース領域９１同士を２つずつ電気的に接続する構造となっている。即ち、第３配線１１８ａ、１１８ｂは、第４ビアプラグ１１７、第２導電性パッド１１２、第１ビアプラグ１０９、第１配線１０４ａ～１０４ｄ及び第１コンタクトプラグ９６を介して、２つのｐ型ソース領域９１に接続される。
　第３導電性パッド１１９は、第３ビアプラグ１１６を介してＨ字状の第２配線１１１に接続され、ＳＴＩ９８の上方に配置され、その周囲の４つの第３配線１１８ａ、１１８ｂに囲まれる。
　次に、第３導電性パッド１１９と第３配線１１８ａ、１１８ｂを覆う第４層間絶縁膜１２０を形成する。
　その後に、フォトリソグラフィー法により第４層間絶縁膜１２０をパターニングすることにより、図４４Ｊに示すように、ソース分岐線ＳＬｄである第３配線１１８ａ、１１８ｂの上に第５ビアホール１２１を形成する。これと同時に、ビット分岐線ＢＬｄに電気的に接続される第３導電性パッド１１９の上に第６ビアホール１２２を形成する。
　第６ビアホール１２２は、各ＳＴＩ９８の上方に形成される。これに対して、第５ビアホール１２１は、ＳＴＩ９８の上方に一つおきに重ねられる。これにより、ワード線ＷＬ１、選択線ＳＧＬに沿った方向で、第５、第６ビアホール１２１、１２２の双方に重なるＳＴＩ９８が一つおきに存在し、第６のビアホール１２２だけに重なるＳＴＩ９８が一つおきに存在する。
　これは、２つのｐ型ドレイン領域９３を接続している複数のビット分岐線ＢＬｄに接続される第６ビアホール１２２を２つのグループに分けるためである。第１グループでは、ＳＴＩ９８上で間隔をおいて第５のビアホール１２１を間に挟んでいる。第２グループでは、ＳＴＩ９８上で第５のビアホール１２１が間に存在しない。
　この後に、第５、第６ビアホール１２１、１２２内にそれぞれ第５、第６ビアプラグ１２３、１２４を形成する。
　これ以降は、ソース線ＳＬとビット線ＢＬの形成工程となる。
　まず、第４層間絶縁膜１２０上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｋに示すように、複数の第１ビット線ＢＬ１と複数の第４、第５導電性パッド１２５、１２６を互いに分離して形成する。
　第１ビット線ＢＬ１は、第５ビアホール１２２に重ならないＳＴＩ９８の上方に配置され、これにより第２グループの第６ビアプラグ１２４を介してドレイン分岐線ＢＬｄである一部の第２配線１１１に電気的に接続される。
　また、第４導電性パッド１２５は、第１グループの第６ビアホール１２２の上に形成され、第６ビアプラグ１２４を介して残りの第２配線１１１に電気的に接続される。さらに、第５導電性パッド１２６は、第５ビアプラグ１２３を介してソース分岐線ＳＬｄである第３配線１１８ａ、１１８ｂに接続される。
　次に、第４、第５導電性パッド１２５、１２６と第１ビット線ＢＬ１を覆う第５層間絶縁膜１２７を形成する。
　その後に、フォトリソグラフィー法により第５層間絶縁膜１２７をパターニングすることにより、図４４Ｌに示すように、第４導電性パッド１２５、第５導電性パッド１２６のそれぞれの中央の上方に、第７、第８ビアホール１２８、１２９を形成する。さらに、第７、第８ビアホール１２８、１２９内にそれぞれ第７、第８ビアプラグ１３０、１３１を形成する。
　これにより、第７ビアプラグ１３０は、第４導電性パッド１２５、第５ビアプラグ１２３を介して第３配線（ソース分岐線）１１８ａ、１１８ｂに接続される。また、第８ビアプラグ１３１は、第５導電性パッド１２６、第６ビアプラグ１２４、第３導電性パッド１１９及び第３ビアプラグを介して第２配線（ビット分岐線）１１１に接続される。
　続いて、第５層間絶縁膜１２７上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｍに示すように、複数の第２ビット線ＢＬ２と、第６導電性パッド１３２を互いに分離して形成する。
　第２ビット線ＢＬ２は、第１ビット線ＢＬ２の上方に平行に形成されるとともに、その側方の第８ビアプラグ１３１に接続される。
　第６導電性パッド１３２は、第２のビット線ＢＬ２に接続されない第７ビアプラグ１３０に接続されて配置され、その下方の第４導電性パッド１２５、第５ビアプラグ１２３等を介して下方のｐ型ソース領域９１に電気的に接続される。
　次に、第６電性パッド１３２と第２ビット線ＢＬ２を覆う第６層間絶縁膜１３７を形成する。その後に、フォトリソグラフィー法により第６層間絶縁膜１３７をパターニングすることにより、図４４Ｎに示すように、第６導電性パッド１３２のそれぞれの中央の上方に、第９ビアホール１３４を形成する。さらに、第９ビアホール１３４内にそれぞれ第９ビアプラグ１３５を形成する。
　続いて、第６層間絶縁膜１３３上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｏに示すように、第２ビット線ＢＬ２の間の領域に配置された第８ビアプラグ１３５に接続される第７導電性パッド１３６を形成する。
　第２のビット線ＢＬ２の延在方向に沿って配置される各第７導電性パッド１３６は、その一側方の第２ビット線ＢＬ２と他側方の第２ビット線ＢＬ２に向けて交互に拡張した形状となっている。
　次に、第７導電性パッド１３６を覆う第７層間絶縁膜１３７を形成する。その後に、フォトリソグラフィー法により第７層間絶縁膜１３７をパターニングすることにより、図４４Ｐに示すように、各第７導電性パッド１３３のうち第２ビット線ＢＬ２に近い側部の上に第１０ビアホール１３８を形成する。さらに、第１０ビアホール１３８内に第１０ビアプラグ１３９を形成する。
　続いて、第７層間絶縁膜１３７上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｑに示すように、複数のソース線ＳＬを形成する。ソース線ＳＬは、活性領域９９に平行に延在して配置され、その下の第１０ビアプラグ１３９、第７導電性パッド１３６、第５ビアプラグ、第６度津延性パッド第７ビアプラグ、第４導電性パッド１２５及び第５ビアプラグを介して第３導電性パッド（ソース分岐線）１１９に接続される。
　なお、上記の各実施形態において示した回路は、等価であれば配線方向は限定されるものではない。
　以上の工程により形成されたメモリセルアレイは、図４２に示すような電気回路となり、メモリトランジスタＭＴのソース領域をソース線ＳＬに接続し、選択トランジスタＳＴのドレイン領域をビット線ＢＬに接続した構成となっている。
　以上説明した実施形態は典型例として挙げたに過ぎず、各構成要素を組み合わせること、或いはその変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

Claims (20)

  1. 　第１メモリトランジスタと第１選択トランジスタを有する第１のメモリセルと、
    　第２メモリトランジスタと第２選択トランジスタを有する第２のメモリセルと、
    　前記第１メモリトランジスタのゲート電極と前記第２選択トランジスタのゲート電極に電気的に接続された第１ワード線と、
    　前記第２メモリトランジスタのゲート電極と前記第１選択トランジスタのゲート電極に電気的に接続された第２ワード線と、
    　前記第１メモリトランジスタのソース領域と前記第２メモリトランジスタのソース領域に電気的に接続された第１ソース線と、
    を有することを特徴とする半導体装置。
  2. 　前記第１選択トランジスタのドレイン領域に接続された第１ビット線と、
    　前記第２選択トランジスタのドレイン領域に接続された第２ビット線と
    をさらに有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１のメモリセルは、前記第１メモリトランジスタと前記第１選択トランジスタの間に共通の第１のソース／ドレイン領域を有し、
    　前記第２のメモリセルは、前記第２メモリトランジスタと前記第２選択トランジスタの間に共通する第２のソース／ドレイン領域を有する
    ことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記第１、前記第２のソース／ドレイン領域は、前記第１、前記第２メモリトランジスタの前記ソース領域よりも不純物濃度が低いことを特徴とする請求項３に記載の半導体装置。
  5. 　前記第１、前記第２メモリセルは、前記第１、前記第２のメモリトランジスタにアバランシェ書き込みを行う不揮発性メモリセルであることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
  6. 　前記第１、前記第２メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には電荷蓄積絶縁膜が形成されていることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置。
  7. 前記第１、前記第２選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、メモリ消去時に前記第１のワード線、前記第２のワード線と前記第１ソース線の間に印加される電圧よりも低い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１つに記載の半導体装置。
  8. 　前記第１、前記第２選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、前記第１、前記第２選択トランジスタの前記ゲート電極に印加される読み出し用の電圧より高い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１つに記載の半導体装置。
  9. 　前記第１メモリセルは、前記第１選択トランジスタと前記第１メモリトランジスタの向きを交互に変えて直列に複数接続され、
    　前記第２メモリセルは、前記第１メモリセルの側方において、前記第２選択トランジスタと前記第２メモリトランジスタの向きを交互に変えて直列に複数接続されている
    ことを特徴とする請求項１乃至請求項８のいずれか１つに記載の半導体装置。
  10. 　第１メモリトランジスタと第１選択トランジスタからなる第１のメモリセルと、
    　第２メモリトランジスタと第２選択トランジスタからなる第２のメモリセルと、
    　第３メモリトランジスタと、前記第１選択トランジスタと共有する第１共有ドレイン領域を有する第３選択トランジスタからなる第３のメモリセルと、
    　第４メモリトランジスタと、前記第２選択トランジスタと共有する第２共有ドレイン領域を有する第４選択トランジスタからなる第４のメモリセルと、
    　前記第１メモリトランジスタのゲート電極と前記第２メモリトランジスタのゲート電極に電気的に接続された第１ワード線と、
    　前記第３メモリトランジスタのゲート電極と前記第４メモリトランジスタのゲート電極に電気的に接続された第２ワード線と、
    　前記第１メモリトランジスタのソース領域と、前記第４メモリトランジスタのソース領域に電気的に接続された第１ソース線と、
    　前記第２メモリトランジスタのソース領域に電気的に接続された第２ソース線と、
    　前記第３メモリトランジスタのソース領域に電気的に接続された第３ソース線と、
    　前記第１共有ドレイン領域に電気的に接続された第１ビット線と、
    　前記第２共有ドレイン領域に電気的に接続された第２ビット線と、
    を有することを特徴とする半導体装置。
  11. 　前記第１選択トランジスタのゲート電極と、前記第２選択トランジスタのゲート電極に電気的に接続された第１選択線と、
    　前記第３選択トランジスタのゲート電極と、前記第４選択トランジスタのゲート電極に電気的に接続された第２選択線と、
    をさらに有することを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第１、前記第２、前記第３及び前記第４メモリセルのそれぞれは、前記第１、前記第２、第３及び第４メモリトランジスタのそれぞれにアバランシェ書き込みを行う不揮発性メモリセルであることを特徴とする請求項１０又は請求項１１に記載の半導体装置。
  13. 　前記第１、前記第２、前記第３及び前記第４メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には電荷蓄積絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１２のいずれか１つに記載の半導体装置。
  14. 　前記第１、前記第２、前記第３及び前記第４メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には、上と下から絶縁膜に挟まれたフローティングゲート電極が形成されていることを特徴とする請求項１０乃至請求項１３に記載の半導体装置。
  15. 　前記第１のメモリセルは、前記第１メモリトランジスタと前記第１選択トランジスタの間に共通のソース／ドレイン領域を有し、
    　前記第２のメモリセルは、前記第２メモリトランジスタと前記第２選択トランジスタの間に共通のソース／ドレイン領域を有し、
    　前記第３のメモリセルは、前記第３メモリトランジスタと前記第３選択トランジスタの間に共通のソース／ドレイン領域を有し、
    　前記第４のメモリセルは、前記第４メモリトランジスタと前記第４選択トランジスタの間に共通するソース／ドレイン領域を有する
    ことを特徴とする請求項１０乃至請求項１４のいずれか１つに記載の半導体装置。
  16. 前記ソース／ドレイン領域のそれぞれは、前記第１、前記第２、第３及び第４メモリトランジスタの前記ソース領域よりも不純物濃度が低いことを特徴とする請求項１５に記載の半導体装置。
  17. 　前記第１、前記第２、前記第３及び前記第４選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、メモリ消去時に前記第１のワード線、前記第２のワード線と前記第１、第２、第３ソース線のいずれかの間に印加される電圧よりも低い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１６のいずれか１つに記載の半導体装置。
  18. 　前記第１、前記第２、前記第３及び前記第４選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、前記第１、前記第２、前記第３及び前記第４選択トランジスタの前記ゲート電極に印加される読み出し用の電圧よりも高い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１６のいずれか１つに記載の半導体装置。
  19. 　前記第１ソース線に接続される２つの前記ソース領域は、前記第１、前記第２ワード線に対して斜め方向に配置されていることを特徴とする請求項１乃至請求項１８のいずれか１つに記載の半導体装置。
  20. 　前記ソース領域のそれぞれの下には、前記第ソース領域とは導電型の異なる不純物拡散領域が形成されていることを特徴とする請求項１乃至請求項１９のいずれか１つに記載の半導体装置。
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