KR100743513B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
반도체기판에 행렬모양으로 배치된 복수의 메모리셀의 각각은, 제1도전형의 반도체기판 주면의 채널영역을 덮어서 순차 형성된 게이트 절연막, 부유게이트, 층간막 및 제어 게이트와, 부유 게이트의 하부의 채널영역을 사이에 끼도록, 부유 게이트가 대향하는 양측의 반도체 기판에 형성된 제2도전형의 소스 및 드레인을 가지고, 각 열에서 복수의 메모리셀의 소스, 드레인이 서로 병렬접속되며, 각 행에서 그 일부가 복수의 메모리셀의 제어 게이트를 이루는 워드선이 연재하여 있고, 적어도 하나의 워드선에 전압을 인가하여, 이것을 선택워드선으로 이루어 선택메모리셀의 부유 게이트에 캐리어를 축적하는 경우, 선택워드선 이외의 비선택 워드선에는 마이너스 전압이 인가되는 병렬접속형 불휘발성 메모리 반도체장치에 있어서, 각 메모리셀은, 드레인과 인접하고, 부유 게이트의 드레인측 단부에서 부유 게이트의 하부의 채널영역방향으로 제2도전형의 불순물을 도입시켜 이루어지며, 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역과, 이 제1반도체영역과 인접하고, 부유 게이트의 드레인측 단부에서 부유 게이트의 하부의 채널영역방향으로 제1도전형의 불순물을 도입시켜 이루어지며, 채널영역보다 실질적으로 불순물 농도가 높은 펀치스루 스토퍼층을 구비하고 있다.
게이트 절연막, 부유 게이트, 제어 게이트, 펀치스루 스토퍼층, 메모리셀, 분리부
Description
도1은 본 발명의 일실시형태인 플래시 메모리의 블럭구성의 설명도,
도2는 도1의 플래시 메모리에 포함되는 메모리 어레이의 부분적인 등가회로도,
도3은 도2의 메모리 어레이의 요부평면도,
도4는 도3과 같은 평면영역으로서, 도3보다도 상층의 레이아웃층을 더 부가한 요부평면도,
도5는 도4의 A-A선의 단면도,
도6은 도4의 B-B선의 단면도,
도7은 비선택 메모리셀의 드레인 디스터브 특성의 일예를 나타내는 그래프도,
도8은 메모리셀에 데이터를 기록한 후의 문턱치전압과 데이터 판독시의 전류를 나타내는 그래프도,
도9는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부평면도,
도10의 (a)는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부평면도,
도10의 (b)는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부평면도,
도11은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도12는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도13은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도14는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도15는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도16은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도17은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도18은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도19는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순 으로 나타내는 반도체기판의 요부단면도,
도20은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도21은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도22는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도23은 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도24는 본 발명의 일실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도25는 본 발명의 다른 실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도26은 본 발명의 다른 실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도27은 본 발명의 다른 실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도,
도28은 본 발명의 다른 실시형태인 플래시 메모리의 제조방법의 일예를 공정순으로 나타내는 반도체기판의 요부단면도이다.
(부호의 설명)
1 반도체기판
2D n형 반도체영역
2D1 n+형 반도체영역
2D2 n++형 반도체영역
2S n형 반도체영역
2S1 n+형 반도체영역
2S2 n++형 반도체영역
3a 게이트 절연막
3b 게이트 절연막
4 도체막
5 층간막
6 도체막
6n 도체막
6p 도체막
7 펀치스루 스토퍼층(제2반도체영역, 제3반도체영역)
7D 펀치스루 스토퍼층(제2반도체영역)
7S 펀치스루 스토퍼층(제3반도체영역)
7P 펀치스루 스토퍼층
8 n-형 반도체영역(제1반도체영역)
9 코발트 실리사이드막
9a 코발트 실리사이드막
9b 코발트 실리사이드막
10a 절연막
10b 절연막
10c 절연막
10d 절연막
11 절연막
12a 확장반도체영역
12b 확산반도체영역
13a 확장반도체영역
13b 확산반도체영역
14 플러그
15 플러그
MARY 메모리 어레이
XD 행디코더
YS 열디코더
SADL 센스앰프 데이터 래치
IOB 입출력버퍼
XB 행어드레스버퍼
YB 열어드레스버퍼
CC 제어회로
VCC 전원제어회로
C11 메모리셀
C12 메모리셀
C21 메모리셀
C22 메모리셀
W 워드선
W0 워드선
W1 워드선
SB 서브 비트선
SB0 서브 비트선
SB1 서브 비트선
SS 로컬소스선
MC 메모리셀
STI 분리부
PWm p웰
NWm 매립 n웰
PWp p웰
NWp n웰
L1 제1층 배선
L2 제2층 배선
L3 제3층 배선
CONT 콘택트 홀
TH 스루홀
PR1 포토레지스트 패턴
PR2 포토레지스트 패턴
PR3 포토레지스트 패턴
PR4 포토레지스트 패턴
PR5 포토레지스트 패턴
PR6 포토레지스트 패턴
PR7 포토레지스트 패턴
PR8 포토레지스트 패턴
PR9 포토레지스트 패턴
PR10 포토레지스트 패턴
PR11 포토레지스트 패턴
본 발명은 반도체장치 및 그 제조기술에 관한 것으로, 특히, 전기적 재기록 가능한 병렬접속형 불휘발성 메모리셀을 가지는 불휘발성 메모리 반도체장치에 적용하는 유용한 기술에 관한 것이다.
불휘발성 메모리 반도체장치에서 데이터의 기록 및 소거를 전기적으로 행하는 것이 가능한 불휘발성 메모리는, 예컨대 배선기판 상에 조립한 채의 상태로 데이터의 재기록이 가능하고, 사용하기 쉬우므로 메모리를 필요로 하는 여러가지 제품에 폭 넓게 사용되고 있다.
특히, 전기적 일괄소거형 EEPROM(Electric Erasable Programmable Read Only Memory ; 이하, 플래시 메모리라 한다)은 메모리 어레이의 일정의 범위(메모리 어레이의 모든 메모리셀 또는 소정의 메모리셀군)의 데이터를 일괄하여 전기적으로 소거하는 기능을 가지고 있다. 또한 플래시 메모리는, 1트랜지스터 적층 게이트 구조이기 때문에 셀의 소형화가 진척되어, 고집적화에의 기대도 크다.
1트랜지스터 적층 게이트 구조는, 1개의 불휘발성 메모리셀(이하, 단순히 메모리셀이라 한다)이 기본적으로 1개의 2층게이트 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성되어 있다. 그 2층게이트 MISFET는 반도체기판 상에 터널산화막을 통해서 부유 게이트를 설치하고, 또한 그 위에 층간막을 통해서 제어 게이트를 적층함으로써 형성되어 있다.
플래시 메모리에서의 데이터의 기억은 상기 부유 게이트에 전자를 주입하거나, 부유 게이트에서 전자를 빼내거나 함으로써 행해지고 있다. 예컨대, 병렬접속 형 불휘발성 메모리에서 대표적인 NOR형 플래시 메모리에서는, 다음과 같이 행해진다.
데이터의 기록은 소스와 기판을 접지하여, 제어 게이트와 드레인에 상대적으로 높은 전압을 인가한다. 이것에 의해, 소스에서 드레인에 향하여 기판표면 근방의 채널영역을 전자가 고속으로 흘러, 채널영역이 핀치오프하는 드레인 근방에서 충분히 높은 에너지를 얻는 전자가 핫일렉트론이 된다. 이 핫일렉트론은 부유 게이트 하부의 게이트 절연막의 전위장벽(포텐셜배리어)을 점프할 수 있게 되며, 제어 게이트에 의해 만들어진 전계에 의해, 에너지의 벽을 넘어 부유 게이트에 이끌려 주입된다. 이 주입은 일반적으로 핫일렉트론 주입 또는 채널주입이라 불려진다. 본 명세서에서는, 이하, HE주입이라 부른다. 이렇게 함으로써 부유 게이트가 마이너스로 대전하여, 제어 게이트에서 본 문턱치전압이 소정의 값보다도 높게 된다. 이 문턱치전압이 소정의 값보다도 높은 상태가 데이터가 기록된 상태, 예컨대 논리 "0" 이라 불린다.
또, 데이터의 소거는, 부유 게이트 하부의 얇은 게이트 절연막의 FN 터널링(Fowler-Nordheim tunneling)에 의해 행한다. 예컨대 소스, 드레인을 개방한 상태에서 제어 게이트에 상대적으로 높은 전압을 인가하면, 부유 게이트 중의 전자가 부유 게이트 하부의 반도체기판에 인출되어(터널방출), 부유 게이트의 전위는 중성으로 되돌아가고, 제어 게이트에서 본 문턱치전압은 소정의 값보다도 낮게 된다. 이 문턱치전압이 소정의 값보다도 낮은 상태가 데이터가 소거된 상태, 예컨대 논리 "1"이라 불린다. 이 FN터널링은, 상기 기판 이외에, 부유 게이트 하부에 위치 하는 소스 또는 드레인의 반도체 영역에 대해 행 할 수도 있다.
또, 데이터의 판독은 제어 게이트에 예컨대 3 ~ 5V 정도의 전압을 인가한다. 이때, 데이터가 기록된 메모리셀에서는 채널영역에 전류가 흐르지 않지만, 데이터가 소거된 메모리셀에서는 채널영역에 전류가 흐르므로, 논리 "0", "1" 을 구별할 수 있어, 메모리셀의 정보를 판독할 수 있다.
실제의 메모리셀 어레이는, 행방향으로 연재하는 복수개의 워드선과 열방향으로 연재하는 복수개의 비트선이 서로 직교하듯이 배치되어, 각 워드선과 각 비트선과의 교점에 메모리셀이 배치되어 있으며, 각 메모리셀의 드레인은 각 비트선에 접속되고, 각 메모리셀의 소스는 각 소스선에 접속되어 있다. 따라서, 메모리셀에 데이터를 기록하는 경우는, 기록의 대상이 되는 워드선(이하, 선택워드선이라 부른다)과 비트선의 양쪽을 상대적으로 높은 전압으로 하고, 메모리셀의 데이터를 소거하는 경우는 비트선과 소스선을 개방한 상태에서 선택워드선을 상대적으로 높은 전압으로 하면 좋다. 이와 같은 병렬접속형의 불휘발성 메모리 반도체장치에 대해서는, 예컨대 미국특허 제4868619호에 서술되어 있다.
그런대, 미세가공기술, 신회로기술 혹은 소형 패키지기술 등의 광범한 기술의 진전에 지탱되어 플래시 메모리의 고집적화가 발전하는 한편, 메모리셀의 미세화에 따른 여러가지의 문제가 발생하고 있다. 그러나, 이것도 메모리셀 구조의 개량이나 동작전압의 변경등이 도모되면서, 메모리셀의 축소가 실현되고 있다.
예컨대, 본 발명자가 검토한 병렬접속형의 하나인 NOR형의 셀 배치를 가지는 플래시 메모리에 있어서는, 주로 단채널 효과에 의한 펀치스루현상, 및 기록시에 있어서, 기록의 대상이 되는 메모리셀(이하, 선택메모리셀이라 부른다)과 비트선을 공통으로 하여 병렬로 접속된 기록의 대상이 되지 않는 메모리셀(이하, 비선택 메모리셀이라 부른다)의 리크전류의 증가가 플래시 메모리의 신뢰도를 저하시킨다는 문제점이 명백하게 되었다.
그러나, 단채널 효과에 대해서는, 드레인을 구성하는 n형 반도체영역을 p형 도전성을 나타내는 펀치스루 스토퍼층으로 둘러쌓음으로서 펀치스루를 방지할 수 있다. 즉, 단채널 효과의 주 원인은 메모리셀의 드레인에서 발생하는 공핍층이 소스에 도달하여, 소스, 드레인 사이에 전류가 흐르는데 있다. 그러나, 드레인에서 발생하는 공핍층의 신장을 펀치스루 스토퍼층에 의해 제어함으로써, 게이트 길이가 0.3㎛ 정도이라도 단채널 효과의 발생을 회피하는 것이 가능하게 된다.
또, 비선택 메모리셀에서의 리크전류의 증가에 대해서는, 기록의 대상이 되지 않는 워드선(이하, 비선택 워드선이라 부른다)에 마이너스의 전압을 인가하는 수법이 취해지고 있다. 이것에 의해, 기록시에 드레인에 전압이 인가된 비선택 메모리셀에서 발생하는 리크전류를 억제하는 것이 가능하게 된다. 또한, 기록시에 비선택 워드선에 리크 방지전압을 인가하는 플래시 메모리를 서술하고 있는 특허의 예로서, 예컨대, 일본 특개평5-182473호 공보가 있다.
그런데, 메모리셀의 미세화가 진척되어, 게이트 전극의 소스, 드레인 방향의 폭(이하, 게이트 길이라고 부른다)이 0.3㎛보다도 짧게 된 경우, 펀치스루 스토퍼층을 형성하여 단채널 효과를 억제하는 방법과 비선택 워드선에 마이너스의 전압을 인가하여 비선택 메모리셀의 리크전류를 억제하는 방법을 동시에 적용하는 것이 필요하게 된다고 생각된다.
그러나, 본 발명자가 검토한 바, 상기 2개의 방법을 동시에 적용하면, 기록시에 비선택 메모리셀의 문턱치전압이 변동하는, 이른바 드레인 디스터브 현상이 발생하는 것이 명백하게 되었다.
즉, 드레인에 플러스의 전압(예컨대 6V)이 인가된 비선택 메모리셀에서는, 드레인을 구성하는 n형 반도체 영역의 공핍층이 펀치스루 스토퍼층에 의해 신장하기 어렵고 전계가 급준하게 되는 것에 더해, 드레인 근방의 채널영역 표면에서 비선택 워드선의 마이너스의 전압(예컨대 -2.5V)에 의해 밴드의 꺽임이 급준하게 되며, 드레인 단부에서 전자-정공 쌍이 분리하여 애벌란시(avalanche) 핫캐리어가 발생하기 쉽다. 이것에 의해 핫홀이 부유 게이트에 주입되어, 문턱치전압을 변동시키게 된다.
문턱치전압의 변동을 억제하기 위해서는, 드레인 전계를 완화하는 것이 필요하며, 펀치스루 스토퍼층과 드레인을 구성하는 n형 반도체영역의 사이에 상대적으로 불순물 농도가 낮은 n-형 반도체영역을 형성하는 LDD(Lightly Doped Drain)구조의 적용이 생각되었다. 그러나, 이 LDD구조에서는, 채널 수평방향 전계가 최대가 되는 영역이 부유 게이트의 측벽에 설치되는 절연막의 하부에 위치하므로, 기록시의 HE주입의 효율이 저하한다는 과제가 남는다.
본 발명의 목적은 단채널의 불휘발성 메모리셀을 가지는 불휘발성 메모리 반도체장치에 있어서, 드레인 디스터브 형상을 방지할 수 있는 기술을 제공하는데 있 다.
또, 본 발명의 목적은, 단채널의 불휘발성 메모리셀을 가지는 불휘발성 메모리 반도체장치에 있어서, 기록시의 HE주입의 효율을 향상시켜, 기록동작의 고속도화를 도모할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 이하의 기술 및 첨부도면에서 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 설명하면, 다음과 같다.
(1) 본 발명의 병렬접속형 불휘발성 메모리 반도체장치는, 반도체기판에 행렬모양으로 배치된 복수의 메모리셀을 가지고, 복수의 메모리셀의 각각은, 제1도전형의 반도체기판 주면의 채널영역을 덮어서 순차 형성된 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트와, 부유 게이트의 하부의 채널영역을 사이에 끼도록, 부유 게이트가 대향하는 양측의 반도체기판에 형성된 제2도전형의 소스 및 드레인과, 드레인과 인접하고, 부유 게이트의 드레인측 단부에서 부유 게이트의 하부의 채널영역방향으로 제2도전형의 불순물을 도입시켜 이루어지며, 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역과, 이 제1반도체영역과 인접하고, 부유 게이트의 드레인측 단부에서 부유 게이트의 하부의 채널영역방향으로 제1도전형의 불순물을 도입시켜 이루어지며, 채널영역보다 실질적으로 불순물 농도가 높은 펀치스루 스토퍼층을 구비하고 있으며,
각 열에서 복수의 메모리셀의 소스, 드레인이 서로 병렬접속되고, 각 행에서 그 일부가 복수의 메모리셀의 제어 게이트를 이루는 워드선이 연재하고 있으며, 적어도 하나의 워드선에 전압을 인가하여, 이것을 선택워드선으로 이루어서 선택메모리셀의 부유 게이트에 캐리어를 축적하는 경우, 선택워드선 이외의 비선택 워드선에는 마이너스 전압이 인가되는 것이다.
(2) 본 발명의 반도체장치의 제조방법은, 제1도전형의 반도체기판 주면의 채널영역을 덮어서 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트를 형성하는 공정과, 부유 게이트의 하부의 채널영역을 사이에 끼도록, 부유 게이트가 대향하는 양측의 반도체기판에 제2도전형의 소스, 드레인을 형성하는 공정과, 부유 게이트의 드레인측 단부에서 반도체기판에 제1도전형의 불순물을 도입하여, 드레인과 인접하고, 채널영역보다 실질적으로 불순물 농도가 높은 펀치스루 스토퍼층을 형성하는 공정과, 부유 게이트의 드레인측 단부에서 반도체기판에 제2도전형의 불순물을 도입하여 드레인과 인접하며, 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성하는 공정을 가지는 것이다.
상기한 수단에 의하면, 드레인과 펀치스루 스토퍼층과의 사이, 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성함으로써, 펀치스루 스토퍼층의 접합부의 전계가 완화된다. 따라서, 단채널 효과를 방지하는 기능을 가지는 펀치스루 스토퍼층을 설치하고, 또한 기록시에 비선택 메모리셀의 리크전류를 억제하기 위해서, 그 제어 게이트에 마이너스 전압을 인가해도 드레인 디스터브 현상을 방지할 수 있다.
또한, 부유 게이트의 하부에 펀치스루 스토퍼층과 드레인보다 실질적으로 불 순물 농도가 낮은 제1반도체영역을 설치함으로써, 채널 수평방향 전계가 걸리는 채널영역이 넓게 된다. 이것에 의해, HE주입에 필요한 에너지를 가질때가지 가속되는 전자의 수가 증가하여, 메모리셀의 기록시의 HE주입효율을 향상할 수 있다.
그 이외의 본 발명의 수단에 대해서는, 이하의 도면을 참조한 실시형태의 설명에서 명백하게 된다.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일의 기능을 가지는 부재에는 동일의 부호를 붙이고, 그 반복의 설명은 생략한다.
또, 본 실시형태에 있어서는, MISFET 및 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 전계효과 트랜지스터의 총칭으로 하고, 이를 MOS라 하고, p채널형의 MOSFET를 PMOS라 하며, n채널형의 MOSFET를 NMOS라 한다.
(실시형태 1)
도1에, 본 발명의 실시형태 1인 플래시 메모리의 블럭도의 일예가 나타나 있다. 먼저, 동 도면을 기초로, 본 실시형태 1의 플래시 메모리의 구성의 개요에 대해서 설명한다.
메모리 어레이(MARY)에 대해서, 워드선을 선택하는 행디코더(XD)가 접속됨과 동시에, 비트선을 선택하는 열디코더(YD)가 센스앰프 데이터 래치(SADL)를 통해서 접속된다. 입출력버퍼(IOB)는 행어드레스버퍼(XB)를 통해서 행디코더(XD)에 접속됨과 동시에 열어드레스버퍼(YB)를 통해서 열디코더(YD)에 접속되고, 또한 센스앰프 데이터 래치(DADL) 및 제어회로(CC)에도 접속된다. 제어회로(CC)는 전원제어회로(VCC)를 통해서 행디코더(XD) 및 센스앰프 데이터 래치(SADL)에 접속된다.
제어회로(CC)는 커맨드 디코더, 전원전환회로 및 기록/소거회로로 구성된다. 또, 전원제어회로(VCC)는 기준전압 발생회로, 기록/소거전압 발생회로 및 검증전압 발생회로로 구성된다. 여기서, 기준전원 발생회로는, 기록/소거전압 발생회로 및 검증전압 발생회로 등의 각 소정전압을 발생하기 위해 각 회로에 입력되는 참조전압을 생성하는 회로이다. 또한, 이하의 설명에서는 메모리 어레이(MARY) 이외의 제어회로(CC)와 같은 다른 회로를 주변회로라 부른다.
메모리 어레이(MARY)는 반도체기판의 주면의 대부분을 점유하여 배치되어 있으며, 도면의 수평방향에 평행하게 배치되는 소정수의 워드선과, 이것에 대해 수직방향으로 평행하게 배치되는 소정수의 비트선과, 이들의 워드선 및 비트선의 실질적인 교점에 격자배열되는 다수의 2층 게이트 구조형 메모리셀을 가지고 있다. 이 메모리셀은 동일 열에 배치되는 L0 ~ Lm의 m + 1개(예컨대 64개)를 단위로 하여 셀유닛으로 그룹 분할되고, 또한 그 셀유닛은 C0 ~ Cn의 n +1개(예컨대 2048개)를 단위로 하여 메모리셀 블럭을 구성한다.
또한, 이 실시형태 1의 플래시 메모리는, 이른바 계층비트선방식을 채용하며, 메모리 어레이(MARY)의 비트선은 각 셀유닛을 구성하는 m + 1개의 메모리셀의 드레인이 공통결합되어 이루어지는 서브 비트선과, 복수개의 서브 비트선이 접속되는 메인 비트선으로 이루어진다. 메모리 어레이(MARY)의 각 셀유닛을 구성하는 m + 1개의 메모리셀의 소스는 대응하는 로컬 소스선에 각각 공유결합되며, 이들의 로컬 소스선은 공통 소스선에 결합된다. 또, 메모리 블럭의 동일 행에 배치되는 n + 1개의 메모리셀의 제어 게이트는 대응하는 워드선에 각각 공통결합된다.
다음에, 도1의 플래시 메모리에 포함되는 메모리 어레이(MARY)의 부분적인 등가회로의 모식도를 도2에 나타낸다. 동 도면을 기초로, NOR형 플래시 메모리의 메모리 어레이(MARY)의 구체적 구성 및 동작방법에 대해서 설명한다. 또한, 도2에서는 4비트분의 메모리셀을 2개의 워드선 및 2개의 비트선을 이용하여 어레이 구성으로 한 것을 나타냈지만, 메모리셀의 개수, 및 워드선 및 비트선의 개수는 이것에 한정되는 것은 아니다.
도2에 나타내는 바와 같이, 메모리 어레이(MARY)는 메모리셀(C11 및 C12)의 각 제어 게이트가 워드선(W0)에 접속되고, 메모리셀(C21 및 C22)의 각 제어 게이트가 워드선(W1)에 접속되며, 메모리셀(C11 및 C21)의 각 드레인이 서브 비트선(SB
0)에 접속되고, 메모리셀(C21 및 C22)의 각 드레인이 서브 비트선(SB1)에 접속되어 있다. 또한 메모리셀(C11, C12, C21 및 C22)의 각 소스가 로컬 소스선(SS)에 접속되어 있다.
다음에, NMOS 구조의 메모리셀(C11)에서의 데이터의 기록, 소거 및 판독동작에 대해서 설명한다. 먼저, 데이터의 기록시에는, 선택워드선(W0)에 상대적으로 높은 플러스 전압, 예컨대 10V를 인가함과 동시에 서브 비트선(SB0)에 상대적으로 높 은 플러스 전압, 예컨대 6V를 인가한다. 또한, 서브 비트선(SB1), 로컬 소스선(SS) 및 기판(웰이 있는 구조의 경우는, 웰)은 0V로 한다. 이것에 의해, 선택메모리셀(C11)에서는 상술한 바와 같은 원리에 의해 HE주입에 의해 부유 게이트가 마이너스로 대전하고, 제어 게이트에서 본 문턱치전압이 소정의 값, 예컨대 4 ~ 5V로 되며, 데이터가 기록된 상태, 예컨대 논리 "0" 이 된다. 또한, 비선택 메모리셀(C21)의 드레인에도 플러스 전압이 인가되지만, 비선택 워드선(W1)에 마이너스 전압, 예컨대 -2.5V를 인가함으로써, 비선택 메모리셀(C21)에서의 리크전류가 억제된다.
또, 데이터의 소거시에는, 서브 비트선(SB0, SB1) 및 로컬 소스선(SS)을 개방한 상태에서, 워드선(W0, W1)에 상대적으로 높은 플러스 전압, 예컨대 10V를 인가하고, 기판에 상대적으로 높은 마이너스 전압, 예컨대 -11V를 인가한다. 이것에 의해, 부유 게이트 중의 전자가 기판에 인출되는 터널방출에 의해 부유 게이트의 전위는 중성으로 되돌아가므로, 제어 게이트에서 본 문턱치전압이 소정의 값, 예컨대 0 ~ 1,5V로 되며, 데이터가 소거된 상태, 예컨대 논리 "1" 이 된다. 여기서의 데이터의 소거는 워드선(W0, W1)에 접속된 전 메모리셀에 대해서 일괄 또는 동시에 행했지만, 각 워드선 단위로 데이터를 소거해도 좋다.
또, 데이터의 판독시에는, 선택워드선(W0)에 플러스 전압, 예컨대 3.8V의 전 압을 인가하고, 서브 비트선(SB0)에 플러스 전압, 예컨대 1.0V를 인가한다. 또한, 비선택워드선(W1) 및 로컬 소스선(SS) 및 기판에는 0V를 인가하여, 서브 비트선(SB1)은 개방상태로 한다. 이때, 데이터가 소거된 상태의 경우, 문턱치전압이 낮고 채널영역에 전류가 흘러 서브 비트선(SB0)의 전위가 저하하지만, 데이터가 기록된 상태의 경우, 문턱치 전압이 높고 채널영역에 전류가 흐르지 않으므로 서브 비트선(SB0)의 전압이 1.0V로 유지되므로, 서브 비트선 전압을 서브 비트선마다 검출함으로써 메모리셀의 정보를 판독할 수 있다.
다음에, 본 실시형태 1의 NOR형 플래시 메모리의 메모리셀(MC)의 소자배치 및 소자구조를 도3 ~ 도 8에 의해 설명한다. 도3은 상기 메모리 어레이(MARY)의 요부평면도, 도4는 도3과 같은 평면영역으로서 도3보다도 상층의 레이아웃층을 더 부가한 요부평면도, 도5는 도3의 A-A선(워드선 상을 그 연재방향에 따라 절단한 선)의 단면도, 도6은 도3의 B-B선(메모리셀의 채널영역을 워드선에 대해 교차하는 방향에 따라 절단한 선)의 단면도이다. 또한, 여기서는, 도5 및 도6의 단면도를 중심으로 설명하지만, 평면적인 구성의 설명 개소에 대해서는 도3 및 도4를 상시 참조한다. 또한, 도7은 비선택 메모리셀의 드레인 디스터브 특성의 일예를 나타내는 그래프도, 도8은 메모리셀에 데이터를 기록한 후의 문턱치전압과, 데이터 판독시의 전류를 나타내는 그래프도이다.
반도체기판(1)은, 예컨대 p형의 실리콘 단결정으로 이루어지며, 이 반도체기 판(1)에는, 예컨대 붕소(B)가 도입되어 이루어지는 1×1017㎝-3 정도의 p웰(PWm)이 형성되어 있다. 이 p웰(PWm)은 그 하층에 형성된 매립 n웰(NWm)에 취입되어 있으며, 반도체기판(1)에서 전기적으로 분리되어 있다. 그 매립 n웰(NWm)은, 예컨대 인(P) 또는 비소(As)가 반도체기판(1)에 도입되어 형성되어 이루어지며, 반도체기판(1) 상의 다른 소자에서의 노이즈가 반도체기판(1)을 통해 p웰(PWm)(즉, 메모리셀(MC))에 칩입하는 것을 억제 또는 방지하거나, p웰(PWm)의 전위를 반도체기판(1)과는 독립하여 소정의 값으로 설정하거나 하는 기능을 구비하고 있다.
또, 반도체기판(1)의 주면에는, 예컨대 홈형의 분리부(트렌치 아이솔레이션)(STI)가 형성되어 있다. 이 분리부(STI)는 복수의 메모리셀(MC) 사이를 전기적으로 분리하도록, 그 메모리셀(MC)이 인접하는 각 열 사이마다 파여진 홈 내에 절연막이 매립되어 형성되어 있다. 분리부(STI)의 절연막은 예컨대 산화실리콘 등으로 이루어지며, 그 상면은 반도체기판(1)의 주면과 거의 일치하도록 평탄하게 되어 있다.
각 메모리셀(MC)은 채널영역을 사이두고 반도체기판(1)에 형성된 한쌍의 n형 반도체영역(2S, 2D)과, 반도체기판(1)의 주면(활성영역) 상에 형성된 게이트 절연막(3a)과, 그 위에 형성된 부유 게이트용의 도체막(4)(도3에서는 그물친 모양의 헤칭으로 나타낸다)과, 그 위에 형성된 층간막(5)과, 그 위에 형성된 제어 게이트용의 도체막(6)을 가지고 있다.
메모리셀(MC)의 n형 반도체영역(2D)은 인접하는 한쌍의 드레인을 형성하는 영역으로서, 분리부(STI) 및 도체막(4)에 의해 둘러쌓인 영역의 반도체기판(1)의 주 표면에서 소정의 깊이에 걸쳐 형성되어 있으며, 서브 비트선(SB)의 일부에 전기적으로 접속되어 있다. 또, n형 반도체영역(2D)은 n+형 반도체영역(2D1)과, 이 n+형 반도체영역(2D1)보다 실질적으로 불순물 농도가 높은 n++형 반도체영역(2D2)에 의해 구성되어 있다. n+형 반도체영역(2D1)은 부유 게이트용의 도체막(4)의 하부까지 연재한다.
메모리셀(MC)의 n형 반도체영역(2S)은 소스를 형성하는 영역으로서, n형 반도체영역(2D)을 사이에 두는 도체막(4)의 외측 영역의 반도체기판(1)의 주 표면에서 소정의 깊이에 걸쳐 형성되어 있으며, 각 워드선(6)(W)의 소스측에 따라 연재하는 공통 n형 반도체영역의 일부로 구성된다. 이 공통 반도체영역은 로컬 소스선(SS)을 구성하고 있다. 또, n형 반도체영역(2S)은 n+형 반도체영역(2S1)과, 이 n+형 반도체영역(2S1)보다 실질적으로 불순물 농도가 높은 n++형 반도체영역(2S2)에 의해 구성되어 있다. 또한, 서브 비트선(SB)은 금속막 등으로 형성된 메인 비트선과 전기적으로 접속되며, 공통 반도체영역으로 이루어지는 로컬 소스선(SS)은 금속막 등으로 형성된 공통 소스선과 전기적으로 접속되어 있다. n+형 반도체영역(2S1)은 부유 게이트용의 도체막(4)의 하부까지 연재한다.
또한, n형 반도체영역(2S, 2D)은 채널영역보다 실질적으로 불순물 농도가 높고, p형 불순물로 구성되는 펀치스루 스토퍼층(7)으로 둘러쌓여 있다. 이와 같이, 펀치스루 스토퍼층(7)을 소스, 드레인의 양측에 형성함으로써, 게이트 길이가 0.3㎛ 이하의 메모리셀(MC)의 단채널 효과를 방지할 수 있다(제1의 효과). 예컨대, 소스, 드레인 양측에 5×1012㎝-2 정도의 붕소를 이온주입하여 펀치스루 스토퍼층(7)을 형성한 경우, 펀치스루가 발생하지 않는 최소 게이트 길이 치수는 0.22㎛ 정도가 된다.
또, 소스, 드레인 양측에 펀치스루 스토퍼층(7)을 형성하면 데이터 판독시의 전류의 편차가 저감한다는 효과도 있다(제2의 효과). 예컨대 소스, 드레인 양측에 5×1012㎝-2 정도의 붕소를 이온주입하여 펀치스루 스토퍼층(7)을 형성한 후, 데이터 판독시의 전류 편차는 펀치스루 스토퍼층(7)을 형성하지 않는 경우의 약 1/2 이하가 되며, 2.2㎂/σ 정도가 된다.
또한, 드레인을 형성하는 n형 반도체영역(2D)과 펀치스루 스토퍼층(7)과의 사이에는, 상기 n+형 반도체영역(2D1)보다 실질적으로 불순물 농도가 낮은 n-형 반도체영역(8)이 설치되어 있으며, 이 n-형 반도체영역(8)에 의해 펀치스루 스토퍼층(7)의 접합부의 전계가 완화된다. 따라서, 단채널 효과를 방지하는 기능을 가지는 펀치스루 스토퍼층(7)을 설치하며, 또한 기록시에 비선택 메모리셀의 리크전류를 억제하기 위해, 그 제어 게이트에 마이너스 전압을 인가해도 드레인 디스터브 현상을 방지할 수 있다(제3의 효과). 즉, 드레인 단부에서의 전계완화에 의해 애벌란시 브레이크다운에 의한 전자-정공 쌍 분리가 감소하므로, 기록시에 비선택 메모리셀의 제어 게이트에 마이너스 전압이 인가되도, 부유 게이트에 주입되는 핫 홀이 감소하여 문턱치전압의 변동이 억제된다. 즉, 펀치스루 스토퍼층(7) 및 n-형 반도체영역(8)은 부유 게이트용의 도체막(4)의 하부까지 연재한다.
도7은 본 실시형태 1의 비선택 메모리셀의 드레인 디스터브 특성의 일예를 나타내는 그래프 도면이다. 종축은 기록 동작후에 비선택 메모리셀의 문턱치전압이 5V에서 4V로 내려갈때까지의 정보유지시간이며, 횡축은 드레인 전압의 역수이다. 비교예로서, n-형 반도체영역(8)이 형성되어 있지 않은 펀치스루 스토퍼층(7)으로 둘러쌓인 드레인을 구비한 비선택 메모리셀의 드레인 디스터브 특성을 나타낸다. 또, 도면 중, 필요로 되는 정보유지시간의 일예를 그물친 형태의 형역으로 나타내고 있으며, 여기서는, 드레인 전압이 6V 이며, 2×10-2초 이상의 정보유지시간이 필요한 것으로 했다. 드레인 전압이 6V에서, 비교예의 비선택 메모리셀에서는 10-2초 정도의 정보유지시간밖에 얻을 수 없지만, 본 실시형태 1의 비선택 메모리셀의 정보유지시간은 5×100초 정도이며, 필요로 하는 정보유지시간보다도 한자리수 이상 긴 정보유지시간이 얻어지고 있다.
또한, 부유 게이트 하부에 펀치스루 스토퍼층(7)과 n-형 반도체영역(8)을 설치함으로써, 메모리셀(MC)에의 기록효율(HE주입효율)을 향상할 수 있다(제4의 효율). 즉, n-형 반도체영역(8)을 설치함으로써 채널 수평방향 전계의 피크치는 감소하지만, 채널 수평방향 전계가 걸리는 채널영역이 넓게 되므로, HE주입에 필요한 에너지를 가질때까지 가속되는 전자의 수가 증가하여, HE주입효율이 향상한다.
또한, p웰(PWm)의 표면에서의 드레인 단부에는, 펀치스루 스토퍼층(7)을 n- 형 반도체영역(8)이 제거되므로, 드레인 단부에서의 캐리어 이동도의 저하를 방지할 수 있고, 데이터 판독시의 전류를 증가할 수 있다(제5의 효율). 데이터 판독시의 전류의 증가는 데이터 판독시의 비트선 전위의 저하를 빠르게 할 수 있으므로, 데이터 판정까지의 시간을 단축하는 것이 가능하다.
도8에, 본 실시형태 1의 메모리셀에 데이터를 기록한 후의 문턱치전압과, 데이터 판독시의 전류를 나타낸다. 비교예로서, n-형 반도체영역(8)이 형성되어 있지 않은 펀치스루 스토퍼층(7)으로 둘러쌓인 드레인을 구비한 메모리셀의 특성을 나타낸다. 본 실시형태 1의 메모리셀의 기록 후의 문턱치전압은 약 5.8V이며, 비교예의 메모리셀의 문턱치전압보다도 1.5V 정도 증가한다. 또 본 실시형태 1의 메모리셀의 판독 전류는 약 34㎂이며, 비교예의 메모리셀의 판독 전류보다도 15㎂ 정도 증가한다.
메모리셀(MC)을 구성하는 게이트 절연막(3a)은, 예컨대 두께 9 ~ 11㎚ 정도의 산화실리콘 등으로 이루지며, 정보의 형성에 기여하는 전자를 반도체기판(1)에서 부유 게이트용의 도체막(4)에 주입하거나, 그 도체막(4)에 유지된 전자를 반도체기판(1)에 방출시키거나 할때의 전자의 통과영역(터널절연막)으로 되어 있다. 또한, 메모리셀(MC)의 게이트 길이는 예컨대 0.3㎛ 정도, 게이트 폭은 예컨대 0.3㎛ 정도로 하고 있다.
부유 게이트용의 도체막(4)은, 예컨대 n형 불순물이 도입된 저저항의 다결정 실리콘으로 이루어지며, 그 두께는, 예컨대 100㎚ 정도이다. 또한, 부유 게이트용의 도체막(4)의 표면은 층간막(5)에 의해 덮여져 있으며, 이것에 의해, 부유 게이 트용의 도체막(4)은 제어 게이트용의 도체막(6)과 절연되어 있다. 상기 층간막(5)은, 예컨대 산화실리콘막 상에 질화실리콘막을 통해서 산화실리콘막을 중첩하여 이루어지며, 그 두께는, 예컨대 20㎚ 정도이다.
제어 게이트용의 도체막(6)은 정보의 판독, 기록 및 소거를 행하기 위한 전극이며, 워드선(W)의 일부로 구성되어 있다. 워드선(W)은 상기 게이트 폭방향으로 연재하는 띠모양의 패턴으로 형성되며, 상기 게이트 폭방향에 따라 평행하게 복수개 줄지어 배치되어 있다. 이 제어 게이트용의 도체막(6)은 예컨대 두께 200㎚ 정도의 저저항인 다결정 실리콘으로 이루어진다. 그 도체막(6)의 상부에는, 예컨대 두께 30㎚ 정도의 코발트 실리사이드(CoSix)막(9a)이 셀프 얼라인 기술로 형성되어 있다. 이 코발트 실리사이드막(9a)을 설치함으로써 워드선(W)의 전기저항을 낮출수 있으므로, 플래시 메모리의 동작속도를 향상시키는 것이 가능하게 되어 있다. 단, 도체막(6)의 구조는 이것에 한정되는 것이 아니고 여러가지 변경 가능하며, 예컨대 저저항 다결정 실리콘 상에 질화텅스텐 등과 같은 배리어 도체막을 통해서 텅스텐 등과 같은 금속막을 적층하여 이루어지는 구조로 해도 좋다. 이 경우, 워드선(W)의 전기저항을 큰 폭으로 낮출 수 있으므로, 플래시 메모리의 동작속도를 더욱 향상시키는 것이 가능하게 된다.
또한, 이와 같은 부유 게이트용의 도체막(4), 제어 게이트용의 도체막(6)의 측면에는, 예컨대 산화실리콘으로 이루어지는 절연막(10a)이 피복되어 있다. 이와 같은 절연막(10a) 상 및 코발트 실리사이드막(9a) 상에는, 예컨대 산화실리콘으로 이루어지는 절연막(10b)이 퇴적되어 있다.
이 절연막(10b) 상에는, 예컨대 텅스텐 등으로 이루어지는 제1층 배선(L1)이 형성되어 있다. 소정의 제1층 배선(L1)은 절연막(10b)에 천공된 콘택트 홀(CONT)을 통해 메모리셀(MC)의 n형 반도체영역(2D)과 전기적으로 접속되어 있다. n형 반도체영역(2D)의 표면에는 상기 코발트 실리사이드막(9a)과 동일공정으로 형성된 코발트 실리사이드막(9b)이 형성되어 있으며, 이것에 의해 제1층 배선(L1)과의 접촉저항을 저감할 수 있다.
또한, 제1층 배선(L1) 상에는, 예컨대 산화실리콘으로 이루어지는 절연막(10c)이 퇴적되어 있으며, 이것에 의해 제1층 배선(L1)의 표면이 피복되어 있다. 그 절연막(10c) 상에는, 제2층 배선(L2)이 형성되어 있다. 제2층 배선(L2)은, 예컨대 질화티탄, 알루미늄 및 질화티탄을 하층에서 순서대로 적층하여 이루어지며, 절연막(10c)에 천공된 스루홀을 통해 제1층 배선(L1)과 전기적으로 접속되어 있다. 이 제2층 배선(L2)의 표면은, 예컨대 산화실리콘으로 이루어지는 절연막(10d)에 의해 피복되어 있다. 그 절연막(10d) 상에는 제3층 배선(L3)이 형성되어 있다. 또한, 제3층 배선(L3)보다도 상층의 배선 및 최상층 배선의 상층에 패시베이션막이 형성되지만, 그 도시는 생략한다.
다음에, 본 실시형태 1에서의 플래시 메모리의 제조방법의 일예를 도9 ~ 도25를 이용하여 공정순으로 설명한다. 이들 도면에는 상기 도4의 B-B선 단면에 상당하는 메모리 어레이(MARY), 및 제어회로(CC), 디코더(XD) 등의 주변회로영역을 포함하는 요부단면도를 나타내고 있으며, 주변회로영역에 예시한 NMOS 및 PMOS는 구동전압이, 예컨대 1.8 ~ 3.3V 정도의 상대적으로 저전압계의 MOS이다.
먼저, 도9에 나타내는 바와 같이, 반도체기판(이 단계에서는 반도체 웨이퍼라 부르는 평면 거의 원형모양의 반도체의 박판)(1)의 주면에, 예컨대 홈형의 분리부(STI) 및 이것에 둘러싸이듯이 배치된 활성영역 등을 형성한다. 즉, 반도체기판(1)의 소정 개소에 분리홈을 형성한 후, 반도체기판(1)의 주면상에, 예컨대 산화실리콘으로 이루어지는 절연막을 퇴적하고, 또한 그 절연막이 분리홈 내에만 남도록 절연막을 CMP(Chemical Mechanical Polishing)법 등에 의해 연마함으로써, 분리부(STI)를 형성한다.
계속해서, 반도체기판(1)의 소정부분에 소정의 불순물을 소정의 에너지로 선택적으로 이온주입법 등에 의해 도입함으로써, 매립 n웰(NWm), p웰(PWm) p웰(PWp) 및 n웰(NWp)을 형성한다.
이어서, 도10의 (a)에 나타내는 바와 같이, 반도체기판(1)의 주면상에, 예컨대 두께가 9 ~ 11㎚ 정도의 상대적으로 얇은 게이트 절연막(3a)을 열산화법 등에 의해 형성한 후, 반도체기판(1)의 주면상에, 예컨대 두께 100㎚ 정도의 n형 도전성을 나타내는 저저항인 다결정 실리콘으로 이루어지는 도체막(4)을 CVD(Chemical Vapor Deposition)법 등에 의해 퇴적한다. 계속해서, 도10의 (b)에 나타내는 바와 같이, 워드선의 연재방향에서 부유 게이트를 패터닝하기 위해, 메모리 어레이 분리부(STI) 상의 도체막(4)이 노출되는 포토레지스트 패턴(PR1)을 형성한 후, 그것을 에칭 마스크로 하여 그곳에서 노출하는 도체막(4)을 제거한다. 이어서, 반도체기판(1)의 주면상에, 층간막(5)을 형성한다. 이 층간막(5)은, 예컨대 산화실리콘막, 질화실리콘막 및 산화실리콘막을 하층에서 순서대로 CVD법 등에 의해 퇴적 함으로써 얻어지는 적층막이며, 그 두께는, 예컨대 20㎚ 정도이다.
다음에, 도11에 나타내는 바와 같이, 메모리 어레이가 덮이고, 그 이외의 주변회로영역이 노출되는 포토레지스트 패턴을 형성한 후, 그것을 에칭 마스크로 하여 그곳에서 노출하는 층간막(5) 및 게이트 절연막(3a)을 에칭 제거한다. 이어서, 그 포토레지스트 패턴을 제거한 후, 반도체기판(1)에 대해 열산화처리를 시행하고, 주변회로영역에, 예컨대 4 ~ 8㎚ 정도의 게이트 절연막(3b)을 형성한다.
다음에, 반도체기판(1) 상에, 예컨대 두께 200㎚ 정도의 아모르퍼스 실리콘막(도시하지 않는다)을 CVD법으로 퇴적한 후, 메모리 어레이 및 주변회로의 NMOS 형성영역을 아모르퍼스 실리콘막에 n형 불순물, 예컨대 인을 이온주입하고, 주변회로의 PMOS 형성영역의 아모르퍼스 실리콘막에 p형 불순물, 예컨대 붕소를 이온주입한다.
이후, 도12에 나타내는 바와 같이, 반도체기판(1)에 950℃, 60초 정도의 열처리를 시행하여, 아모르퍼스 실리콘막에 도입한 상기 n형 불순물 및 상기 p형 불순물을 활성화시키고, 또한 메모리 어레이 및 주변회로의 NMOS 형성영역의 아모르퍼스 실리콘막을 n형 다결정 실리콘으로 이루어지는 도체막(6n)에, 주변회로의 PMOS 형성영역의 아모르퍼스 실리콘막을 p형 다결정 실리콘으로 이루어지는 도체막(6p)으로 변한다. 또한, 도체막(6n, 6p)의 상에 절연막(11)을 형성한다.
다음에, 도 13에 나타내는 바와 같이, 절연막(11) 상에 포토레지스트 패턴(PR2)을 형성하고, 그 포토레지스트 패턴(PR2)을 에칭 마스크로 하여, 그곳에서 노출하는 메모리 어레이의 절연막(11) 및 도체막(6n, 6p)을 드라이 에칭법 등에 의해 순차 제거한다. 이것에 의해, 메모리 어레이에서 메모리셀(MC)의 도체막(6n)으로 이루어지는 제어 게이트(워드선(W)), 및 주변회로영역에서 도체막(6n)으로 이루어지는 NMOS의 게이트 및 도체막(6p)으로 이루어지는 PMOS의 게이트를 형성한다.
다음에, 도 14에 나타내는 바와 같이, 주변회로영역을 포토레지스트 패턴(PR3)으로 덮고, 층간막(5) 및 도체막(4)을 워드선의 폭방향에서 패터닝한다. 이것에 의해, 메모리 어레이의 메모리셀(MC)의 2층 게이트전극을 완성시킨다. 다음에, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트)를 마스크로 하여 메모리 어레이의 p웰(PWm)에 n형 불순물, 예컨대 비소를 이온주입 등에 의해 도입함으로써, 메모리셀(MC)의 소스, 드레인의 일부를 구성하는 n+형 반도체영역(2S1, 2D1)을 형성한다. 상기 비소는, 예컨대 주입에너지 30keV, 도즈량 1×1015㎝-2 로 주입된다.
계속해서, 메모리 어레이의 p웰(PWm)에 p형 불순물, 예컨대 붕소를 이온주입 등에 의해 도입함으로써, 상기 n+형 반도체영역(2S1, 2D1)을 둘러쌓고, 부유 게이트의 하부까지 확산하여 채널영역보다 실질적으로 불순물 농도가 높은 펀치스루 스토퍼층(7)(제2반도체영역, 제3반도체영역)을 형성한다. 상기 붕소는, 예컨대 주입에너지 40keV, 도즈량 2×1013㎝-3 으로 반도체기판(1)의 법선방향에 대해 각도를 이루어 주입된다. 이 이온주입공정에 있어서, 주변회로는 이온주입하지 않도록 포토레지스트 마스크로 덮어둔다.
다음에, 도15에 나타내는 바와 같이, 메모리셀(MC)의 드레인측만이 개공한 포토레지스트 패턴(PR4)을 형성하고, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트)를 마스크로 하여 메모리 어레이의 p웰(PWm)에 n형 불순물의 인을 이온주입법 등에 의해 도입함으로써, 드레인측에 부유 게이트의 하부까지 확산하여 n+형 반도체영역(2D1)보다도 실질적으로 불순물 농도가 낮은 n-형 반도체영역(제1반도체영역)(8)을 형성한다. 상기 인은, 예컨대 주입에너지 60 keV, 도즈량 2×1014㎝-2 로 주입된다.
다음에, 포토레지스트 패턴(PR4)을 제거한 후, 도16에 나타내는 바와 같이, 메모리 어레이 및 주변회로의 PMOS 형성영역을 포토레지스트 패턴(PR5)으로 덮고, 주변회로용의 NMOS의 게이트를 마스크로 하여, 주변회로영역의 p웰(PWm)에 n형 불순물, 예컨대 인을 이온주입법 등에 의해 도입함으로써, NMOS의 소스, 드레인의 일부를 구성하는 한쌍의 확장반도체영역(12a)을 형성한다. 상기 인은, 예컨대 주입에너지 70 keV, 도즈량 2×1013㎝-2 로 주입된다.
마찬가지로 하여, 포토마스크 패턴(PR5)을 제거한 후, 도17에 나타내는 바와 같이, 메모리 어레이 및 주변회로의 NMOS 형성영역을 포토레지스트 패턴(PR6)으로 덮고, 주변회로용의 PMOS의 게이트를 마스크로 하여, 주변회로영역의 n웰(NWp)에 n형 불순물, 예컨대 플루오르화붕소(BF2)를 이온주입법 등에 의해 도입함으로써, PMOS의 소스, 드레인의 일부를 구성하는 한쌍의 확장반도체영역(13a)을 형성한다. 상기 플루오르화붕소는, 예컨대 주입에너지 70 keV, 도즈량 2×1013㎝-2 로 주입된 다.
다음에, 포토레지스트 패턴(PR6)을 제거한 후, 도18에 나타내는 바와 같이, 반도체기판(1)의 주면상에, 예컨대 산화실리콘으로 이루어지는 절연막을 CVD법 등에 의해 퇴적한 후, 이것을 이방성의 드라이 에칭법 등에 의해 에치백함으로써, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트) 및 주변회로용의 NMOS 및 PMOS의 게이트의 측면에 절연막(10a)을 형성한다.
이후, 도19에 나타내는 바와 같이, 주변회로의 PMOS 형성영역을 포토레지스트 패턴(PR7)으로 덮고, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트) 및 절연막(10a)과, 주변회로용의 NMOS의 게이트 및 절연막(10a)을 마스크로 하여 메모리 어레이의 p웰(PWm) 및 주변회로영역의 p웰(PWp)에 n형 불순물, 예컨대 비소를 이온주입법 등에 의해 도입함으로써, 메모리셀(MC)의 소스, 드레인의 다른 일부를 구성하는 한쌍의 n++형 반도체영역(2S2, 2D2) 및 NMOS의 소스, 드레인의 다른 일부를 구성하는 한쌍의 확산반도체영역(12b)을 형성한다. 상기 비소는, 예컨대 주입에너지 60 keV, 도즈량 2×1015㎝-2 로 주입된다.
마찬가지로 하여, 포토레지스트 패턴(RP7)을 제거한 후, 도20에 나타내는 바와 같이, 메모리 어레이 및 주변회로의 NMOS 형성영역을 포토레지스트 패턴(PR8)으로 덮고, 주변회로용의 PMOS의 게이트를 마스크로 하여, 주변회로영역의 n웰(NWp)에 p형 불순물, 예컨대 플루오르화붕소를 이온주입법 등에 의해 도입함으로써, PMOS의 소스, 드레인의 다른 일부를 구성하는 한쌍의 확산반도체영역(13b)을 형성 한다. 상기 플루오르화붕소는, 예컨대 주입에너지 20keV, 도즈량 2×1015㎝-2 로 주입된다.
다음에, 반도체기판(1)을, 예컨대, 플루오르화산(HF)액으로 세정한 후, 두께 10㎚ 정도의 코발트(Co)막을, 예컨대 스퍼터링법으로 반도체기판(1) 상에 퇴적한다. 이어서, 500 ~ 600℃ 정도의 열처리를 반도체기판(1)에 시행하여, 메모리셀(MC)의 제어 게이트의 표면 및 소스, 드레인의 n++형 반도체영역(2S2, 2D2)의 표면과, 주변회로용의 NMOS의 게이트의 표면 및 소스, 드레인의 확산반도체영역(12b)의 표면과, 주변회로용의 PMOS의 게이트의 표면 및 소스, 드레인의 확산반도체영역(13b)의 표면에, 도21에 나타내는 바와 같이, 선택적으로 두께 30㎚ 정도의 코발트 실리사이드(CoSix)막(9)을 형성한다. 이후, 미반응의 코발트를 제거하고, 이어서 코발트 실리사이드막(9)의 저저항화를 위해 700 ~ 800℃ 정도의 열처리를 반도체기판(1)에 시행한다.
다음에, 도22에 나타내는 바와 같이, 반도체기판(1) 상에, 예컨대 산화실리콘으로 이루어지는 절연막(10b)을 CVD법 등에 의해 퇴적한 후, 그 절연막(10b)에, 메모리셀(MC)의 드레인의 n++형 반도체영역(2D2), 주변회로용의 NMOS의 소스, 드레인의 확산반도체영역(12b) 및 주변회로용의 PMOS의 소스, 드레인의 확산반도체영역(13b)의 상부에 설치된 코발트 실리사이드막(9)의 일부가 노출하는 콘택트 홀(CONT)을 포토리소그래피 기술 및 드라이 에칭기술에 의해 천공한다. 이때, 도시하지 않지만, 주변회로용의 NMOS의 게이트 및 PMOS의 게이트의 상부에 설 치된 코발트 실리사이드막의 일부 등이 노출하는 콘택트 홀이 천공된다.
계속해서, 도23에 나타내는 바와 같이, 반도체기판(1)에, 예컨대 텅스텐(W) 등과 같은 금속막을 퇴적하고, 예컨대 CMP법으로 이 금속막의 표면을 평탄화함으로써, 상기 콘택트 홀(CONT)의 내부에 금속막을 매립 플러그(14)를 형성한다. 그후, 반도체기판(1) 상에, 예컨대 텅스텐 등과 같은 금속막을 스퍼터링법 등에 의해 퇴적한 후, 이것을 포토리소그래피 기술 및 드라이 에칭기술에 의해 패터닝함으로써, 제1층 배선(L1)을 형성한다. 제1층 배선(L1)은, 콘택트 홀(CONT)을 통해 메모리셀의 드레인의 n++형 반도체영역(2D2), 주변회로용의 NMOS의 소스, 드레인의 확산반도체영역(12b) 및 주변회로용의 PMOS의 소스, 드레인의 확산반도체영역(13b)과 전기적으로 접속되어 있다.
다음에, 도24에 나타내는 바와 같이, 반도체기판(1) 상에, 예컨대 산화실리콘으로 이루어지는 절연막(10c)을 CVD법 등에 의해 퇴적한 후, 그 절연막(10c)에 제1층 배선(L1)의 일부가 노출하는 스루홀(TH)을 포토리소그래피 기술 및 드라이 에칭기술에 의해 천공한다. 계속해서, 그 반도체기판(1) 상에, 예컨대 텅스텐 등과 같은 금속막을 스퍼터링법이나 CVD법 등에 의해 퇴적한 후, 이것을 스루홀(TH) 내에만 남도록 CMP법 등에 의해 연마함으로써, 스루홀(TH)내에 플러그(15)를 형성한다. 그후, 반도체기판(1) 상에, 예컨대 질화티탄, 알루미늄 및 질화티탄을 하층부터 순서대로 스퍼터링법 등에 의해 퇴적한 후, 이것을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 패터닝함으로써, 제2층 배선(L2)(메인 비트선을 포함한다) 을 형성한다. 제2층 배선(L2)은 플러그(15)를 통해 제1층 배선(L1)과 전기적으로 접속되어 있다.
그후, 반도체기판 상에, 제2층 배선(L2)보다도 상층의 배선을 형성하고, 또 표면보호막을 형성한 후, 그 일부에 최상층 배선의 일부가 노출하는 개공부를 형성하여 본딩패드를 형성함으로써, 플래시 메모리를 제조한다.
또한, 본 실시형태 1에서는, 플래시 메모리의 제조방법의 일예로서, 주변회로영역에 구동전압이, 예컨대 1.8 ~ 3.3V 정도의 상대적으로 저전압계의 주변회로용의 NMOS 및 PMOS만을 예시했지만, 구동전압이, 예컨대 8V 정도의 상대적으로 고전압계의 주변회로용의 NMOS 및 PMOS 등이 형성되는 플래시 메모리의 제조방법에도 적용 가능하다.
또, 본 실시형태 1에서는, 메모리셀(MC)의 드레인측에 n-형 반도체영역(8)을 형성한 후에, 주변회로용의 NMOS의 소스, 드레인의 일부를 구성하는 확장반도체영역(12a) 및 PMOS의 소스, 드레인의 일부를 구성하는 확장반도체영역(13a)을 형성했지만, 주변회로용의 NMOS의 소스, 드레인의 일부를 구성하는 확장반도체영역(12a) 및 PMOS의 소스, 드레인의 일부를 구성하는 확장반도체영역(13a)을 형성한 후에, 메모리셀(MC)의 드레인측에 n-형 반도체영역(8)을 형성해도 좋고, 같은 효과가 얻어진다.
또, 본 실시형태 1에서는, 메모리셀(MC)의 소스, 드레인의 일부를 구성하는 n+형 반도체영역(2S1, 2D1), 펀치스루 스토퍼층(7) 및 n-형 반도체영역(8)은 메모리 어레이의 p웰(PWm)에 이온주입법 등에 의해 각각의 불순물을 도입함으로써 형성했지만, 이들 불순물의 도입을 주변회로용의 NMOS의 반도체영역 및 PMOS의 반도체영역의 형성에 이용해도 좋다.
또, 본 실시형태 1에서는, 메모리셀(MC)의 펀치스루 스토퍼층(7)을 소스, 드레인을 구성하는 n형 반도체영역(2S, 2D)을 둘러싸듯이 소스, 드레인 양측에 형성했지만, 드레인측에만 형성해도 좋고, 단채널 효과를 억제하여 펀치스루를 방지할 수 있다.
본 실시형태 1의 대표적인 효과를 기재하면, 예컨대 다음과 같다.
(1) 메모리셀(MC)의 소스, 드레인을 둘러쌓아 펀치스루 스토퍼층(7)을 형성함으로써, 게이트 길이가 0.3㎛ 이하의 메모리셀(MC)의 단채널 효과를 방지하는 것이 가능하게 된다(상기 제1의 효과).
(2) 메모리셀(MC)의 소스, 드레인을 둘러쌓아 펀치스루 스토퍼층(7)을 형성함으로써, 데이터 판독시의 전류의 편차를 저감하는 것이 가능하게 된다(상기 제2의 효과).
(3) 메모리셀(MC)의 드레인을 형성하는 n형 반도체영역(2D)과 펀치스루 스토퍼층(7)과의 사이에, n-형 반도체영역(8)을 설치함으로써, 펀치스루 스토퍼층(7)의 접합부의 전계가 완화된다. 이것에 의해, 단채널 효과를 방지하는 기능을 가지는 펀치스루 스토퍼층(7)을 설치하고, 또 기록시에 리크전류를 억제하기 위해 비선택 메모리셀의 제어 게이트에 마이너스 전압을 인가해도, 드레인 디스터브 현상을 방지하는 것이 가능하게 된다(상기 제3의 효과).
(4) 메모리셀(MC)의 부유 게이트의 하부에 펀치스루 스토퍼층(7)과 n-형 반도체영역(8)을 설치함으로써, 메모리셀(MC)에의 기록효율(HE주입효율)을 향상하는 것이 가능하게 된다(상기 제4의 효과).
(5) 메모리셀(MC)의 드레인 단부에서, n-형 반도체영역(8)이 펀치스루 스토퍼층(7)을 제거시킴으로, 드레인 단부에서의 캐리어 이동도의 저하를 방지하며, 데이터 판독시의 전류를 증가하는 것이 가능하게 되어, 데이터 판독시의 데이터 판정까지의 시간을 단축하는 것이 가능하게 된다(상기 제5의 효과).
(실시형태 2)
본 실시형태 2는, 상기 실시형태 1에서 설명한 도6의 구조를 형성하는 경우의 다른 제조방법을 설명하는 것이다.
본 실시형태 2를 설명하는 도25 ~ 도28은, 상기 실시형태 1에서 도9 ~ 도 13에서 설명한 제조공정을 거친 후의 반도체기판(1)의 요부단면도를 나타내고 있다.
먼저, 도25에 나타내는 바와 같이, 메모리 어레이에 있어서, 부유 게이트용의 도체막(4) 상에 층간막(5)을 통해서 제어 게이트용의 도체막(6n)을 적층하는 메모리셀(MC)의 2층 게이트전극 구조를 형성하며, 주변회로영역에 있어서, 도체막(6n)으로 이루어지는 NMOS의 게이트 및 도체막(6p)으로 이루어지는 PMOS의 게이트를 형성한다.
다음에, 도26에 나타내는 바와 같이, 메모리셀(MC)의 드레인측만이 개공한 포토레지스트 패턴(PR9)을 형성하여, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트)를 마스크로 하여 p웰(PWm)에 n형 불순물, 예컨대 비소를 이온주입법 등에 의해 도입함으로써, 메모리셀(MC)의 드레인의 일부를 구성하는 n+형 반도체영역(2D1)을 형성한다. 상기 비소는, 예컨대 주입에너지 30keV, 도즈량 2×1015㎝-2 로 주입된다. 또한, 포토레지스트 패턴(PR9)을 마스크로 하여 p웰(PWm)에 n형 불순물의 인을 이온주입법 등에 의해 도입함으로써, 상기 n+형 반도체영역(2D1)을 둘러쌓아, 부유 게이트의 하부까지 확산한 n-형 반도체영역(8)을 형성한다. 상기 인은, 예컨대 주입에너지 60keV, 도즈량 2×1014㎝-2 로 주입된다. 또한, 포토레지스트 패턴(PR9)을 마스크로 하여 p웰(PWm)에 p형 불순물, 예컨대 붕소를 이온주입법 등에 의해 도입함으로써, 상기 n-형 반도체영역(8)을 둘러쌓아 부유 게이트의 하부까지 확산한 펀치스루 스토퍼층(7D)(제2반도체영역)을 형성한다. 상기 붕소는, 예컨대 주입에너지 40keV, 도즈량 2×1013㎝-3 으로 반도체기판(1)의 법선방향에 대해 각도를 이루어 주입된다.
다음에, 포토레시스트 패턴(PR9)을 제거한 후, 도27에 나타내는 바와 같이, 메모리셀(MC)의 드레인측 및 주변회로의 PMOS 형성영역을 포토레지스트 패턴(PR10)으로 덮고, 메모리셀(MC)의 게이트(제어 게이트 및 부유 게이트)를 마스크로 하여 메모리 어레이의 p웰(PWm)에 n형 불순물, 예컨대 비소를 이온주입법 등에 의해 도입함으로써, 메모리셀(MC)의 소스의 일부를 구성하는 n+형 반도체영역(2S1)을 형성한다. 동시에, 주변회로용의 NMOS의 게이트를 마스크로 하여 주변회로영역의 p웰(PWm)에 상기 n형 불순물을 이온주입법 등에 의해 도입함으로써, NMOS의 소스, 드레인의 일부를 구성하는 한쌍의 확장반도체영역(12a)을 형성한다. 상기 비소는, 예컨대 주입에너지 30keV, 도즈량 3×1014㎝-2 로 주입된다.
또한, 포토레지스트 패턴(PR10)을 마스크로 하여 메모리 어레이의 p웰(PWm)에 p형 불순물, 예컨대 붕소를 이온주입법 등에 의해 도입함으로써, 상기 n+형 반도체영역(2S1)을 둘러쌓아, 부유 게이트의 하부까지 확산한 펀치스루 스토퍼층(7S)(제2반도체영역)을 형성한다. 동시에, 주변회로용의 NMOS의 게이트를 마스크로 하여 주변회로영역의 p웰(PWp)에 상기 p형 불순물을 이온주입법 등에 의해 도입함으로써, NMOS의 소스, 드레인의 일부를 구성하는 한쌍의 확장반도체영역(12a)을 둘러싸는 펀치스루 스토퍼층(7P)을 형성한다. 상기 붕소는, 예컨대 주입에너지 30keV, 도즈량 2×1013㎝-3 으로 반도체기판(1)의 법선방향에 대해 각도를 이루어 주입한다.
다음에, 포토레시스트 패턴(PR10)을 제거한 후, 도28에 나타내는 바와 같이, 메모리 어레이 및 주변회로의 NMOS 형성영역을 포토레지스트 패턴(PR11)으로 덮고, 주변회로용의 PMOS의 게이트를 마스크로 하여 주변회로영역의 n웰(NWp)에 p형 불순물, 예컨대 플루오르화붕소를 이온주입법 등에 의해 도입함으로써, PMOS의 소스, 드레인의 일부를 구성하는 한쌍의 확장반도체영역(13a)을 형성한다. 상기 플루오르화붕소는, 예컨대 주입에너지 70keV, 도즈량 1×1013㎝-2 로 주입된다.
이 이후는, 상기 실시형태 1의 도19 이후의 도면을 이용하여 설명한 것과 같으므로 설명을 생략한다.
또한, 본 실시형태 2에서는, 주변회로용의 NMOS의 소스, 드레인의 일부를 구성하는 확장반도체영역(12a)은 메모리 어레이의 메모리셀(MC)의 소스를 구성하는 n+형 반도체영역(2S1)과 동일공정으로 형성했지만, 이 n+형 반도체영역(2S1)과 다른 공정(포토리소그래피 공정 및 이온주입공정)으로 형성해도 좋고, 혹은 n+형 반도체영역(2S1)과 동일공정으로 n형 불순물을 p웰(PWm)에 이온주입법 등으로 도입한 후, 또 다른 공정으로 n형 불순물을 p웰(PWm)에 이온주입법으로 도입함으로써, 상기 확장반도체영역(12a)을 형성해도 좋다.
이와 같이, 본 실시형태 2에 의하면, 메모리셀(MC)의 소스를 구성하는 n형 반도체여역(2S)과 드레인을 구성하는 n형 반도체영역(2D)을 각각 다른 공정으로 형성함으로써, 소스에 적합한 불순물 농도분포를 가지는 n형 반도체영역(2S)과 드레인에 적합한 불순물 농도분포를 가지는 n형 반도체영역(2D)을 각각 형성하는 것이 가능하게 된다.
이상 본 발명자에 의해 행해진 발명을 발명의 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에서는, 본 발명자에 의해 행해진 발명을 그 배경이 된 이용분야인 플래시 메모리 단체로 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것이 아니고, 예컨대 플래시 메모리와 논리회로를 동일 반도체기판에 설치하고 있는 혼합형의 반도체장치에도 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.
본 발명에 의하면, 메모리셀의 드레인과 펀치스루 스토퍼층과의 사이에, 드레인보다 실질적으로 불순물 농도가 낮은 n-형 반도체영역을 형성함으로써, 펀치스루 스토퍼층의 접합부의 전계가 완화된다. 이것에 의해, 단채널 효과를 방지하는 기능을 가지는 펀치스루 스토퍼층을 설치하고, 또 기록시에 비선택 메모리셀에서의 리크전류를 억제하기 위해, 그 제어 게이트에 마이너스 전압을 안가해도 비선택 메모리셀에서의 드레인 디스터브 현상을 방지하는 것이 가능하게 된다.
또한, 본 발명에 의하면, 메모리셀의 부유 게이트의 하부에 펀치스루 스토퍼층과 상기 n-형 반도체영역이 설치되므로, 채널 수평방향 전계가 걸리는 채널영역이 넓게 되며, HE주입에 필요한 에너지를 가질때까지 가속되는 전자의 수가 증가한다. 이것에 의해, 기록시의 HE주입의 효율의 향상하여, 기록동작의 고속도화를 도모하는 것이 가능하게 된다.
또한, 본 발명에 의하면, 메모리셀의 드레인 단부에 있어서, 상기 n-형 반도체영역이 펀치스루 스토퍼층을 제거시킴으로, 드레인 단부에서의 캐리어 이동도의 저하를 방지하고, 데이터 판독시의 전류를 증가하는 것이 가능하게 된다. 이것에 의해, 데이터 판독시의 데이터 판정까지의 시간을 단축하는 것이 가능하게 된다.
Claims (20)
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지는 반도체장치로서,상기 복수의 불휘발성 메모리셀의 각각은, 제1도전형의 상기 반도체기판 주면의 채널영열을 덮어서 순차 형성된 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트와,상기 부유 게이트의 하부의 채널영역을 사이에 끼도록, 상기 부유 게이트가 대향하는 양측의 상기 반도체기판에 형성된 제2도전형의 소스 및 드레인과,상기 드레인과 인접하고, 상기 부유 게이트의 드레인측 단부에서 상기 부유 게이트의 하부의 상기 채널영역방향으로 제2도전형의 불순물을 도입시켜 이루어지며, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역과,상기 제1반도체영역과 인접하고, 상기 부유 게이트의 드레인측 단부에서 상기 부유 게이트의 하부의 상기 채널영역방향으로 제1도전형의 불순물을 도입시켜 이루어지며, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역을 구비하고, 상기 제어 게이트는 워드선에 전기적으로 접속되어 기록동작에 있어서, 비선택 워드선에 마이너스 전압이 인가되는 것을 특징으로 하는 반도체장치.
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지는 반도체장치로서,상기 복수의 불휘발성 메모리셀의 각각은, 제1도전형의 상기 반도체기판 주면의 채널영역을 덮어서 순차 형성된 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트와,상기 부유 게이트의 하부의 채널영역을 사이에 끼도록, 상기 부유 게이트가 대향하는 양측의 상기 반도체기판에 형성된 제2도전형의 소스 및 드레인과,상기 드레인과 인접하고, 상기 부유 게이트의 드레인측 단부에서 상기 부유 게이트의 하부의 상기 채널영역방향으로 제2도전형의 불순물을 도입시켜 이루어지며, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역과,상기 제1반도체영역과 인접하고, 상기 부유 게이트의 드레인측 단부에서 상기 부유 게이트의 하부의 상기 채널영역방향으로 제1도전형의 불순물을 도입시켜 이루어지며, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역을 구비하고 있으며,각 열에서 상기 복수의 불휘발성 메모리셀의 소스, 드레인이 서로 병렬접속되고, 각 행에서 그 일부가 상기 복수의 불휘발성 메모리셀의 제어 게이트를 이루는 워드선이 연재하며, 적어도 하나의 워드선에 전압을 인가하여 이것을 선택워드선으로 이루어, 상기 선택워드선에 결합되는 불휘발성 메모리셀의 부유 게이트에 캐리어를 축적하는 경우, 상기 선택워드선 이외의 다른 비선택워드선에는 마이너스 전압이 인가되는 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서,상기 제1반도체영역을 구성하는 상기 제2도전형의 불순물은, 인인 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서,상기 불휘발성 메모리셀의 부유 게이트에의 캐리어의 축적은, 상기 드레인단 근방에서 높은 에너지를 얻은 전자의 상기 부유 게이트에의 핫일렉트론 주입에 의해 행해지는 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서,상기 불휘발성 메모리셀의 부유 게이트에서의 캐리어의 방출은 상기 부유 게이트 중의 전자의 상기 반도체기판에의 터널방출에 의해 행해지는 것을 특징.
- 제 2 항에 있어서,상기 소스와 인접하고, 상기 부유 게이트의 소스측 단부에서 상기 부유 게이트의 하부의 상기 채널영역방향으로 제1도전형의 불순물을 도입시켜 이루어지며, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제3반도체영역을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제 2 항에 있어서,상기 소스, 드레인은, 상대적으로 불순물 농도가 낮은 저농도 반도체영역과 상대적으로 불순물 농도가 높은 고농도 반도체영역으로 이루어지며, 채널영역에 면하는 측에서 상기 제1반도체영역, 상기 저농도 반도체영역, 상기 고농도 반도체영역이 순서대로 형성되어 있는 것을 특징으로 하는 반도체장치.
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지고, 각 열에서 상기 복수의 불휘발성 메모리셀의 소스, 드레인이 서로 병렬접속되며, 각 행에서 그 일부가 상기 복수의 불휘발성 메모리셀의 제어 게이트를 이루는 워드선이 연재하는 반도체장치의 제조방법으로서,(a) 제1도전형의 상기 반도체기판 주면의 채널영역을 덮어서 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트를 형성하는 공정과,(b) 상기 부유 게이트의 하부의 채널영역을 사이에 끼도록, 상기 부유 게이트가 대향하는 양측의 상기 반도체기판에 제2도전형의 상기 소스, 드레인을 형성하는 공정과,(c) 상기 부유 게이트의 드레인측 단부에서 상기 반도체기판에 제1도전형의 불순물을 도입하여, 상기 드레인과 입접하고, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역을 형성하는 공정과,(d) 상기 부유 게이트의 드레인측 단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여, 상기 드레인과 인접하고, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지고, 각 열에서 상기 복수의 불휘발성 메모리셀의 소스, 드레인이 서로 병렬접속되며, 각 행에서 그 일부가 상기 복수의 불휘발성 메모리셀의 제어 게이트를 이루는 워드선이 연재하는 반도체장치의 제조방법으로서,(a) 제1도전형의 상기 반도체기판 주면의 채널영역을 덮어서 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트를 형성하는 공정과,(b) 상기 부유 게이트의 하부의 채널영역을 사이에 끼도록, 상기 부유 게이트가 대향하는 양측의 상기 반도체기판에 제2도전형의 상기 소스, 드레인을 형성하는 공정과,(c) 상기 부유 게이트의 양단부에서 상기 반도체기판에 제1도전형의 불순물을 도입하여, 상기 드레인과 인접하고, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역과, 상기 소스와 인접하고, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제3반도체역을 형성하는 공정과,(d) 상기 부유 게이트의 드레인측 단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여, 상기 드레인과 인접하고, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지고, 각 열에서 상기 복수의 불휘발성 메모리셀의 소스, 드레인이 서로 병렬접속되며, 각 행에서 그 일부가 상기 복수의 불휘발성 메모리셀의 제어 게이트를 이루는 워드선이 연재하는 반도체장치의 제조방법으로서,(a) 제1도전형의 상기 반도체기판 주면의 채널영역을 덮어서 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트를 형성하는 공정과,(b) 상기 부유 게이트의 일단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여 상기 드레인을 형성하고, 또 제2도전형의 불순물을 도입하여, 상기 드레인과 인접하고, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성하며, 또 제1도전형의 불순물을 도입하여, 상기 제1반도체영역과 인접하고 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역을 형성하는 공정과,(c) 상기 부유 게이트의 다른 단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여 상기 소스를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판에 행렬모양으로 배치된 복수의 불휘발성 메모리셀을 가지고, 각 열에서 상기 복수의 불휘발성 메모리셀의 소스, 드레인이 서로 병렬접속되며, 각 행에서 그 일부가 상기 복수의 불휘발성 메모리셀의 제어 게이트를 이루는 워드선이 연재하는 반도체장치의 제조방법으로서,(a) 제1도전형의 상기 반도체기판 주면의 채널영역을 덮어서 게이트 절연막, 부유 게이트, 층간막 및 제어 게이트를 형성하는 공정과,(b) 상기 부유 게이트의 일단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여 상기 드레인을 형성하고, 또 제2도전형의 불순물을 도입하여, 상기 드레인과 인접하고, 상기 드레인보다 실질적으로 불순물 농도가 낮은 제1반도체영역을 형성하며, 또 제1도전형의 불순물을 도입하여, 상기 제1반도체영역과 인접하고, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제2반도체영역을 형성하는 공정과,(c) 상기 부유 게이트의 다른 단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여 상기 소스를 형성하고, 또 제1도전형의 불순물을 도입하여 상기 소스, 드레인과 인접하며, 상기 채널영역보다 실질적으로 불순물 농도가 높은 제3반도체영역을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,(e) 상기 부유 게이트의 측벽에 설치된 절연막의 양단부에서 상기 반도체기판에 제2도전형의 불순물을 도입하여, 소스, 드레인의 일부를 구성하고, 상대적으로 불순물 농도가 높은 반도체영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 11 항에 있어서,(d) 상기 부유 게이트의 측벽에 설치된 절연막의 양단부에서 상기 반도체기 판에 제2도전형의 불순물을 도입하여, 소스, 드레인의 일부를 구성하고, 상대적으로 불순물 농도가 높은 반도체영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 (d) 공정의 후, 또는 상기 (d) 공정에 앞서, 주변회로용의 MISFET의 소스, 드레인을 이루는 확장반도체영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 10 항에 있어서,상기 (c) 공정의 후, 또는 상기 (c) 공정에 앞서, 주변회로용의 MISFET의 소스, 드레인을 이루는 확장반도체영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 (b)공정에서 상기 반도체기판에 도입되는 제2도전형의 불순물은 주변회로영역에 도입되어, 주변회로용의 MISFET의 소스, 드레인을 이루는 확장반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 (c) 공정에서 상기 반도체기판에 도입되는 제1도전형의 불순물은, 주변회로영역에 도입되어, 주변회로용의 MISFET의 소스, 드레인을 이루는 확장반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 10 항에 있어서,상기 (c) 공정에서 반도체기판에 도입되는 제2도전형의 불순물은, 주변회로영역에 도입되어, 주변회로용의 MISFET의 소스, 드레인을 이루는 확장반도체영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 제1반도체영역을 형성하는 불순물은 인인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 8 항에 있어서,상기 제2반도체영역을 형성하는 불순물 및 상기 제3반도체영역을 형성하는 불순물은, 상기 반도체기판의 법선방향에 대해 각도를 이루는 비슷듬한 이온주입법으로 도입되는 것을 특징으로 하는 반도체장치의 제조방법.
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