JP2005129672A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】
短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力できる半導体装置及びその製造方法を提供すること。
【解決手段】
本発明にかかる半導体装置は、基準電圧発生回路と、基準電圧発生回路以外の回路を備えた半導体装置であって、基準電圧発生回路の半導体素子１００は、チャネル領域１０６は、少なくともドレイン領域１０３近傍の基板不純物濃度がほぼ均一に形成され、基準電圧発生回路以外の回路の半導体素子２００は、チャネル領域１０６は、少なくともドレイン領域１０３近傍の基板不純物濃度が他の領域よりも高濃度なものである。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関する。
半導体集積回路装置（以下、単に半導体装置とする）は、その性能向上のため更なる高集積化・高速化が要求されている。かかる目的達成のため各構成素子の微細化が必要不可欠となっており、微細加工技術の発展のみならず、素子の高速動作を達成するための種々の構造や製造方法が検討されている。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＭＯＳトランジスタともいう）においては、主としてゲート長を短くすることにより素子の微細化が図られている。しかしながら、ＭＯＳＦＥＴを微細化していくとドレイン電界がチャネル領域の電界に及ぼす影響が無視できなくなり、ゲート長に対してしきい値電圧が急激に変化する、いわゆる短チャネル効果と呼ばれる現象が問題となってくる。短チャネル効果の発生は、極微細ＭＯＳＦＥＴのしきい値のばらつきを生み、回路設計におけるマージンを著しく減少させる。したがって、素子の微細化に伴う短チャネル効果を如何に抑止するかが今後の素子を開発するうえできわめて重要である。
短チャネル効果は、ドレイン領域からの空乏層の張り出しが、その一つの要因となっている。短チャネル効果を抑制しうる半導体装置の構造としては、ポケット構造やハロー構造などのパンチスルーストッパー構造が知られている（例えば、特許文献１、非特許文献１参照）。ポケット構造は、ソース領域とチャネル領域との境界部分、及び、ドレイン領域とチャネル領域との境界部分に、いわゆるポケット領域を設けている。ポケット領域は、チャネル領域の導電型と同一導電型であってチャネル領域の不純物濃度よりも高い不純物濃度で形成されている。
このようなポケット構造を有する半導体装置により、ドレイン領域からの空乏層の張り出しを抑えることが可能となり、短チャネル効果を抑止することができる。
しかしながら、ポケット構造を有する半導体装置では、ソース領域とチャネル領域との境界部、及び、ドレイン領域とチャネル領域との境界部におけるキャリアに対する障壁高さを高められるという利点を得られる反面、ＭＯＳトランジスタの電流駆動能力が低下するという不利益を伴うものであった。
すなわち、従来のポケット構造は、チャネル領域のうちのポケット領域について、不純物濃度を高くすることにより障壁高さを高めるものであり、その結果としてＭＯＳトランジスタの電流駆動能力の低下をもたらし、ひいては動作速度が遅くなっていた。
具体的には、チャネル領域の不純物濃度が均一の場合は、ドレイン電圧が変化してもドレイン電流は変化しないが、ポケット領域等により、チャネル領域の不純物濃度が不均一の場合、ドレイン電圧の変化に伴って、ドレイン電流も変化してしまう。従って、例えば、基準電圧発生回路（例えば、特許文献２参照）にポケット構造を有するＭＯＳトランジスタを使用すると、入力である電源電圧の変動によって出力である基準電圧も変動してしまう。
尚、チャネル領域の不純物濃度が不均一の場合、ドレイン電流が飽和領域であってもドレイン電圧依存性を持つことが、非特許文献２で開示されている。
特開２００１−７３３１号公報 特開２００１−１７２３５３号公報 タケシ・ホリ（Takeshi Hori）著、「ア・０．１μｍ・シーモス・テクノロジー・ウィズ・ティルト−インプランテッド・パンチスルー・ストッパー（A 0.1-μm CMOS Technology with Tilt-Implanted Punchthrough Stopper（TIPS））」、アイイーディーエム（IEDM（IEEE International Electron Devices Meeting））、１９９４年、ｐ．７５−７８ ビン・ユ（Bin Yu）、エド・ノーク（Ed Nowak）、ケンジ・ノダ（Kenji Noda）著、「リバース・ショート−チャネル・エフェクツ＆チャネル−エンジニアリング・イン・ディープ−サブミクロン・モスフェッツ：モデリング・アンド・オプティマイゼイション（REVERSE SHORT-CHANNEL EFFECTS & CHANNEL-ENGINEERING IN DEEP-SUBMICRON MOSFET'S:MODELING AND OPTIMIZATION）」、シンポジウム・オン・ヴイエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（Symposium on VLSI Technology Digest of Technical Papers）、１９９６年、ｐ．１６２−１６３
このように、従来の半導体装置では、基準電圧発生回路などの定電流源回路において、一定の電圧又は電流を出力できないという問題点があった。本発明の目的は、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力できる半導体装置及びその製造方法を提供することにある。
本発明にかかる半導体装置は、入力される電流又は電圧が変動した場合でも一定の電流又は電圧を出力する第１の回路と、当該第１の回路以外の第２の回路を備えた半導体装置であって、前記第１の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、少なくとも前記ドレイン領域近傍の基板不純物濃度がほぼ均一に形成され、前記第２の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、少なくとも前記ドレイン領域近傍の基板不純物濃度が他の領域よりも高濃度なものである。これにより、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力することができる。
本発明にかかる半導体装置は、入力される電流又は電圧が変動した場合でも一定の電流又は電圧を出力する第１の回路と、当該第１の回路以外の第２の回路を備えた半導体装置であって、前記第１の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、短チャネル効果抑制構造を有さず、前記第２の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、短チャネル効果抑制構造を有するものである。これにより、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力することができる。
前記半導体装置において、前記第１の回路の半導体素子におけるチャネル領域は、当該チャネル領域全体の基板不純物濃度がほぼ均一に形成されていてもよい。これにより、短チャネル効果を抑制するとともに、より確実に、一定の電圧又は電流を安定して出力することができる。
前記半導体装置において、前記第１の回路の半導体素子のチャネル長は、前記第２の回路の半導体素子のチャネル長よりも長くてもよい。これにより、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力でき、さらに、半導体装置を微細化することができる。
前記半導体装置において、前記第１の回路の半導体素子のチャネル長は、前記第２の回路の半導体素子のチャネル長よりも１０倍以上長くてもよい。これにより、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力でき、さらに、半導体装置をより微細化することができる。
前記半導体装置において、前記第１の回路は、定電流源回路であってもよい。これにより、短チャネル効果を抑制するとともに、一定の電流を安定して出力することができる。
前記半導体装置において、前記第１の回路は、基準電圧発生回路であってもよい。これにより、短チャネル効果を抑制するとともに、一定の電圧を安定して出力することができる。
前記半導体装置において、前記第１の回路は、タイマー回路であってもよい。これにより、短チャネル効果を抑制するとともに、一定の周期を安定して出力することができる。
本発明にかかる半導体装置の製造方法は、出力する電流又は電圧を一定にするための第１の半導体素子と、第１の半導体素子以外の第２の半導体素子を有する半導体装置の製造方法であって、所定の不純物濃度を有する半導体基板上に第１及び第２の絶縁膜を有する領域を形成する工程と、前記第１及び第２の絶縁膜を有する領域上に前記第１の半導体素子及び前記第２の半導体素子のゲート電極を各々形成する工程と、前記第１の半導体素子となる領域にマスクを形成する工程と、前記第２の半導体素子のゲート電極下方の前記半導体基板内の一部の領域に高濃度不純物領域を形成する工程と、前記第１の半導体素子及び前記第２の半導体素子のゲート電極に対応するソース領域及びドレイン領域を形成する工程とを含むものである。これにより、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力する半導体装置を製造することができる。
前記の半導体装置の製造方法において、前記第１の半導体素子は、定電流源回路上の素子であってもよい。これにより、短チャネル効果を抑制するとともに、一定の電流を安定して出力する半導体装置を製造することができる。
前記の半導体装置の製造方法において、前記第１の半導体素子は、基準電圧発生回路上の素子であってもよい。これにより、短チャネル効果を抑制するとともに、一定の電圧を安定して出力できる半導体装置を製造することができる。
前記の半導体装置の製造方法において、前記第１の半導体素子は、タイマー回路上の素子であってもよい。これにより、短チャネル効果を抑制するとともに、一定の周期を安定して出力できる半導体装置を製造することができる。
本発明によれば、短チャネル効果を抑制するとともに、一定の電圧又は電流を安定して出力できる半導体装置及びその製造方法を提供することができる。
発明の実施の形態１．
本発明の実施の形態１にかかる半導体装置及びその製造方法について、図１乃至図６を用いて説明する。
図１及び図２は本実施形態にかかる半導体装置に用いられる半導体素子の概略構成図、図３は本実施形態にかかる基準電圧発生回路の回路図、図４及び図５は本実施形態にかかる半導体装置の製造方法を示すフローチャート、図６は本実施形態にかかる基準電圧発生回路の入力電圧及び出力電圧の変動率を示すグラフである。
まず、図１及び図２を用いて、本実施形態にかかる半導体装置の構成について説明する。半導体装置は、図３に後述する基準電圧発生回路を備えている。本実施形態では、基準電圧発生回路を構成するＭＯＳトランジスタを半導体素子１００とし、基準電圧発生回路以外の回路を構成するＭＯＳトランジスタを半導体素子２００としている。
図１（ａ）は半導体素子１００の上面図、図１（ｂ）は半導体素子１００の断面図、図１（ｃ）は半導体素子１００のチャネル領域１０６における不純物濃度を示すグラフである。図１（ａ）及び（ｂ）に示されるように、半導体素子１００は、シリコン基板１０１上に、ゲート絶縁膜１０４を介してゲート電極１０５が形成され、ゲート電極１０５の両側のシリコン基板１０１内の、一方にソース領域１０２、他方にドレイン領域１０３が形成されている。尚、図１（ａ）及び（ｂ）は、半導体素子１００の概略構成を示しており、必要に応じて、この他の要素、例えば、ソース領域１０２及びドレイン領域１０３上にシリサイド電極、ゲート電極１０５の側壁にサイドウォール領域、ソース領域１０２及びドレイン領域１０３の近傍にＬＤＤ（Lightly Doped Drain）領域などが形成されていてもよい。
また、ソース領域１０２とドレイン領域１０３間の領域がチャネル領域１０６となる。チャネル領域１０６において、ソース領域１０２からドレイン領域１０３にかけた方向（キャリアの流れる方向）の長さをチャネル長Ｌ、チャネル長と直交する方向（キャリアの流れに対する幅方向）の長さをチャネル幅という。
半導体素子１００は、ＮチャネルＭＯＳトランジスタでもよいし、ＰチャネルＭＯＳトランジスタでもよい。ＮチャネルＭＯＳトランジスタであれば、シリコン基板１０１はＰ型、ソース領域１０２及びドレイン領域１０３はＮ型となり、ＰチャネルＭＯＳトランジスタであれば、シリコン基板１０１はＮ型、ソース領域１０２及びドレイン領域１０３はＰ型となる。
例えば、ソース領域１０２とドレイン領域１０３の間にドレイン電圧を加え、ゲート電極１０５とソース領域１０２の間にゲート電圧を加える。そして、所定以上のゲート電圧を加えると、チャネル領域１０６に反転層が形成され、ソース領域１０２とドレイン領域１０３の間にドレイン電流が流れ始める。このようにドレイン電流が流れ始める境目のゲート電圧をしきい値電圧という。さらに、所定以上のドレイン電圧を加えると、飽和領域の状態となり、ドレイン電圧を変化させてもドレイン電流はほぼ一定となる。これは、ドレイン電圧の増加に伴い、チャネル領域１０６に空乏層がより大きく形成され、ドレイン領域１０３近傍の反転層が消滅するためである。
図１（ｃ）に示されるように、チャネル領域１０６における不純物濃度は、ほぼ均一である。チャネル領域１０６の不純物濃度がドレイン近傍で局所的に高濃度になっている場合、ドレイン電圧の増加に伴う空乏層幅の増加が抑制され短チャンネル効果が抑制される。しかしながら、高濃度不純物領域のチャネルポテンシャルは、上記の非特許文献２に記載されているごとく、高濃度不純物領域とチャネル領域中央部の低濃度不純物領域境界で変化する。この（ドレイン側の）チャネルポテンシャルはドレイン電圧によって変化し、その結果、たとえチャネル長が長くてもドレイン電流が変化する。それゆえ、短チャネル効果の影響が無視できる程度にゲート長が長いＭＯＳＦＥＴにおいても、飽和領域動作でドレイン電圧が変化するとドレイン電流が変化する。これに対して、半導体素子１００では、チャネル領域１０６の不純物濃度が均一であるために、このようなドレイン電流のドレイン電圧依存性は起こらない。尚、このようなドレイン電流のドレイン電圧依存性を無くすためには、少なくともドレイン領域１０３近傍（空乏層幅が変化する領域）のチャネル不純物濃度が均一であれば良い。
一方、基板不純物濃度を均一とし、チャネル長Ｌを短くすると、短チャネル効果が発生してしまう。このため、半導体素子１００のチャネル長Ｌは、短チャネル効果が発生しない長さ、例えば１０μｍ以上、であることが好ましい。
このような構造により、短チャネル効果を抑止し、かつ、飽和領域においてドレイン電流を一定とすることができる。本実施形態では、この半導体素子１００を、電流又は電圧を一定とする回路に用いることにより、電流又は電圧を安定して出力することができる。
図２（ａ）は半導体素子２００の上面図、図２（ｂ）は半導体素子２００の断面図、図２（ｃ）は半導体素子２００のチャネル領域１０６における不純物濃度を示すグラフである。図２（ａ）及び（ｂ）に示されるように、半導体素子２００は、図１の半導体素子１００に加えて、ソース領域１０２及びドレイン領域１０３近傍のチャネル領域１０６に、ポケット領域２０１が形成されている。
ポケット領域２０１は、チャネル領域１０６よりも高い不純物濃度で形成されている。このため、図２（ｃ）に示されるように、チャネル領域１０６における不純物濃度は、ポケット領域２０１の部分が高くなる。上述したように、不純物濃度が不均一の場合、飽和領域においても、ドレイン電流が、ドレイン電圧の依存性を持ってしまう。
一方、ポケット領域２０１により、チャネル長Ｌを短くしても、短チャネル効果の発生を防ぐことができる。このため、半導体素子２００のチャネル長Ｌは、半導体素子１００のチャネル長Ｌと比べて、例えば１／１０から１／１００とすることができる。
尚、ポケット領域２０１は、短チャネル効果の発生を防ぐ構造であればよく、ハロー構造や、その他のパンチスルーストッパー構造としてもよい。
本実施形態では、この半導体素子２００を、電流又は電圧を一定とする回路以外の回路に用いることにより、短チャネル効果を抑止しつつ、半導体装置の微細化を可能とする。
次に、図３を用いて、本実施形態にかかる基準電圧発生回路３００について説明する。この基準電圧発生回路３００は、電源電圧Ｖｃｃを入力とし、一定の基準電圧Ｖｒｅｆを出力するための回路である。例えば、電源電圧Ｖｃｃが１０％程変動しても、基準電圧Ｖｒｅｆは変動しない。基準電圧発生回路３００は、図に示されるように、電源電圧Ｖｃｃがソースに供給され定電流源となるＰチャネルＭＯＳトランジスタＰ１、Ｐ２及びＰ３が設けられている。各ＰチャネルＭＯＳトランジスタＰ１、Ｐ２及びＰ３のゲートは共通接続され、ゲート幅Ｗ及びゲート長Ｌは等しく設定されている。ゲート電圧、ゲート幅Ｗ及びゲート長Ｌが等しいため、各ＰチャネルＭＯＳトランジスタＰ１、Ｐ２及びＰ３から流れる電流Ｉ１、Ｉ２及びＩ３は相互に等しい。
また、ドレインがＰチャネルＭＯＳトランジスタＰ１のドレインに接続されたＮチャネルＭＯＳトランジスタＮ１及びドレインがＰチャネルＭＯＳトランジスタＰ２のドレインに接続されたＮチャネルＭＯＳトランジスタＮ２が設けられている。ＮチャネルＭＯＳトランジスタＮ１のソースは接地されている。一方、ＮチャネルＭＯＳトランジスタＮ２のソースには、他端が接地された抵抗Ｒ１が接続されている。また、ＮチャネルＭＯＳトランジスタＮ１及びＮ２のゲートは共通接続されている。
ＰチャネルＭＯＳトランジスタＰ１及びＰ２のゲート幅Ｗとゲート長Ｌとの比ＷＰ／ＬＰは、ＮチャネルＭＯＳトランジスタＮ１のゲート幅Ｗとゲート長Ｌとの比ＷＮ１／ＬＮ１及びＮチャネルＭＯＳトランジスタＮ２のゲート幅Ｗとゲート長Ｌとの比ＷＮ２／ＬＮ２と比べて十分小さく設定されている。このため、電流Ｉ１（＝Ｉ２）は十分小さいものであり、ＮチャネルＭＯＳトランジスタＮ１及びＮ２は弱反転領域で動作する。このため、電流Ｉ２は、抵抗Ｒ１と抵抗Ｒ１にかかる電圧ＶＲ１により決定する（Ｉ２＝ＶＲ１／Ｒ１）。また、ＮチャネルＭＯＳトランジスタＮ１のチャネル長Ｌ１とＮチャネルＭＯＳトランジスタＮ２のチャネル長Ｌ２は等しく、ＮチャネルＭＯＳトランジスタＮ２のチャネル幅Ｗ２は、ＮチャネルＭＯＳトランジスタＮ１のチャネル幅Ｗ１の値の約６から１０倍に設定されている。
さらに、ＰチャネルＭＯＳトランジスタＰ３のドレインには、抵抗Ｒ２が接続されており、抵抗Ｒ２は、他端が接地されたダイオードＤ１が接続されている。そして、ＰチャネルＭＯＳトランジスタＰ３のドレインにおける電位が基準電圧Ｖｒｅｆとして出力される。尚、基準電圧Ｖｒｅｆが一定に出力されれば、ダイオードＤ１は無くてもよい。
ここで、ダイオードＤ１を除いて考えると、基準電圧Ｖｒｅｆは、電流Ｉ３と抵抗Ｒ２より求まる（Ｖｒｅｆ＝Ｉ３×Ｒ２）。さらに、電流Ｉ３と電流Ｉ２が等しいことから、基準電圧Ｖｒｅｆは、抵抗Ｒ１と抵抗Ｒ２の比により決定される（Ｖｒｅｆ＝（Ｒ２／Ｒ１）×ＶＲ１）。従って、抵抗値の比を適切に設定することにより、基準電圧Ｖｒｅｆの大きさを任意の値に設定することが可能である。
本実施形態では、基準電圧Ｖｒｅｆに影響するＰチャネルＭＯＳトランジスタＰ１、Ｐ２及びＰ３、ＮチャネルＭＯＳトランジスタＮ１及びＮ２に、半導体素子１００を用いる。基準電圧Ｖｒｅｆに影響のないダイオードＤ１は、半導体素子２００を用いてもよいが、ダイオード素子や、半導体素子１００でもよい。半導体素子２００を用いることにより、より微細化が可能となる。
半導体素子１００を用いることにより、飽和領域におけるドレイン電流が一定となるため、電源電圧Ｖｃｃが変動しても基準電圧Ｖｒｅｆを一定に保つことができる。また、半導体素子２００を用いることにより、より微細化が可能となる。
続いて、図４を用いて、本実施形態にかかる半導体装置の製造方法について説明する。図４は、半導体素子１００と半導体素子２００を同一基板上に形成する場合の製造方法を示している。
Ｓ４０１の前に、まず、シリコン基板１０１に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などの素子分離技術により、シリコン基板１０１上に形成される素子間を分離するための素子分離領域を形成する。そして、必要に応じて、所定の領域に所定の導電型のウェル領域を形成する。さらに、シリコン基板１０１中に、所定の加速エネルギー及びドーズ量として、ＭＯＳトランジスタの型（Ｐチャネル又はＮチャネル）に応じたイオン、例えば硼素（Ｂ）イオンをイオン注入し、半導体素子１００及び２００のチャネル領域１０６を形成する。チャネル領域１０６の濃度を均一にするために、ドーズ量は１×１０１２ｃｍ−２から５×１０１３ｃｍ−２であることが好ましい。
次いで、シリコン基板１０１上に、半導体素子１００及び２００のゲート絶縁膜１０４及びゲート電極１０５を形成する（Ｓ４０１）。この工程では、例えば、シリコン基板１０１の表面に、熱酸化法により所定の膜厚のゲート絶縁膜１０４を形成する。なお、ゲート絶縁膜１０４の形成後にウェル領域及びチャネル領域１０６を形成してもよい。そして、全面に、例えばＣＶＤ法により所定の膜厚の燐をドープしたポリシリコン膜を堆積する。さらに、通常のリソグラフィー技術及びエッチング技術を用い、ポリシリコン膜をパターニングし、ポリシリコン膜よりなりゲート長Ｌのゲート電極１０５を形成する。
次いで、シリコン基板１０１内の、半導体素子１００及び２００の領域にＬＤＤイオン注入する（Ｓ４０２）。この工程では、例えば、ゲート電極１０５をマスクとして用い、所定の加速エネルギー及びドーズ量として、ＭＯＳトランジスタの型に応じたイオン、例えば砒素（Ａｓ）イオンをイオン注入し、シリコン基板１０１内にＬＤＤ領域を形成する。そして、アニールを行い、注入した不純物を活性化する。
次いで、半導体素子１００となる領域にマスクを形成する（Ｓ４０３）。この工程では、例えば、マスキング酸化膜を形成し、レジストを塗布する。ポケット領域２０１を形成しない部分についてマスクを形成するため、同一基板上の全ての半導体素子についてポケット領域を形成する場合は、マスクを形成しなくてもよい。
次いで、半導体素子２００のチャネル領域１０６にポケットイオン注入する（Ｓ４０４）。この工程では、例えば、シリコン基板１０１の表面に、所定の加速エネルギー及びドーズ量として、ＭＯＳトランジスタの型に応じたイオン、例えば硼素イオンをイオン注入し、ポケット領域２０１を形成する。このドーズ量は、チャネル領域１０６よりも高濃度であることが好ましい。また、イオン注入は、シリコン基板１０１に対して、垂直に注入してもよいし、斜めに注入してもよい。
次いで、半導体素子１００及び２００のゲート電極１０５の側壁にＬＤＤ及びサイドウォールを形成する（Ｓ４０５）。この工程では、例えば、シリコン基板１０１の全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積してエッチバックし、ゲート電極１０５の側壁にサイドウォール領域を形成する。また、必要に応じて、Ｓ４０２と同様にしてＬＤＤ領域を形成する。
次いで、半導体素子１００及び２００のソース領域１０２及びドレイン領域１０３となるイオンを注入する（Ｓ４０６）。この工程は、例えば、ゲート電極１０５、サイドウォール領域をマスクとして用い、所定の加速エネルギー及びドーズ量として、ＭＯＳトランジスタの型に応じたイオン、例えば砒素イオンをイオン注入し、ソース領域１０２及びドレイン領域１０３を形成する。そして、アニールを行い、注入した不純物を活性化する。
その後、例えば、通常のサリサイドプロセスにより、半導体素子１００及び２００のゲート電極１０５上、ソース領域１０２上、ドレイン領域１０３上に、それぞれシリサイド電極を形成する。尚、同一基板上に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを形成する場合は、各工程において必要に応じてマスクを形成し、同様の処理を行う。
こうして、チャネル領域１０６の不純物濃度が均一の半導体素子１００と、チャネル領域１０６に不純物濃度の高いポケット領域２０１を有する半導体素子２００を、同一基板上に製造することができる。
尚、半導体素子１００及び２００をＭＯＳＦＥＴとして説明して来たが、ゲート絶縁膜１０４には、酸化膜に変えて他の絶縁膜であるＨｆＯ２膜などの所謂高誘電率膜を使用しても良い。
図５を用いて、本実施形態にかかる基準電圧発生回路の入力電圧及び出力電圧の変動率について説明する。
図５において、横軸は基準電圧発生回路３００の電源電圧Ｖｃｃの変動率、縦軸は当該回路の出力である基準電圧Ｖｒｅｆの変動率を示している。また、図５において、（ａ）は、図３で説明した本実施形態にかかる半導体素子１００を含む基準電圧発生回路、（ｂ）は従来のポケット構造を有する半導体素子のみからなる基準電圧発生回路の値を示している。
（ｂ）は、電源電圧Ｖｃｃの変動に伴い、基準電圧Ｖｒｅｆも変動しているが、（ａ）は、電源電圧Ｖｃｃが変動しても、基準電圧Ｖｒｅｆは一定に保たれている。つまり、本実施形態にかかる半導体素子１００を用いることにより、電源電圧Ｖｃｃが１０％程度変動しても、基準電圧Ｖｒｅｆは変動しないことがわかる。
以上のようにして、半導体装置において、基準電圧発生回路にチャネル領域１０６の不純物濃度が均一の半導体素子１００を用い、基準電圧発生回路以外にチャネル領域１０６に不純物濃度の高いポケット領域２０１を有する半導体素子２００を用いることにより、基準電圧発生回路の出力である基準電圧の安定性を確保することができ、さらに、半導体装置を微細化した場合でも短チャネル効果を抑制することができる。
その他の発明の実施の形態．
尚、上述において、基準電圧発生回路について説明したが、出力する電圧や電流に影響のある部分に、半導体素子１００を用い、その他の回路に半導体素子２００を用いていればよく、半導体素子１００を用いる回路としては、例えばその他の構成の基準電圧発生回路や、タイマー回路、定電流源回路、基準電圧発生回路に接続された昇圧回路や降圧回路などでもよい。
ここで、半導体素子２００を用いるその他の回路は、ドレイン電圧の変化に応じてドレイン電圧が変化することよりも速度が優先される回路である。高速動作を確保するためには、そのＭＯＳのチャネル長Ｌを短くし、短チャンネル効果を防止するためにポケットが形成される。その他の回路の例としては、入出力バッファを形成するインバータチェーンや、デコーダが挙げられる。
半導体素子１００が用いられるタイマー回路の一例を図６に示す。このタイマー回路は、電源電圧Ｖｃｃを入力とし、一定の周期のクロックを出力するための回路である。タイマー回路は、複数のＰチャネルＭＯＳトランジスタ（図６中の（ａ））、複数のＮチャネルＭＯＳトランジスタ（図６中の（ｂ））及びインバータのリングオシレータ部（図６中の（ｃ））から構成されている。ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを半導体素子１００とし、インバータのリングオシレータ部を半導体素子２００とする。ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを半導体素子１００とすることにより、定電流源からリングオシレータ部へ供給される電流は、電源電圧Ｖｃｃに関係なく一定になる。また、電源電圧Ｖｃｃに依存せずリングオシレータ部から出力される周期も一定となる。
本発明にかかる半導体装置における基準電圧発生回路の半導体素子の構成図である。 本発明にかかる半導体装置における基準電圧発生回路以外の半導体素子の構成図である。 本発明にかかる基準電圧発生回路の回路図である。 本発明にかかる半導体装置の製造方法を示すフローチャートである。 本発明にかかる基準電圧発生回路の電圧変動率を示す図である。 本発明にかかるタイマー回路の回路図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ ソース領域
１０３ ドレイン領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０６ チャネル領域

Claims (12)

  1. 入力される電流又は電圧が変動した場合でも一定の電流又は電圧を出力する第１の回路と、当該第１の回路以外の第２の回路を備えた半導体装置であって、
    前記第１の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、少なくとも前記ドレイン領域近傍の基板不純物濃度がほぼ均一に形成され、
    前記第２の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、少なくとも前記ドレイン領域近傍の基板不純物濃度が他の領域よりも高濃度である半導体装置。
  2. 入力される電流又は電圧が変動した場合でも一定の電流又は電圧を出力する第１の回路と、当該第１の回路以外の第２の回路を備えた半導体装置であって、
    前記第１の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、短チャネル効果抑制構造を有さず、
    前記第２の回路の半導体素子は、半導体基板上に形成されたゲート電極と、前記半導体基板内の前記ゲート電極の下部に形成されたチャネル領域と、前記チャネル領域の一側部に形成されたソース領域と、前記チャネル領域の他側部に形成されたドレイン領域とを有し、前記チャネル領域は、短チャネル効果抑制構造を有する半導体装置。
  3. 前記第１の回路の半導体素子におけるチャネル領域は、当該チャネル領域全体の基板不純物濃度がほぼ均一に形成されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１の回路の半導体素子のチャネル長は、前記第２の回路の半導体素子のチャネル長よりも長いことを特徴とする請求項１乃至３いずれかに記載の半導体装置。
  5. 前記第１の回路の半導体素子のチャネル長は、前記第２の回路の半導体素子のチャネル長よりも１０倍以上長いことを特徴とする請求項４記載の半導体装置。
  6. 前記第１の回路は、定電流源回路であることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
  7. 前記第１の回路は、基準電圧発生回路であることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
  8. 前記第１の回路は、タイマー回路であることを特徴とする請求項１乃至５いずれかに記載の半導体装置。
  9. 出力する電流又は電圧を一定にするための第１の半導体素子と、第１の半導体素子以外の第２の半導体素子を有する半導体装置の製造方法であって、
    所定の不純物濃度を有する半導体基板上に第１及び第２の絶縁膜を有する領域を形成する工程と、
    前記第１及び第２の絶縁膜を有する領域上に前記第１の半導体素子及び前記第２の半導体素子のゲート電極を各々形成する工程と、
    前記第１の半導体素子となる領域にマスクを形成する工程と、
    前記第２の半導体素子のゲート電極下方の前記半導体基板内の一部の領域に高濃度不純物領域を形成する工程と、
    前記第１の半導体素子及び前記第２の半導体素子のゲート電極に対応するソース領域及びドレイン領域を形成する工程とを含む半導体装置の製造方法。
  10. 前記第１の半導体素子は、定電流源回路上の素子であることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記第１の半導体素子は、基準電圧発生回路上の素子であることを特徴とする請求項９記載の半導体装置の製造方法。
  12. 前記第１の半導体素子は、タイマー回路上の素子であることを特徴とする請求項９記載の半導体装置の製造方法。

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