JP3244581B2 - デュアルゲート型cmos半導体装置 - Google Patents
デュアルゲート型cmos半導体装置Info
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- JP3244581B2 JP3244581B2 JP35180193A JP35180193A JP3244581B2 JP 3244581 B2 JP3244581 B2 JP 3244581B2 JP 35180193 A JP35180193 A JP 35180193A JP 35180193 A JP35180193 A JP 35180193A JP 3244581 B2 JP3244581 B2 JP 3244581B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はNMOSFETのゲート
電極にN型導電型ポリシリコンを用い、PMOSFET
のゲート電極にP型導電型ポリシリコンを用いたデュア
ルゲートCMOS半導体装置に関するものである。
電極にN型導電型ポリシリコンを用い、PMOSFET
のゲート電極にP型導電型ポリシリコンを用いたデュア
ルゲートCMOS半導体装置に関するものである。
【0002】
【従来の技術】CMOSを構成するNMOSFETとP
MOSFETのゲート電極にはN型導電型のポリシリコ
ンを共通に使用している。この場合、NMOSFETは
表面チャネル構造であるが、PMOSFETは埋込みチ
ャネル構造となる。しかし、ゲート長が0.35μm以
下での微細化に対応していくためには、PMOSFET
のパンチスルーを抑制するために、PMOSFETのゲ
ート電極をP型導電型にして表面チャネル構造へ移行す
ることが有効である。
MOSFETのゲート電極にはN型導電型のポリシリコ
ンを共通に使用している。この場合、NMOSFETは
表面チャネル構造であるが、PMOSFETは埋込みチ
ャネル構造となる。しかし、ゲート長が0.35μm以
下での微細化に対応していくためには、PMOSFET
のパンチスルーを抑制するために、PMOSFETのゲ
ート電極をP型導電型にして表面チャネル構造へ移行す
ることが有効である。
【0003】埋込みチャネル構造のPMOSFETを用
いた従来のCMOS半導体装置では、NMOSFETの
ゲート長LnとPMOSFETのゲート長Lpに関し
て、デザインルールの最小寸法値によってLn=Lpと
したり、またPMOSFETのパンチスルーを考慮して
Lp>Lnとすることが一般的である。そのため、同じ
ゲート幅WのNMOSFETとPMOSFETで構成し
たCMOSの場合にはPMOSFETの電流駆動能力が
低くなるため、回路スピードが遅くなり、波形鈍りが顕
著になるという問題がある。
いた従来のCMOS半導体装置では、NMOSFETの
ゲート長LnとPMOSFETのゲート長Lpに関し
て、デザインルールの最小寸法値によってLn=Lpと
したり、またPMOSFETのパンチスルーを考慮して
Lp>Lnとすることが一般的である。そのため、同じ
ゲート幅WのNMOSFETとPMOSFETで構成し
たCMOSの場合にはPMOSFETの電流駆動能力が
低くなるため、回路スピードが遅くなり、波形鈍りが顕
著になるという問題がある。
【0004】この問題の対策としてはNMOSFETと
PMOSFETの電流駆動能力のレベルを合わせるため
にゲート幅WnとWpを Wp>Wn とすることも一般的に採用されているが、ゲート幅Wp
の増加に反比例して集積度が低下するという問題があ
る。
PMOSFETの電流駆動能力のレベルを合わせるため
にゲート幅WnとWpを Wp>Wn とすることも一般的に採用されているが、ゲート幅Wp
の増加に反比例して集積度が低下するという問題があ
る。
【0005】
【発明が解決しようとする課題】本発明はデュアルゲー
トCMOS半導体装置で、集積度を高めることを目的と
するものである。
トCMOS半導体装置で、集積度を高めることを目的と
するものである。
【0006】
【課題を解決するための手段】本発明のデュアルゲート
CMOS半導体装置は、ゲート長に関しては、PMOS
FETのゲート長をLpとし、NMOSFETのゲート
長をLnとしたとき、 Lp<Ln である。
CMOS半導体装置は、ゲート長に関しては、PMOS
FETのゲート長をLpとし、NMOSFETのゲート
長をLnとしたとき、 Lp<Ln である。
【0007】また、ゲート幅に関しては、PMOSFE
Tのゲート幅をWpとし、NMOSFETのゲート幅を
Wnとしたとき、 Wp≦Wnである 。さらに、ゲート長Ln,Lpがともに0.35
μmより小さく、NMOSFETとPMOSFETのソ
ース/ドレイン領域に高融点金属シリサイドが形成され
ている。
Tのゲート幅をWpとし、NMOSFETのゲート幅を
Wnとしたとき、 Wp≦Wnである 。さらに、ゲート長Ln,Lpがともに0.35
μmより小さく、NMOSFETとPMOSFETのソ
ース/ドレイン領域に高融点金属シリサイドが形成され
ている。
【0008】
【作用】PMOSFETを埋込みチャネル構造から表面
チャネル構造に変えることによってパンチスルーを大幅
に抑制することができる。図1はその例を示したもので
ある。▲印はPMOSFETでゲート電極としてN型ポ
リシリコンを用いた場合であり、横軸のチャネル長L
(図1はマスク寸法で示している)が短かくなると急激
にしきい値電圧Vthが減少している。それに対し、●
印で示したデータはPMOSFETでゲート電極として
P型ポリシリコンを用いた場合であり、これは表面チャ
ネル構造となる。表面チャネル構造の場合はチャネル長
が減少しても急激なしきい値電圧の減少はなく、パンチ
スルーを抑制できることを示している。
チャネル構造に変えることによってパンチスルーを大幅
に抑制することができる。図1はその例を示したもので
ある。▲印はPMOSFETでゲート電極としてN型ポ
リシリコンを用いた場合であり、横軸のチャネル長L
(図1はマスク寸法で示している)が短かくなると急激
にしきい値電圧Vthが減少している。それに対し、●
印で示したデータはPMOSFETでゲート電極として
P型ポリシリコンを用いた場合であり、これは表面チャ
ネル構造となる。表面チャネル構造の場合はチャネル長
が減少しても急激なしきい値電圧の減少はなく、パンチ
スルーを抑制できることを示している。
【0009】表面チャネル構造の場合はしきい値電圧が
低くなっても短チャネル効果が抑制でき、結果として短
かいゲート長Lになってもオフリークを十分に低く抑え
ることができる。この効果は、特にゲート長が0.35
μm以下の寸法になるとより顕著になる。このためCM
OS半導体装置をさらに縮小化するに際して、NMOS
FET及びPMOSFETのゲート長に関して新たな組
合わせが実現可能になってくる。
低くなっても短チャネル効果が抑制でき、結果として短
かいゲート長Lになってもオフリークを十分に低く抑え
ることができる。この効果は、特にゲート長が0.35
μm以下の寸法になるとより顕著になる。このためCM
OS半導体装置をさらに縮小化するに際して、NMOS
FET及びPMOSFETのゲート長に関して新たな組
合わせが実現可能になってくる。
【0010】図2はNMOSFET及びPMOSFET
をともに表面チャネル構造にした場合のCMOS素子の
断面図である。シリコン基板2の表面にPウエル4とN
ウエル6が形成され、両ウエルが素子分離用フィールド
酸化膜8で分離されている。
をともに表面チャネル構造にした場合のCMOS素子の
断面図である。シリコン基板2の表面にPウエル4とN
ウエル6が形成され、両ウエルが素子分離用フィールド
酸化膜8で分離されている。
【0011】Pウエル4にはNMOSFETが形成され
ている。ソース/ドレイン領域10,10に挾まれた領
域上にはゲート酸化膜14を介してN型導電型ポリシリ
コン電極16が形成されている。NMOSFETにはホ
ットキャリア劣化抑制のための低濃度N型層12が必要
であり、このN型層12のチャネル長方向の長さは0.
1μm程度が現実的な寸法である。18はN型層12と
ソース/ドレイン領域10を形成するのに用いた絶縁物
のサイドウォール、20は高融点金属シリサイド層であ
る。
ている。ソース/ドレイン領域10,10に挾まれた領
域上にはゲート酸化膜14を介してN型導電型ポリシリ
コン電極16が形成されている。NMOSFETにはホ
ットキャリア劣化抑制のための低濃度N型層12が必要
であり、このN型層12のチャネル長方向の長さは0.
1μm程度が現実的な寸法である。18はN型層12と
ソース/ドレイン領域10を形成するのに用いた絶縁物
のサイドウォール、20は高融点金属シリサイド層であ
る。
【0012】一方、Nウエル6にはPMOSFETが形
成されている。PMOSFETで22はソース/ドレイ
ン領域、24はゲート電極、26はゲート電極上に形成
されたP型導電型ポリシリコン電極、28はサイドウォ
ール、30は高融点金属シリサイド層である。PMOS
FETは、NMOSFETほどにはホットキャリアによ
る劣化がないため、実効チャネル長を長くすることがで
き、ゲート長の縮小に関してはより有利である。そのた
め、PMOSFETのゲート長をLp、NMOSFET
のゲート長をLnとしたとき、Lp<Lnとすることが
可能になり、CMOS素子としての電流駆動能力バラン
スを向上させることができる。
成されている。PMOSFETで22はソース/ドレイ
ン領域、24はゲート電極、26はゲート電極上に形成
されたP型導電型ポリシリコン電極、28はサイドウォ
ール、30は高融点金属シリサイド層である。PMOS
FETは、NMOSFETほどにはホットキャリアによ
る劣化がないため、実効チャネル長を長くすることがで
き、ゲート長の縮小に関してはより有利である。そのた
め、PMOSFETのゲート長をLp、NMOSFET
のゲート長をLnとしたとき、Lp<Lnとすることが
可能になり、CMOS素子としての電流駆動能力バラン
スを向上させることができる。
【0013】さらに、ゲート長の組合わせを適正に選択
することによって、NMOSFETのゲート幅Wn、P
MOSFETのゲート幅Wpに関しても、 Wp≦Wn となるCMOS素子の設計が可能となり、従来よりも集
積度を高くできるようになる。
することによって、NMOSFETのゲート幅Wn、P
MOSFETのゲート幅Wpに関しても、 Wp≦Wn となるCMOS素子の設計が可能となり、従来よりも集
積度を高くできるようになる。
【0014】ソース/ドレイン領域及びコンタクト部を
含めた寄生抵抗は、通常、PMOSFETの方が大きく
なる。しかし、ソース/ドレイン領域に高融点金属のシ
リサイドを形成すると、寄生抵抗が大幅に低くなるとと
もに、NMOSFETとPMOSFETとで寄生抵抗の
大きさに違いがなくなる。この点からPMOSFETの
ゲート幅Wpを大きくしなくてもすむようになる。その
ため、Lp<Ln及びWp≦WnとするCMOS素子の
設計にはより有利である。
含めた寄生抵抗は、通常、PMOSFETの方が大きく
なる。しかし、ソース/ドレイン領域に高融点金属のシ
リサイドを形成すると、寄生抵抗が大幅に低くなるとと
もに、NMOSFETとPMOSFETとで寄生抵抗の
大きさに違いがなくなる。この点からPMOSFETの
ゲート幅Wpを大きくしなくてもすむようになる。その
ため、Lp<Ln及びWp≦WnとするCMOS素子の
設計にはより有利である。
【0015】
【実施例】(実施例1) NMOSFETのゲート電極をN型ポリシリコン、PM
OSFETのゲート電極をP型ポリシリコンとして、両
MOSFETを表面チャネル型としたCMOS素子を作
成し、その電流駆動能力を調べた結果を図3に示す。図
3は両MOSFETの飽和電流値Idsatを比較したもの
である。このときのドレイン電圧Vd=3.3Vとし
た。飽和電流値は単位ゲート幅当りの電流で表わしてい
る。しきい値電圧はNMOSFETで0.62V、PM
OSFETで0.51Vであった。
OSFETのゲート電極をP型ポリシリコンとして、両
MOSFETを表面チャネル型としたCMOS素子を作
成し、その電流駆動能力を調べた結果を図3に示す。図
3は両MOSFETの飽和電流値Idsatを比較したもの
である。このときのドレイン電圧Vd=3.3Vとし
た。飽和電流値は単位ゲート幅当りの電流で表わしてい
る。しきい値電圧はNMOSFETで0.62V、PM
OSFETで0.51Vであった。
【0016】図3の結果から、ゲート長0.35μmの
NMOSFETと同じレベルの飽和電流値は、ゲート長
0.25μmのPMOSFETで得られることが分か
る。図1から、ゲート長0.25μmのPMOSFET
では短チャネル効果の問題はなく、実用可能である。し
たがって、このようなゲート長の組合わせを用いれば、
NMOSFETとPMOSFETの電流駆動能力バラン
スのよいCMOSを作成することができる。この例のよ
うに、NMOSFETのゲート長を0.35μm、PM
OSFETのゲート長を0.25μmとすれば、両MO
SFETで同じ飽和電流値となり、ゲート幅Wp=Wn
として電流駆動能力バランスのよいCMOS素子を作成
することができる。そして、同時にPMOSFETのゲ
ート幅WpをNMOSFETのゲート幅Wnと同じ値に
できるため、集積度を高くすることができる。
NMOSFETと同じレベルの飽和電流値は、ゲート長
0.25μmのPMOSFETで得られることが分か
る。図1から、ゲート長0.25μmのPMOSFET
では短チャネル効果の問題はなく、実用可能である。し
たがって、このようなゲート長の組合わせを用いれば、
NMOSFETとPMOSFETの電流駆動能力バラン
スのよいCMOSを作成することができる。この例のよ
うに、NMOSFETのゲート長を0.35μm、PM
OSFETのゲート長を0.25μmとすれば、両MO
SFETで同じ飽和電流値となり、ゲート幅Wp=Wn
として電流駆動能力バランスのよいCMOS素子を作成
することができる。そして、同時にPMOSFETのゲ
ート幅WpをNMOSFETのゲート幅Wnと同じ値に
できるため、集積度を高くすることができる。
【0017】図3の例で、NMOSFETのゲート長L
nを0.35μmとし、PのMOSFETのゲート長L
pを0.25μmより小さくすれば、ゲート幅はWp<
Wnとすることができる。これにより、集積度をより高
くすることができる。
nを0.35μmとし、PのMOSFETのゲート長L
pを0.25μmより小さくすれば、ゲート幅はWp<
Wnとすることができる。これにより、集積度をより高
くすることができる。
【0018】(実施例2)サリサイドプロセス、すなわ
ちチタンの2ステップアニール及び選択エッチングによ
るプロセスによって、図2に示されるようにNMOSF
ETとPMOSFETのソース/ドレイン領域にチタン
シリサイド層20を形成した。そして、この素子のソー
ス/ドレイン領域及びコンタクト部を含めた寄生抵抗を
評価した。この素子へのメタルコンタクトの方式とし
て、ソース/ドレイン領域のコーナー部のみに1個のコ
ンタクトを配置するコーナーコンタクトを用いた。コン
タクト径は0.8μmとした。
ちチタンの2ステップアニール及び選択エッチングによ
るプロセスによって、図2に示されるようにNMOSF
ETとPMOSFETのソース/ドレイン領域にチタン
シリサイド層20を形成した。そして、この素子のソー
ス/ドレイン領域及びコンタクト部を含めた寄生抵抗を
評価した。この素子へのメタルコンタクトの方式とし
て、ソース/ドレイン領域のコーナー部のみに1個のコ
ンタクトを配置するコーナーコンタクトを用いた。コン
タクト径は0.8μmとした。
【0019】チタンシリサイド層がない場合の寄生抵抗
はPMOSFETで840Ω、NMOSFETで270
Ωであり、PMOSFETの寄生抵抗がNMOSFET
の寄生抵抗の3〜4倍である。しかし、チタンシリサイ
ド層を形成すると、寄生抵抗はPMOSFETで100
Ω、NMOSFETで60Ωであり、両MOSFETの
寄生抵抗が大幅に低下するとともに、その差も小さくな
っている。ゲート幅が10μmのMOSFETのチャネ
ル抵抗が1kΩ程度であるので、殆んど無視できるよう
になる。
はPMOSFETで840Ω、NMOSFETで270
Ωであり、PMOSFETの寄生抵抗がNMOSFET
の寄生抵抗の3〜4倍である。しかし、チタンシリサイ
ド層を形成すると、寄生抵抗はPMOSFETで100
Ω、NMOSFETで60Ωであり、両MOSFETの
寄生抵抗が大幅に低下するとともに、その差も小さくな
っている。ゲート幅が10μmのMOSFETのチャネ
ル抵抗が1kΩ程度であるので、殆んど無視できるよう
になる。
【0020】以上のことから、ソース/ドレイン領域に
チタンシリサイド層を形成することによって、また実施
例1に示したゲート長と組合わせることによっても、N
MOSFETとPMOSFETの電流駆動能力バランス
を一層よくしたCMOS素子を作成することができる。
また、実施例1に示したゲート長との組合わせによっ
て、PMOSFETのゲート幅をNMOSFETのゲー
ト幅と同じ値にもできるため、集積度を高くすることが
できる。
チタンシリサイド層を形成することによって、また実施
例1に示したゲート長と組合わせることによっても、N
MOSFETとPMOSFETの電流駆動能力バランス
を一層よくしたCMOS素子を作成することができる。
また、実施例1に示したゲート長との組合わせによっ
て、PMOSFETのゲート幅をNMOSFETのゲー
ト幅と同じ値にもできるため、集積度を高くすることが
できる。
【0021】
【発明の効果】本発明のデュアルゲートCMOS半導体
装置では、PMOSFETのゲート長LpとNMOSF
ETのゲート長Lnに関してLp<Lnとしたので、電
流駆動能力バランスがよくなる。また、PMOSFET
のゲート幅WpとNMOSFETのゲート幅Wnに関し
てWp≦Wnとしたので、集積度の高いCMOSを提供
することができる。
装置では、PMOSFETのゲート長LpとNMOSF
ETのゲート長Lnに関してLp<Lnとしたので、電
流駆動能力バランスがよくなる。また、PMOSFET
のゲート幅WpとNMOSFETのゲート幅Wnに関し
てWp≦Wnとしたので、集積度の高いCMOSを提供
することができる。
【図1】PMOSFETの表面チャネル型と埋込みチャ
ネル型のチャネル長に対するしきい値電圧変化を示す図
である。
ネル型のチャネル長に対するしきい値電圧変化を示す図
である。
【図2】一実施例のCMOS素子を示す断面図である。
【図3】図2の実施例におけるゲート長と飽和電流値を
示す図である。
示す図である。
10,22 ソース/ドレイン領域 12 低濃度N型拡散層 14,24 ゲート酸化膜 16 N型導電型ポリシリコン電極 20 チタンシリサイド層 26 P型導電型ポリシリコン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8238 H01L 27/092
Claims (1)
- 【請求項1】 NMOSFETのゲート電極にN型導電
型ポリシリコンを用い、PMOSFETのゲート電極に
P型導電型ポリシリコンを用いたCMOS半導体装置に
おいて、PMOSFETのゲート長をLpとし、NMO
SFETのゲート長をLnとしたとき、 Lp<Ln であり、ゲート長Ln,Lpがともに0.35μmより
小さく、PMOSFETのゲート幅をWpとし、NMO
SFETのゲート幅をWnとしたとき、 Wp≦Wn であり、かつ、NMOSFETとPMOSFETのソー
ス/ドレイン領域に高融点金属シリサイドが形成されて
いることを特徴とするCMOS半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35180193A JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型cmos半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35180193A JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型cmos半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202010A JPH07202010A (ja) | 1995-08-04 |
JP3244581B2 true JP3244581B2 (ja) | 2002-01-07 |
Family
ID=18419704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35180193A Expired - Fee Related JP3244581B2 (ja) | 1993-12-29 | 1993-12-29 | デュアルゲート型cmos半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3244581B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10256549A (ja) | 1997-03-14 | 1998-09-25 | Nec Corp | 半導体装置及びその製造方法 |
JPH1187727A (ja) | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置 |
JP4054093B2 (ja) | 1997-10-09 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体装置 |
WO2023105679A1 (ja) * | 2021-12-08 | 2023-06-15 | 株式会社ソシオネクスト | Esd保護回路 |
-
1993
- 1993-12-29 JP JP35180193A patent/JP3244581B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH07202010A (ja) | 1995-08-04 |
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Date | Code | Title | Description |
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