JPH04345064A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を有する半導体集
積回路装置およびその製造方法に適用して有効な技術に
関するものである。

【０００２】

【従来の技術】ＳＯＩ技術は、半導体基板上に形成され
た絶縁層上に半導体薄膜層を形成し、その半導体薄膜層
上に半導体集積回路素子（以下、単に集積回路素子とい
う）を形成する技術である。

【０００３】ＳＯＩ構造においては、完全な素子分離が
可能なので、配線−基板間の寄生容量や拡散層容量等を
低減でき、半導体集積回路装置の動作速度を向上させる
ことが可能である。

【０００４】また、ｐｎ接合分離構造の場合に形成され
る寄生ＭＯＳトランジスタやＣＭＯＳ回路の場合に形成
される寄生バイポーラトランジスタ等のような能動的寄
生効果を防止できるので、例えばラッチアップ現象やソ
フトエラー現象のない半導体集積回路装置を構成できる
利点がある。

【０００５】ＳＯＩ技術については、例えば日刊工業新
聞社、昭和６２年９月２９日発行、「ＣＭＯＳデバイス
ハンドブック」Ｐ３８５〜Ｐ４００に記載があり、ＳＯ
Ｉ構造の利点やＳＯＩ基板の形成方法等について詳細に
説明されている。

【０００６】

【発明が解決しようとする課題】ところが、上記従来の
ＳＯＩ技術においては、以下の問題があることを本発明
者は見い出した。

【０００７】すなわち、従来のＳＯＩ構造は、集積回路
素子が形成された半導体薄膜層に静電気等によって大電
流が流れた場合、その半導体薄膜層の下層に絶縁層が形
成されている関係上、その電流を逃がす経路を横方向に
しか形成することができないので、集積回路素子が破壊
され易い問題があった。

【０００８】また、従来のＳＯＩ構造の場合、電流経路
を横方向にしか形成することができないので、静電気等
によって発生した大電流が集積回路素子に悪影響を及ぼ
さないようにその電流を逃がす経路を半導体薄膜層に形
成することは困難であり、保護回路を作り難い問題があ
った。

【０００９】本発明は上記課題に着目してなされたもの
であり、その目的は、ＳＯＩ構造を有する半導体集積回
路装置の保護性能を向上させることのできる技術を提供
することにある。

【００１０】本発明の他の目的は、ＳＯＩ構造を有する
半導体集積回路装置における保護回路を容易に形成する
ことのできる技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、請求項１記載の発明は、半導体
基板上に形成された絶縁層上に半導体層を形成し、前記
半導体層に所定の集積回路素子を形成してなる半導体集
積回路装置であって、前記所定の集積回路素子を保護す
る保護回路素子を、前記半導体基板に形成した半導体集
積回路装置構造とするものである。

【００１４】

【作用】上記した請求項１記載の発明によれば、集積回
路素子が形成された半導体層と絶縁された半導体基板に
、静電気等により発生した大電流を逃がすので、その電
流に起因する集積回路素子の劣化や破壊を抑制すること
ができる。

【００１５】また、静電気等により発生した大電流を半
導体基板に逃がすので、その電流の経路を充分確保する
ことができる。その上、半導体基板と半導体層とは絶縁
されているので、その電流が半導体層上の集積回路素子
に悪影響を及ぼさない。

【００１６】

【実施例１】図１は本発明の一実施例である半導体集積
回路装置の入力回路部の要部断面図、図２はその半導体
集積回路装置の保護回路素子を示す要部断面図、図３は
その保護回路素子の変形例を示す要部断面図、図４はそ
の半導体集積回路装置の入力回路部の回路図、図５〜図
１２はその半導体集積回路装置の製造工程中の要部断面
図である。

【００１７】本実施例１の半導体集積回路装置は、図４
に示すように、例えば入力回路としてＣＭＯＳ（Ｃｏｍ
ｐｌｉｍｅｎｔａｒｙ　ＭＯＳ）インバータ回路１を有
する。

【００１８】ただし、入力回路は、ＣＭＯＳインバータ
回路１に限定されるものではなく種々変更可能である。

【００１９】ＣＭＯＳインバータ回路１は、ｐチャネル
ＭＯＳ・ＦＥＴ（以下、単にｐＭＯＳという）２と、ｎ
チャネルＭＯＳ・ＦＥＴ（以下、単にｎＭＯＳという）
３とが、電源ラインＶＤＤ／接地ラインＶＳＳ間に直列
に接続されて構成されている。

【００２０】ＣＭＯＳインバータ回路１の入力と、ボン
ディングパッドＢＰとの間には、例えば保護回路素子で
ある入力保護ｎＭＯＳ４および入力保護抵抗５が電気的
に接続されている。

【００２１】その入力回路部の断面を図１および図２に
示す。半導体基板６は、例えばｐ形のシリコン（Ｓｉ）
単結晶からなり、その上層には、例えば二酸化ケイ素（
ＳｉＯ２）からなる絶縁層７が形成されている。

【００２２】絶縁層７の上層には、例えばエピタキシャ
ルＳｉ単結晶からなる半導体層８が形成されている。半
導体層８は、集積回路素子を形成するための層である。

【００２３】すなわち、本実施例１の半導体集積回路装
置は、絶縁層７上に半導体層８が形成された、いわゆる
ＳＯＩ構造を有している。

【００２４】半導体層８には、例えばＳｉＯ２　からな
るフィールド絶縁膜９ａ〜９ｃが形成されている。これ
は、隣接する集積回路素子間を電気的に分離するための
膜である。

【００２５】フィールド絶縁膜９ａ〜９ｃのうちのフィ
ールド絶縁膜９ａ，９ｂに囲まれた集積回路素子領域に
は、上記したｎＭＯＳ３が形成されている。

【００２６】ｎＭＯＳ３は、半導体層８ａに形成された
ソース領域３ａおよびドレイン領域３ｂと、半導体層８
ａ上に形成されたゲート絶縁膜３ｃと、ゲート絶縁膜３
ｃ上に形成されたゲート電極３ｄとから構成されている
。

【００２７】半導体層８ａには、例えばｐ形不純物であ
るホウ素が導入されている。ソース領域３ａおよびドレ
イン領域３ｂには、例えばｎ形不純物であるヒ素（Ａｓ
）が導入されている。

【００２８】ソース領域３ａは、半導体層８上に堆積さ
れた絶縁膜１０に穿孔された接続孔１１ａを通じて、例
えばアルミニウム（Ａｌ）またはＡｌ合金からなるソー
ス電極１２に電気的に接続されている。ソース電極１２
は、接地ラインＶＳＳに電気的に接続されている。

【００２９】また、ドレイン領域３ｂは、絶縁膜１０に
穿孔された接続孔１１ｂを通じて、例えばＡｌまたはＡ
ｌ合金からなる金属配線１３に電気的に接続されている
。

【００３０】ゲート絶縁膜３ｃは、例えばＳｉＯ２　か
らなる。また、ゲート電極３ｄは、所定の不純物が導入
された低抵抗ポリシリコンからなる。

【００３１】なお、ゲート電極３ｄの側壁には、例えば
ＳｉＯ２　からなる側壁絶縁膜１４ａが形成されている
。 すなわち、ｎＭＯＳ３は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ）構造を有している。

【００３２】一方、フィールド絶縁膜９ｂ，９ｃに囲ま
れた集積回路素子領域には、上記したｐＭＯＳ２が形成
されている。

【００３３】ｐＭＯＳ２は、半導体層８ｂに形成された
ソース領域２ａおよびドレイン領域２ｂと、半導体層８
ｂ上に形成されたゲート絶縁膜２ｃと、ゲート絶縁膜２
ｃ上に形成されたゲート電極２ｄとから構成されている
。

【００３４】半導体層８ｂには、例えばｎ形不純物であ
るリンが導入されている。ソース領域２ａおよびドレイ
ン領域２ｂには、例えばｐ形不純物であるホウ素が導入
されている。

【００３５】ｐＭＯＳ２のソース領域２ａは、絶縁膜１
０に穿孔された接続孔１１ｃを通じて、例えばＡｌまた
はＡｌ合金からなるソース電極１５に電気的に接続され
ている。ソース電極１５は、電源ラインＶＤＤに電気的
に接続されている。

【００３６】また、ｎＭＯＳ３のドレイン領域３ｂは、
絶縁膜１０の穿孔された接続孔１１ｄを通じて上記した
金属配線１３に電気的に接続されている。

【００３７】ゲート絶縁膜２ｃは、例えばＳｉＯ２　か
らなる。また、ゲート電極２ｄは、所定の不純物が導入
された低抵抗ポリシリコンからなる。

【００３８】なお、ゲート電極２ｄの側壁には、例えば
ＳｉＯ２　からなる側壁絶縁膜１４ｂが形成されている
。 すなわち、ｐＭＯＳ２もＬＤＤ構造を有している。

【００３９】ところで、本実施例１においては、上記し
た入力保護ｎＭＯＳ４（図１参照）および入力保護抵抗
５（図２参照）が、半導体基板６に形成されている。

【００４０】すなわち、本実施例１の半導体集積回路装
置においては、静電気等によって発生した大電流を、半
導体基板６に逃がすようになっている。

【００４１】このため、その電流を逃がす経路を充分確
保することができる上、半導体基板６と半導体層８とは
絶縁されているので、その電流が半導体層８の集積回路
素子に悪影響を及ぼすこともない。

【００４２】入力保護ｎＭＯＳ４は、図１に示すように
、半導体基板６に形成されたソース領域（第一不純物領
域）４ａと、半導体基板６に形成されたドレイン領域（
第二不純物領域）４ｂと、ゲート絶縁膜４ｃと、ゲート
絶縁膜４ｃ上のゲート電極４ｄとから構成されている。

【００４３】ソース領域４ａおよびドレイン領域４ｂに
は、例えばｎ形不純物であるＡｓが導入されている。ソ
ース領域４ａおよびドレイン領域４ｂは、絶縁層７およ
び半導体層８に形成された孔（基板露出孔）１６，１６
の底部に形成されている。

【００４４】なお、孔１６の側壁には、側壁絶縁膜１４
ｃが形成されている。これは、上記した側壁絶縁膜１４
ａ，１４ｂを形成した際に同時に形成された膜である。

【００４５】ソース領域４ａは、絶縁膜１０に穿孔され
た接続孔１１ｅを通じて、例えばＡｌまたはＡｌ合金か
らなるソース電極１７と電気的に接続されている。

【００４６】ドレイン領域４ｂは、絶縁膜１０に穿孔さ
れた接続孔１１ｆを通じて、例えばＡｌまたはＡｌ合金
からなる金属配線１８と電気的に接続されている。

【００４７】ゲート絶縁膜４ｃは、上記した絶縁層７の
一部分である。また、ゲート電極４ｄは、上記した半導
体層８の一部分であり、絶縁膜１０に穿孔された接続孔
１１ｇを通じて金属配線１８と電気的に接続されている
。ゲート電極４ｄには、例えばｎ形不純物であるリンま
たはＡｓが所定量導入されている。

【００４８】なお、入力保護ｎＭＯＳ４のしきい値電圧
は、例えば１０〜２０Ｖである。

【００４９】次に、入力保護抵抗５を図２により説明す
る。入力保護抵抗５は、半導体基板６上の不純物領域（
第八不純物領域）５ａによって形成されている。

【００５０】不純物領域５ａは、絶縁層７および半導体
層８に穿孔された孔１６の底部に形成されている。

【００５１】不純物領域５ａの上面両端には、絶縁膜１
０に穿孔された接続孔１１ｈ，１１ｉを通じて、例えば
ＡｌまたはＡｌ合金からなる引出し電極１９，２０がそ
れぞれ電気的に接続されている。入力保護抵抗５は、引
出し電極１９，２０間に形成されている。

【００５２】不純物領域５ａには、例えばｐ形不純物で
あるホウ素が導入されている。入力保護抵抗５の抵抗値
は、不純物領域５ａの不純物濃度によって設定されてい
る。

【００５３】その不純物濃度は、例えば１×１０１６〜
１×１０２０個／ｃｍ３　である。

【００５４】また、入力保護抵抗５は、図３に示すよう
な構造としても良い。すなわち、半導体基板６上に不純
物領域（第九不純物領域）５ａ１　と不純物領域（第十
不純物領域）５ａ２　とを形成し、不純物領域５ａ１　
，５ａ２　間の半導体基板６の抵抗値を所定値に設定す
ることによって入力保護抵抗５を形成しても良い。

【００５５】なお、この場合の半導体基板６の不純物濃
度は、例えば１×１０１６〜１×１０２０個／ｃｍ３　
である。 また、不純物領域５ａ１　，５ａ２　には、例えばｐ形
不純物であるホウ素が所定量導入されている。

【００５６】このようなＳＯＩ構造を有する半導体集積
回路装置を製造するには、例えば次のようにする。これ
を図５〜図１２によって説明する。なお、説明を簡単に
するため、上記した入力保護抵抗５の形成工程の説明は
省略する。

【００５７】まず、図５に示すように、絶縁層７上に、
例えばエピタキシャル法によってｐ形Ｓｉ単結晶からな
る半導体層８を形成し、ＳＯＩ基板２１を形成する。

【００５８】続いて、図示はしないが、半導体層８にお
いて上記したｐＭＯＳ２（図１参照）が形成される領域
にｎ形不純物であるリンを導入する。

【００５９】その後、図６に示すように、半導体層８に
、例えばＬＯＣＯＳ法によってフィールド絶縁膜９ａ〜
９ｃを形成した後、例えば熱酸化法によって半導体層８
ａ，８ｂ上にゲート絶縁膜３ｃ，２ｃを形成する。

【００６０】次いで、ＳＯＩ基板２１上にポリシリコン
膜（図示せず）を堆積した後、これをフォトリソグラフ
ィ技術によってパターニングして、ゲート絶縁膜２ｃ，
３ｃ上にゲート電極２ｄ，３ｄを形成する。

【００６１】続いて、ＳＯＩ基板２１上にフォトレジス
ト（以下、単にレジストという）２２ａを塗布した後、
そのレジスト２２ａをパターンニングして、ＳＯＩ基板
２１上に、図７に示すようなレジストパターン２２ａ１
　を形成する。

【００６２】その後、レジストパターン２２ａ１　をマ
スクとして絶縁層７および半導体層８を、例えばウェッ
トエッチング法により除去し、半導体基板６に達する孔
（基板露出孔）１６，１６を形成する。

【００６３】次いで、レジストパターン２２ａ１　を除
去した後、ＳＯＩ基板２１上に、図８に示すようなレジ
ストパターン２２ｂを形成する。

【００６４】続いて、これをマスクとして上記したｎＭ
ＯＳ３（図１参照）の形成される領域の半導体層８ａお
よび孔１６，１６の底部の半導体基板６に、例えばｎ形
不純物であるリンをイオン注入法等によって注入し、熱
処理を施して浅い不純物領域３ａ１　，３ｂ１　，４ａ
１　，４ｂ１　を形成する。

【００６５】その後、レジストパターン２２ｂを除去し
、ｎＭＯＳ３の領域と同様にしてｐＭＯＳ２の領域にも
、図９に示すように、浅い不純物領域２ａ１，２ｂ１　
を形成する。ただし、この場合は、例えばｐ形不純物で
あるホウ素を導入する。

【００６６】次いで、ゲート電極２ｄ，３ｄの側壁に側
壁絶縁膜１４ａ，１４ｂを形成する。この時、孔１６の
側壁に側壁絶縁膜１４ｃが形成される。

【００６７】なお、側壁絶縁膜１４ａ〜１４ｃは、例え
ばＳｉＯ２　からなる絶縁膜（図示せず）をＳＯＩ基板
２１上に形成した後、その絶縁膜をＲＩＥ（Ｒｅａｃｔ
ｉｖｅ　Ｉｏｎ　Ｅｔｈｉｎｇ）法等のような異法性エ
ッチングによって除去することにより形成する。

【００６８】続いて、ＳＯＩ基板２１上に、図１０に示
すようなレジストパターン２２ｃを形成する。

【００６９】その後、これをマスクとしてｎＭＯＳ３の
形成される領域の半導体層８ａおよび孔１６，１６の底
部の半導体基板６に、例えばｎ形不純物であるＡｓをイ
オン注入法等によって注入する。

【００７０】そして、熱処理を施してソース領域３ａ，
４ａおよびドレイン領域３ｂ，４ｂを形成し、半導体層
８ａ上にｎＭＯＳ３を形成するとともに、半導体基板６
に入力保護ｎＭＯＳ４を形成する。

【００７１】次いで、レジストパターン２２ｃを除去し
、ｎＭＯＳ３と同様にしてｐＭＯＳ２の領域にも、図１
１に示すように、ソース領域２ａおよびドレイン領域２
ｂを形成し、ｐＭＯＳ２を形成する。ただし、この場合
は、例えばｐ形不純物であるホウ素を導入する。

【００７２】続いて、ＳＯＩ基板２１上に、例えばＣＶ
Ｄ法等によって絶縁膜１０を堆積した後、絶縁膜１０に
、例えばウェットエッチング法等によって接続孔１１ａ
〜１１ｇを同時に形成する。

【００７３】その後、図１２に示すように、ＳＯＩ基板
上に、例えばスパッタリング法によってＡｌまたはＡｌ
合金からなる金属膜２３を堆積した後、金属膜２３をフ
ォトリソグラフィ技術によってパターンニングして、図
１に示した半導体集積回路装置を製造する。

【００７４】以上、本実施例１によれば、以下の効果を
得ることが可能となる。

【００７５】（１）．ＳＯＩ構造を有する半導体集積回
路装置において、半導体基板６に入力保護ｎＭＯＳ４お
よび入力保護抵抗５を形成し、静電気等によって発生し
た大電流を半導体基板６に逃がすことにより、その電流
に起因する集積回路素子の劣化や破壊を抑制することが
可能となる。

【００７６】（２）．静電気等によって発生した大電流
を半導体基板６に逃がすので、その電流を逃がす経路を
充分確保することができる。その上、半導体基板６と半
導体層８とは絶縁されているので、半導体基板６に流さ
れた電流が半導体層８上の集積回路素子に悪影響を及ぼ
すこともない。

【００７７】このため、静電気等によって発生した大電
流を逃がす経路を容易に形成することができる。すなわ
ち、ＳＯＩ構造を有する半導体集積回路装置の入力保護
回路を容易に形成することが可能となる。

【００７８】（３）．上記（１）　，（２）　により、
ＳＯＩ構造を有する半導体集積回路装置の保護性能を向
上させることができるので、その半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。

【００７９】

【実施例２】図１３〜図１７は本発明の他の実施例であ
る半導体集積回路装置の製造工程中の要部断面図である
。

【００８０】図１３に示すように、ＳＯＩ基板２１の半
導体層８には、前記実施例１で説明したｐＭＯＳ２およ
びｎＭＯＳ３が形成されている。

【００８１】ｐＭＯＳ２およびｎＭＯＳ３は、ＳＯＩ基
板２１上に堆積された絶縁膜１０によって被覆されてい
る。

【００８２】ただし、この段階のＳＯＩ基板２１には、
前記実施例１で説明した入力保護ｎＭＯＳ４（図１参照
）は形成されていない。

【００８３】なお、フィールド絶縁膜９ａ，９ｄに囲ま
れた領域の半導体層８ｃは、前記入力保護ｎＭＯＳ４の
ゲート電極４ｄとなる部分である。

【００８４】このようなＳＯＩ基板２１の絶縁膜１０に
、まず、図１４に示すように、半導体基板６に達する接
続孔２４，２４および接続孔１１ａ〜１１ｄ，１１ｇを
レジストパターン（図示せず）をマスクとして、例えば
ウェットエッチング法によって形成する。

【００８５】続いて、ＳＯＩ基板２１上に、図１５に示
すようなレジストパターン２２ｄを形成した後、これを
マスクとして半導体基板６に、例えばｎ形不純物である
Ａｓをイオン注入法等によって注入する。

【００８６】その後、ＳＯＩ基板２１に熱処理を施して
ソース領域４ａおよびドレイン領域４ｂを形成し、半導
体基板６に入力保護ｎＭＯＳ４を形成する。

【００８７】次いで、レジストパターン２２ｄを除去し
た後、図１６に示すように、ＳＯＩ基板２１上に、例え
ばスパッタリング法等によってＡｌまたはＡｌ合金から
なる金属膜２３を堆積する。

【００８８】その後、金属膜２３を、図１７に示すよう
にパターンニングして、ＳＯＩ基板２１上にＣＭＯＳイ
ンバータ回路１およびその入力保護回路を形成する。

【００８９】したがって、本実施例２においても前記実
施例１と同様の効果を得ることが可能となる。

【００９０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００９１】例えば前記実施例１，２においては、半導
体基板に入力保護回路素子を形成した場合について説明
したが、これに限定されるものではなく、半導体基板に
出力保護回路素子を形成しても良い。

【００９２】また、前記実施例１，２においては、保護
回路素子がＭＯＳトランジスタおよび抵抗である場合に
ついて説明したが、これに限定されるものではなく種々
変更可能であり、例えば保護回路素子をダイオードとし
ても良い。

【００９３】図１８に保護ダイオード２５を示す。保護
ダイオード２５は、半導体基板６と、その主面に形成さ
れた不純物領域（第三不純物領域）２５ａとの接合部に
形成されている。

【００９４】この場合、不純物領域２５ａには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。不純物
領域２５ａは、例えばＡｌまたはＡｌ合金からなる引出
し電極２６によって絶縁膜１０上に引き出されている。

【００９５】なお、図示はしないが、保護ダイオード２
５の他の電極も、絶縁膜１０に形成された所定の接続孔
を通じて絶縁膜１０上に引き出されている。

【００９６】また、例えば保護回路素子をバイポーラト
ランジスタとしても良い。図１９に保護回路用の横形バ
イポーラトランジスタ２７を示す。

【００９７】横形バイポーラトランジスタ２７は、半導
体基板６に形成されたエミッタ領域（第四不純物領域）
２７ｅと、コレクタ領域（第五不純物領域）２７ｃと、
それらの領域２７ｅ，２７ｃ間の半導体基板６部分によ
って形成されたベース領域２７ｂとから構成されている
。

【００９８】エミッタ領域２７ｅおよびコレクタ領域２
７ｃには、例えばｎ形不純物であるリンまたはＡｓが導
入されている。

【００９９】エミッタ領域２７ｅ、コレクタ領域２７ｃ
は、例えばＡｌまたはＡｌ合金からなるエミッタ電極２
８、コレクタ電極２９によって、それぞれ絶縁膜１０上
に引き出されている。

【０１００】なお、図示はしないが、ベース領域２７ｂ
も絶縁膜１０に形成された接続孔を通じて絶縁膜１０上
に引き出されている。

【０１０１】また、図２０に保護回路用の縦形バイポー
ラトランジスタ３０を示す。縦形バイポーラトランジス
タ３０は、半導体基板６の主面側に形成されたコレクタ
領域（第六不純物領域）３０ｃと、半導体基板６の裏面
側に形成されたエミッタ領域（第七不純物領域）３０ｅ
と、それら領域３０ｃ，３０ｅ間の半導体基板６部分に
よって形成されたベース領域３０ｂとから構成されてい
る。

【０１０２】エミッタ領域３０ｅおよびコレクタ領域３
０ｃには、例えばｎ形不純物であるリンまたはＡｓが導
入されている。

【０１０３】コレクタ領域３０ｃは、例えばＡｌまたは
Ａｌ合金からなるコレクタ電極３１によって絶縁膜１０
上に引き出されている。

【０１０４】なお、図示はしないが、ベース領域３０ｂ
も、絶縁膜１０に形成された接続孔を通じて絶縁膜１０
上に引き出されている。また、エミッタ領域３０ｅは、
半導体基板６の裏面側から引き出されている。

【０１０５】また、前記実施例１，２においては、半導
体層にフィールド絶縁膜を形成した後、半導体基板に達
する基板露出孔を形成した場合について説明したが、こ
れに限定されるものではなく、例えば図２１に示すよう
に半導体基板６に達する孔１６を形成した後、図２２に
示すようにフィールド絶縁膜９ａ〜９ｃを形成しても良
い。

【０１０６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ回路を有する半導体集積回路装置に適用した場合につ
いて説明したが、これに限定されず種々適用可能であり
、例えばバイポーラトランジスタ回路またはバイポーラ
−ＣＭＯＳ混在回路を有する半導体集積回路装置等、Ｓ
ＯＩ構造を有する他の半導体集積回路装置に適用するこ
とも可能である。

【０１０７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【０１０８】すなわち、請求項１記載の発明によれば、
集積回路素子が形成された半導体層と絶縁された半導体
基板に静電気等により発生した大電流を逃がすので、そ
の電流に起因する集積回路素子の劣化や破壊を抑制する
ことが可能となる。

【０１０９】また、静電気等により発生した大電流を半
導体基板に逃がすので、その電流の経路を充分確保する
ことができる。その上、半導体基板と半導体層とは絶縁
されているので、その電流が半導体層上の集積回路素子
に悪影響を及ぼさない。

【０１１０】このため、静電気等により発生した大電流
を逃がす経路を容易に形成することができる。すなわち
、ＳＯＩ構造を有する半導体集積回路装置の入力または
出力保護回路を容易に形成することが可能となる。

【０１１１】これらの結果、ＳＯＩ構造を有する半導体
集積回路装置の保護性能を向上させることができるので
、その半導体集積回路装置の歩留りおよび信頼性を向上
させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
入力回路部における要部断面図である。

【図２】図１の半導体集積回路装置の保護回路素子を示
す要部断面図である。

【図３】本発明の他の実施例である半導体集積回路装置
の保護回路素子を示す要部断面図である。

【図４】図１の半導体集積回路装置の入力回路部の回路
図である。

【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。

【図６】図５に続く図１の半導体集積回路装置の製造工
程中の要部断面図である。

【図７】図６に続く図１の半導体集積回路装置の製造工
程中の要部断面図である。

【図８】図７に続く図１の半導体集積回路装置の製造工
程中の要部断面図である。

【図９】図８に続く図１の半導体集積回路装置の製造工
程中の要部断面図である。

【図１０】図９に続く図１の半導体集積回路装置の製造
工程中の要部断面図である。

【図１１】図１０に続く図１の半導体集積回路装置の製
造工程中の要部断面図である。

【図１２】図１１に続く図１の半導体集積回路装置の製
造工程中の要部断面図である。

【図１３】本発明の他の実施例である半導体集積回路装
置の製造工程中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１８】本発明の他の実施例である半導体集積回路装
置の保護回路素子を示す要部断面図である。

【図１９】本発明の他の実施例である半導体集積回路装
置の保護回路素子を示す要部断面図である。

【図２０】本発明の他の実施例である半導体集積回路装
置の保護回路素子を示す要部断面図である。

【図２１】本発明の他の実施例である半導体集積回路装
置の製造工程中の要部断面図である。

【図２２】図２１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【符号の説明】

１　　ＣＭＯＳインバータ回路 ２　　ｐＭＯＳ ２ａ　　ソース領域 ２ａ１　　　浅い不純物領域 ２ｂ　　ドレイン領域 ２ｂ１　　　浅い不純物領域 ２ｃ　　ゲート絶縁膜 ２ｄ　　ゲート電極 ３　　ｎＭＯＳ ３ａ　　ソース領域 ３ａ１　　　浅い不純物領域 ３ｂ　　ドレイン領域 ３ｂ１　　　浅い不純物領域 ３ｃ　　ゲート絶縁膜 ３ｄ　　ゲート電極 ４　　入力保護ｎＭＯＳ（保護回路素子）４ａ　　ソー
ス領域（第一不純物領域）４ａ１　　　浅い不純物領域 ４ｂ　　ドレイン領域（第二不純物領域）４ｂ１　　　
浅い不純物領域 ４ｃ　　ゲート絶縁膜 ４ｄ　　ゲート電極 ５　　入力保護抵抗（保護回路素子） ５ａ　　不純物領域（第八不純物領域）５ａ１　　　不
純物領域（第九不純物領域）５ａ２　　　不純物領域（
第十不純物領域）６　　半導体基板 ７　　絶縁層 ８　　半導体層 ８ａ　　半導体層 ８ｂ　　半導体層 ９ａ　　フィールド絶縁膜 ９ｂ　　フィールド絶縁膜 ９ｃ　　フィールド絶縁膜 ９ｄ　　フィールド絶縁膜 １０　　絶縁膜 １１ａ　　接続孔 １１ｂ　　接続孔 １１ｃ　　接続孔 １１ｄ　　接続孔 １１ｅ　　接続孔 １１ｆ　　接続孔 １１ｇ　　接続孔 １１ｈ　　接続孔 １１ｉ　　接続孔 １２　　ソース電極 １３　　金属配線 １４ａ　　側壁絶縁膜 １４ｂ　　側壁絶縁膜 １４ｃ　　側壁絶縁膜 １５　　ソース電極 １６　　孔（基板露出孔） １７　　ソース電極 １８　　金属配線 １９　　引出し電極 ２０　　引出し電極 ２１　　ＳＯＩ基板 ２２ａ　　レジスト ２２ａ１　　　レジストパターン ２２ｂ　　レジストパターン ２２ｃ　　レジストパターン ２２ｄ　　レジストパターン ２３　　金属膜 ２４　　孔 ２５　　保護ダイオード（保護回路素子）２５ａ　　不
純物領域（第三不純物領域）２６　　引出し電極 ２７　　横形バイポーラトランジスタ（保護回路素子）
２７ｂ　　ベース領域 ２７ｃ　　コレクタ領域（第五不純物領域）２７ｅ　　
エミッタ領域（第四不純物領域）２８　　エミッタ電極 ２９　　コレクタ電極 ３０　　縦形バイポーラトランジスタ（保護回路素子）
３０ｂ　　ベース領域 ３０ｃ　　コレクタ領域（第六不純物領域）３０ｅ　　
エミッタ領域（第七不純物領域）３１　　コレクタ電極 ＶＤＤ　　電源ライン ＶＳＳ　　接地ライン

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成された絶縁層上に
   半導体層を形成し、前記半導体層に所定の半導体集積回
   路素子を形成してなる半導体集積回路装置であって、前
   記所定の半導体集積回路素子を保護する保護回路素子を
   、前記半導体基板に形成したことを特徴とする半導体集
   積回路装置。
2. 【請求項２】　　前記保護回路素子が、前記半導体基板
   に形成された第一不純物領域からなるソース領域と、前
   記半導体基板において前記第一不純物領域から所定の間
   隔をおいて形成された第二不純物領域からなるドレイン
   領域と、前記ソース領域およびドレイン領域間の上方の
   前記絶縁層からなるゲート絶縁膜と、前記ゲート絶縁膜
   上の前記半導体層からなるゲート電極とからなるＭＯＳ
   トランジスタであることを特徴とする請求項１記載の半
   導体集積回路装置。
3. 【請求項３】　　前記保護回路素子が、前記半導体基板
   と前記半導体基板に形成された第三不純物領域との接合
   部に形成されたダイオードであることを特徴とする請求
   項１記載の半導体集積回路装置。
4. 【請求項４】　　前記保護回路素子が、前記半導体基板
   に形成された第四不純物領域からなるエミッタ領域と、
   前記半導体基板において前記エミッタ領域から所定の間
   隔をおいて形成された第五不純物領域からなるコレクタ
   領域と、前記エミッタ領域およびコレクタ領域の間の半
   導体基板部分に形成されたベース領域とからなる横形バ
   イポーラトランジスタであることを特徴とする請求項１
   記載の半導体集積回路装置。
5. 【請求項５】　　前記保護回路素子が、前記半導体基板
   の主面側に半導体基板に導入された不純物と異なる導電
   形の不純物が導入されてなる第六不純物領域と、前記半
   導体基板の裏面側に半導体基板に導入された不純物と異
   なる導電形の不純物が導入されてなる第七不純物領域と
   、前記第六不純物領域と第七不純物領域との間の半導体
   基板部分とからなる縦形バイポーラトランジスタである
   ことを特徴とする請求項１記載の半導体集積回路装置。
6. 【請求項６】　　前記保護回路素子が、前記半導体基板
   に形成された第八不純物領域からなる不純物抵抗である
   ことを特徴とする請求項１記載の半導体集積回路装置。
7. 【請求項７】　　前記保護回路素子が、前記半導体基板
   に形成された第九不純物領域と、前記第九不純物領域か
   ら所定の間隔をおいて形成された第十不純物領域との間
   の半導体基板部分によって形成された抵抗であることを
   特徴とする請求項１記載の半導体集積回路装置。
8. 【請求項８】　　請求項１記載の半導体集積回路装置の
   製造方法であって、前記半導体基板に達する基板露出孔
   を形成した後、前記半導体層に半導体集積回路素子を構
   成する不純物領域を形成する際、前記基板露出孔の底部
   に、前記保護回路素子を構成する不純物領域を同時に形
   成することを特徴とする半導体集積回路装置の製造方法
   。