JPH07101717B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07101717B2 JPH07101717B2 JP62075314A JP7531487A JPH07101717B2 JP H07101717 B2 JPH07101717 B2 JP H07101717B2 JP 62075314 A JP62075314 A JP 62075314A JP 7531487 A JP7531487 A JP 7531487A JP H07101717 B2 JPH07101717 B2 JP H07101717B2
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- JP
- Japan
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- forming
- type
- bipolar transistor
- well
- region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にCMOS型電界
効果トランジスタとバイポーラトランジスタを同一基板
上に有する半導体装置の製造方法に関する。
効果トランジスタとバイポーラトランジスタを同一基板
上に有する半導体装置の製造方法に関する。
バイポーラトランジスタとCMOS型電界効果トランジスタ
(以下CMOSトランジスタと記す)を同一基板に形成した
集積回路(以下Bi−CMOS ICと記す)は、CMOSトランジ
スタの低消費電力動作とバイポーラトランジスタの高速
動作,高駆動能力を同時に実現出来ることから、近年多
くその製造が報告されている。
(以下CMOSトランジスタと記す)を同一基板に形成した
集積回路(以下Bi−CMOS ICと記す)は、CMOSトランジ
スタの低消費電力動作とバイポーラトランジスタの高速
動作,高駆動能力を同時に実現出来ることから、近年多
くその製造が報告されている。
以下、第3図を用いて従来のBi−CMOSICの製造方法につ
いて説明する。
いて説明する。
まず、P型基板1にN+型埋込層2を形成し、その上にP
型エピタキシャル層3を成長させ、PチャネルMOSトラ
ンジスタ形成領域とバイポーラトランジスタ形成領域に
Nウェル4A,4Bをそれぞれ形成する。次に、素子分離酸
化膜5,ゲート酸化膜10を形成後、バイポーラトランジス
タのベース領域8,多結晶シリコンからなるゲート電極6
を形成する。
型エピタキシャル層3を成長させ、PチャネルMOSトラ
ンジスタ形成領域とバイポーラトランジスタ形成領域に
Nウェル4A,4Bをそれぞれ形成する。次に、素子分離酸
化膜5,ゲート酸化膜10を形成後、バイポーラトランジス
タのベース領域8,多結晶シリコンからなるゲート電極6
を形成する。
以下、バイポーラトランジスタのエミッタ及びNチャネ
ルMOSトランジスタのソース・ドレイン領域を形成し、
次にPチャネルMOSトランジスタのソース・ドレイン領
域を形成してBi−CMOS ICを完成させる。
ルMOSトランジスタのソース・ドレイン領域を形成し、
次にPチャネルMOSトランジスタのソース・ドレイン領
域を形成してBi−CMOS ICを完成させる。
以上最近のBi−CMOSプロセスの一例を示したが、このプ
ロセスによればバイポーラトランジスタのコレクタ領域
となるNウェル4BとPチャネルMOSトランジスタ形成領
域のNウェル4Aとを同時に形成しているため、Pチャネ
ルMOSトランジスタを微細化する際、ゲート酸化膜の薄
膜化と共にNウェル濃度を上げるが、この時同時にバイ
ポーラトランジスタを形成するNウェル4Bも同様に濃度
が上ってしまう。このためMOSトランジスタの微細化を
進めていくと、バイポーラトランジスタのコレクタ−ベ
ース接合の耐圧が下がりバイポーラトランジスタの最大
動作電圧が低下してしまうと共に、コレクタ−ベース接
合容量が増加し、バイポーラトランジスタの高速動作の
防げとなるという欠点がある。
ロセスによればバイポーラトランジスタのコレクタ領域
となるNウェル4BとPチャネルMOSトランジスタ形成領
域のNウェル4Aとを同時に形成しているため、Pチャネ
ルMOSトランジスタを微細化する際、ゲート酸化膜の薄
膜化と共にNウェル濃度を上げるが、この時同時にバイ
ポーラトランジスタを形成するNウェル4Bも同様に濃度
が上ってしまう。このためMOSトランジスタの微細化を
進めていくと、バイポーラトランジスタのコレクタ−ベ
ース接合の耐圧が下がりバイポーラトランジスタの最大
動作電圧が低下してしまうと共に、コレクタ−ベース接
合容量が増加し、バイポーラトランジスタの高速動作の
防げとなるという欠点がある。
本発明の目的は、バイポーラトランジスタの特性を劣化
させることなくCMOSトランジスタの微細化が可能な半導
体装置の製造方法を提供することにある。
させることなくCMOSトランジスタの微細化が可能な半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、P型半導体基板上に
N+型埋込層を形成したのち全面にP型エピタキシャル層
を形成する工程と、前記N+型埋込層上の前記エピタキシ
ャル層にN+型埋込層に接続し、バイポーラトランジスタ
及びCMOSトランジスタのPチャネルMOSトランジスタ形
成領域となるNウェルをそれぞれ形成する工程と、ホウ
素をイオン注入し前記バイポーラトランジスタ形成領域
となるNウェルのN型不純物濃度を下げる工程と、N型
不純物濃度の低下した前記Nウェルの上部にベース領域
を形成する工程とを含んで構成される。
N+型埋込層を形成したのち全面にP型エピタキシャル層
を形成する工程と、前記N+型埋込層上の前記エピタキシ
ャル層にN+型埋込層に接続し、バイポーラトランジスタ
及びCMOSトランジスタのPチャネルMOSトランジスタ形
成領域となるNウェルをそれぞれ形成する工程と、ホウ
素をイオン注入し前記バイポーラトランジスタ形成領域
となるNウェルのN型不純物濃度を下げる工程と、N型
不純物濃度の低下した前記Nウェルの上部にベース領域
を形成する工程とを含んで構成される。
以下、本発明の実施例について図面を用いて説明する。
第1図(a),(b)は本発明の一実施例を説明するた
めの半導体チップの断面図である。
めの半導体チップの断面図である。
先ず、第1図(a)に示す様に、P型基板1にN+型埋込
層2を形成したのち全面にP型エピタキシャル層3を2
〜5μm程度の厚さに成長させる。次で、N+型埋込層2
上のエピタキシャル層3にPチャネルMOSトランジスタ
形成領域とバイポーラトランジスタ形成領域となるNウ
ェル4A,4Bを形成する。
層2を形成したのち全面にP型エピタキシャル層3を2
〜5μm程度の厚さに成長させる。次で、N+型埋込層2
上のエピタキシャル層3にPチャネルMOSトランジスタ
形成領域とバイポーラトランジスタ形成領域となるNウ
ェル4A,4Bを形成する。
次に、第1図(b)に示す様に、素子分離酸化膜5,ゲー
ト酸化膜10を形成したのち多結晶シリコンからなるゲー
ト電極6及びN+型コレクタコンタクト領域7を形成す
る。次に、Nウェル4Bを除いてホトレジスト等からなる
マスク11を形成し、バイポーラトランジスタのベース領
域を形成する際、100〜200keVでホウ素を1×1011〜1
×1014cm-2程度イオン注入し、ベース接合近傍のNウェ
ル濃度を低下させ、N-ウェル領域9を形成する。次に、
10〜30keVの低加速エネルギーでホウ素をイオン注入す
ることによりベース領域8を形成する。
ト酸化膜10を形成したのち多結晶シリコンからなるゲー
ト電極6及びN+型コレクタコンタクト領域7を形成す
る。次に、Nウェル4Bを除いてホトレジスト等からなる
マスク11を形成し、バイポーラトランジスタのベース領
域を形成する際、100〜200keVでホウ素を1×1011〜1
×1014cm-2程度イオン注入し、ベース接合近傍のNウェ
ル濃度を低下させ、N-ウェル領域9を形成する。次に、
10〜30keVの低加速エネルギーでホウ素をイオン注入す
ることによりベース領域8を形成する。
第1図(b)のA−A′線断面における深さ方向の不純
物の濃度分布を第2図に示す。
物の濃度分布を第2図に示す。
第2図に示したように、バイポーラトランジスタ形成領
域のNウェル4BのN型不純物濃度はホウ素のイオン注入
により低下する。従って、従来のように、バイポーラト
ランジスタのコレクタ−ベース接合の耐圧の低下や、コ
レクタ−ベース接合の容量の増加はなくなる。
域のNウェル4BのN型不純物濃度はホウ素のイオン注入
により低下する。従って、従来のように、バイポーラト
ランジスタのコレクタ−ベース接合の耐圧の低下や、コ
レクタ−ベース接合の容量の増加はなくなる。
以上説明したように本発明によれば、バイポーラトラン
ジスタのベース領域形成の前又は形成後にNウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまでCMOSトランジスタの微細
化及びバイポーラトランジスタの耐圧維持,高速化に対
して防げとなっていたNウェルの濃度に対して、CMOSト
ランジスタ形成領域のNウェルの濃度を自由に設定出来
るため、CMOSトランジスタの微細化が容易にできる効果
がある。
ジスタのベース領域形成の前又は形成後にNウェルに高
加速エネルギーでホウ素をイオン注入しその不純物濃度
を下げることにより、これまでCMOSトランジスタの微細
化及びバイポーラトランジスタの耐圧維持,高速化に対
して防げとなっていたNウェルの濃度に対して、CMOSト
ランジスタ形成領域のNウェルの濃度を自由に設定出来
るため、CMOSトランジスタの微細化が容易にできる効果
がある。
又、バイポーラトランジスタの最高動作電圧を高く維持
出来るだけでなく、コレクタ−ベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
出来るだけでなく、コレクタ−ベース接合容量も減少す
るため、バイポーラトランジスタの高速動作にも有利で
あるという利点がある。
第1図(a),(b)は本発明の一実施例を説明するた
めの半導体チップの断面図、第2図は第1図(b)のA
−A′線断面における不純物の濃度分布を示す図、第3
図は従来の半導体装置の製造方法を説明するための半導
体チップの断面図である。 1……P型基板、2……N+型埋込層、3……P型エピタ
キシャル層、4A,4B……Nウェル、5……素子分離酸化
膜、6……ゲート電極、7……コレクタコンタクト領
域、8……ベース領域、9……N-ウェル、10……ゲート
酸化膜、11……マスク。
めの半導体チップの断面図、第2図は第1図(b)のA
−A′線断面における不純物の濃度分布を示す図、第3
図は従来の半導体装置の製造方法を説明するための半導
体チップの断面図である。 1……P型基板、2……N+型埋込層、3……P型エピタ
キシャル層、4A,4B……Nウェル、5……素子分離酸化
膜、6……ゲート電極、7……コレクタコンタクト領
域、8……ベース領域、9……N-ウェル、10……ゲート
酸化膜、11……マスク。
Claims (1)
- 【請求項1】P型半導体基板上にN+型埋込層を形成した
のち全面にP型エピタキシャル層を形成する工程と、前
記N+型埋込層上の前記エピタキシャル層にN+型埋込層に
接続し、バイポーラトランジスタ及びCMOSトランジスタ
のPチャネルMOSトランジスタ形成領域となるNウェル
をそれぞれ形成する工程と、ホウ素をイオン注入し前記
バイポーラトランジスタ形成領域となるNウェルのN型
不純物濃度を下げる工程と、N型不純物濃度の低下した
前記Nウェルの上部にベース領域を形成する工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62075314A JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63240058A JPS63240058A (ja) | 1988-10-05 |
JPH07101717B2 true JPH07101717B2 (ja) | 1995-11-01 |
Family
ID=13572670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62075314A Expired - Lifetime JPH07101717B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07101717B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2575876B2 (ja) * | 1989-05-17 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
US6130122A (en) * | 1997-07-21 | 2000-10-10 | Texas Instruments Incorporated | Method for forming a BiCMOS integrated circuit with Nwell compensation implant and method |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60167367A (ja) * | 1984-02-09 | 1985-08-30 | Nec Corp | 半導体装置 |
JPS61182253A (ja) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-27 JP JP62075314A patent/JPH07101717B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63240058A (ja) | 1988-10-05 |
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