JP2610906B2 - ＢｉＭＯＳ半導体回路装置の製造方法 - Google Patents
ＢｉＭＯＳ半導体回路装置の製造方法Info
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- JP2610906B2 JP2610906B2 JP62290974A JP29097487A JP2610906B2 JP 2610906 B2 JP2610906 B2 JP 2610906B2 JP 62290974 A JP62290974 A JP 62290974A JP 29097487 A JP29097487 A JP 29097487A JP 2610906 B2 JP2610906 B2 JP 2610906B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はBiMOSないしはBiCMOS回路装置，すなわちバ
イポーラトランジスタと電界効果トランジスタとが共通
の半導体基体内に組み込まれる半導体回路装置の製造方
法に関する。
イポーラトランジスタと電界効果トランジスタとが共通
の半導体基体内に組み込まれる半導体回路装置の製造方
法に関する。
上述のBiMOSないしはBiCMOS回路装置はデイジタル，
アナログ両回路を共通のチップないしは半導体基体内に
組み込むに便利で、種々の用途に重宝されてその適用範
囲が伸びつつあるが、その製作にはバイポーラ工程とMO
SないしはMIS工程とが必要なために工程数がふつうのも
のより多くなって製作費が高くつく問題があり、このた
めバイポーラ工程とMOS工程とを極力共通化して製作を
合理化する工夫が種々なされている。第５図はこの一例
を示すもので、この従来例では電界効果トランジスタの
ソース・ドレイン層の拡散と縦形のバイポーラトランジ
スタのエミッタ層等の拡散とが共通化される。
アナログ両回路を共通のチップないしは半導体基体内に
組み込むに便利で、種々の用途に重宝されてその適用範
囲が伸びつつあるが、その製作にはバイポーラ工程とMO
SないしはMIS工程とが必要なために工程数がふつうのも
のより多くなって製作費が高くつく問題があり、このた
めバイポーラ工程とMOS工程とを極力共通化して製作を
合理化する工夫が種々なされている。第５図はこの一例
を示すもので、この従来例では電界効果トランジスタの
ソース・ドレイン層の拡散と縦形のバイポーラトランジ
スタのエミッタ層等の拡散とが共通化される。
図において半導体基体としては、まず半導体基板１に
例えばｐ形のものを用い、その表面に埋込層２を強いｎ
形で拡散した後にｎ形の比較的高抵抗性のエピタキシャ
ル層３を成長させた上で、その表面から分離層４を強い
ｐ形で基板１に達するまで深く拡散させることにより、
エピタキシャル層を複数個の領域に接合分離したものが
用いられる。図の例ではこの分離された図の左側のエピ
タキシャル層の３内には、それをコレクタ層として縦形
のnpnバイポーラトランジスタ21が作り込まれ、右側の
エピタキシャル層３内には、ｎチャネル電界効果トラン
ジスタ22がそれぞれ作り込まれる。
例えばｐ形のものを用い、その表面に埋込層２を強いｎ
形で拡散した後にｎ形の比較的高抵抗性のエピタキシャ
ル層３を成長させた上で、その表面から分離層４を強い
ｐ形で基板１に達するまで深く拡散させることにより、
エピタキシャル層を複数個の領域に接合分離したものが
用いられる。図の例ではこの分離された図の左側のエピ
タキシャル層の３内には、それをコレクタ層として縦形
のnpnバイポーラトランジスタ21が作り込まれ、右側の
エピタキシャル層３内には、ｎチャネル電界効果トラン
ジスタ22がそれぞれ作り込まれる。
この半導体基体には、電界効果トランジスタ22用には
ウエル層５が，バイポーラトランジスタ21用にはベース
層６がともにｐ形でそれぞれに適した不純物濃度で比較
的深く拡散される。ついで半導体基体の表面上の酸化膜
７が一部取り除かれ、電界効果トランジスタ22を作り込
むべき場所に薄いゲート酸化膜８が付けられるが、この
例ではバイポーラトランジスタ21を作り込むべき場所か
らも酸化膜７が取り除かれて便宜上ゲート酸化膜８によ
って覆われる。さらに、電界効果トランジスタ用のゲー
ト酸化膜８上にゲート９を図示のように設けた上で、フ
ォトレジスト膜10を基体の全面に塗着して、そのフォト
エッチングによりバイポーラトランジスタ21および電界
効果トランジスタ22を作り込むべき場所にそれぞれ窓10
aおよび10bを明ける。電界効果トランジスタ22用の１対
のソース・ドレイン層11はこれらのゲート９とフォトレ
ジスト膜10をマスクとして強いｎ形でｐ形ウエル層５内
に作り込まれるが、この従来例ではバイポーラトランジ
スタ21に対しても同じ導電形のエミッタ層31とコレクタ
接続層32とが、フォトレジスト膜10をマスクとしてそれ
ぞれｐ形のベース層６とｎ形のコレクタ層であるエピタ
キシャル層３内にそれと同時に作り込まれる。このた
め、電界効果トランジスタ側に対してｎ形の不純物を窓
10b内のゲート酸化膜８を通して図の矢印で示すように
イオン注入すると同時に、バイポーラトランジスタ側に
対しても同様に窓10a内のゲート酸化膜８を透過して同
じ不純物をイオン注入した上で、両トランジスタに導入
された不純物を同時熱処理によって同じ所定深さに拡散
させる。つまりこの従来例では、バイポーラトランジス
タのエミッタ層とコレクタ接続層の拡散を電界効果トラ
ンジスタのソース・ドレイン層の拡散と共通化するた
め、イオン注入上都合のようようにバイポーラトランジ
スタ上の酸化膜を薄いゲート酸化膜にあらかじめ付け替
えておいた上で、電界効果トランジスタ側のソース・ド
レイン層のための不純物のイオン注入と熱処理による拡
散をそのまま利用して、ソース・ドレイン層と全く同じ
導電形，不純物濃度および深さで、エミッタ層やコレク
タ接続層をバイポーラトランジスタ用に作り込むことが
できる。
ウエル層５が，バイポーラトランジスタ21用にはベース
層６がともにｐ形でそれぞれに適した不純物濃度で比較
的深く拡散される。ついで半導体基体の表面上の酸化膜
７が一部取り除かれ、電界効果トランジスタ22を作り込
むべき場所に薄いゲート酸化膜８が付けられるが、この
例ではバイポーラトランジスタ21を作り込むべき場所か
らも酸化膜７が取り除かれて便宜上ゲート酸化膜８によ
って覆われる。さらに、電界効果トランジスタ用のゲー
ト酸化膜８上にゲート９を図示のように設けた上で、フ
ォトレジスト膜10を基体の全面に塗着して、そのフォト
エッチングによりバイポーラトランジスタ21および電界
効果トランジスタ22を作り込むべき場所にそれぞれ窓10
aおよび10bを明ける。電界効果トランジスタ22用の１対
のソース・ドレイン層11はこれらのゲート９とフォトレ
ジスト膜10をマスクとして強いｎ形でｐ形ウエル層５内
に作り込まれるが、この従来例ではバイポーラトランジ
スタ21に対しても同じ導電形のエミッタ層31とコレクタ
接続層32とが、フォトレジスト膜10をマスクとしてそれ
ぞれｐ形のベース層６とｎ形のコレクタ層であるエピタ
キシャル層３内にそれと同時に作り込まれる。このた
め、電界効果トランジスタ側に対してｎ形の不純物を窓
10b内のゲート酸化膜８を通して図の矢印で示すように
イオン注入すると同時に、バイポーラトランジスタ側に
対しても同様に窓10a内のゲート酸化膜８を透過して同
じ不純物をイオン注入した上で、両トランジスタに導入
された不純物を同時熱処理によって同じ所定深さに拡散
させる。つまりこの従来例では、バイポーラトランジス
タのエミッタ層とコレクタ接続層の拡散を電界効果トラ
ンジスタのソース・ドレイン層の拡散と共通化するた
め、イオン注入上都合のようようにバイポーラトランジ
スタ上の酸化膜を薄いゲート酸化膜にあらかじめ付け替
えておいた上で、電界効果トランジスタ側のソース・ド
レイン層のための不純物のイオン注入と熱処理による拡
散をそのまま利用して、ソース・ドレイン層と全く同じ
導電形，不純物濃度および深さで、エミッタ層やコレク
タ接続層をバイポーラトランジスタ用に作り込むことが
できる。
上述の従来方法によれば、バイポーラトランジスタお
よび電界効果トランジスタ用の半導体層の拡散工程を一
部共通化してBiMOS回路装置の製作を合理化することが
できるが、バイポーラトランジスタの充分高い電流増幅
率を持たせるのが困難な問題がある。この原因は本質的
には、ふつうバイポーラトランジスタに必要とされる電
流容量が電界効果トランジスタに対するよりはかなり大
きく、このため電界効果トランジスタのソース・ドレイ
ン層に適する程度の不純物の導入量ではバイポーラトラ
ンジスタのエミッタ層用としては不足が生じやすい点に
ある。このためバイポーラトランジスタのエミッタ層の
不純物濃度を上げて強いエミッタ作用を持たせるのがむ
つかしく、またエミッタ層の拡散深さを増してその下の
ベース層の厚みで決まるベース幅を小にすることにより
電流増幅率を高めてやることもむつかしくなる。もちろ
ん、バイポーラトランジスタ側の性能を高めるのを主眼
として電界効果トランジスタ側のソース・ドレイン層の
不純物濃度を上げ拡散深さを増すこともある程度までは
許されるが、これには自ら限度があってそれを越すと電
界効果トランジスタの方の性能低下を招くことになる。
また、電界効果トランジスタ側では、その電流容量が大
きいときにとくに然りであるが、エミッタ層やコレクタ
接続層の電極との接続抵抗をできるだけ減少させること
が必要であって、電界効果トランジスタのソース・ドレ
イン層に適する程度の不純物濃度ではこの点についても
不充分になり勝ちである。このように、バイポーラトラ
ンジスタ用の拡散工程を電界効果トランジスタ用の拡散
工程を共通化することは可能なものの、性能面ではバイ
ポーラトランジスタと電界効果トランジスタが必ずしも
両立せず、この解決はイオン注入工程だけを分離すれば
可能であるが、バイポーラトランジスタ用のイオン注入
と電界効果トランジスタ用のイオン注入とを２工程に分
けるのでは、拡散工程を共通化する意義の大半が失なわ
れてしまうことになる。
よび電界効果トランジスタ用の半導体層の拡散工程を一
部共通化してBiMOS回路装置の製作を合理化することが
できるが、バイポーラトランジスタの充分高い電流増幅
率を持たせるのが困難な問題がある。この原因は本質的
には、ふつうバイポーラトランジスタに必要とされる電
流容量が電界効果トランジスタに対するよりはかなり大
きく、このため電界効果トランジスタのソース・ドレイ
ン層に適する程度の不純物の導入量ではバイポーラトラ
ンジスタのエミッタ層用としては不足が生じやすい点に
ある。このためバイポーラトランジスタのエミッタ層の
不純物濃度を上げて強いエミッタ作用を持たせるのがむ
つかしく、またエミッタ層の拡散深さを増してその下の
ベース層の厚みで決まるベース幅を小にすることにより
電流増幅率を高めてやることもむつかしくなる。もちろ
ん、バイポーラトランジスタ側の性能を高めるのを主眼
として電界効果トランジスタ側のソース・ドレイン層の
不純物濃度を上げ拡散深さを増すこともある程度までは
許されるが、これには自ら限度があってそれを越すと電
界効果トランジスタの方の性能低下を招くことになる。
また、電界効果トランジスタ側では、その電流容量が大
きいときにとくに然りであるが、エミッタ層やコレクタ
接続層の電極との接続抵抗をできるだけ減少させること
が必要であって、電界効果トランジスタのソース・ドレ
イン層に適する程度の不純物濃度ではこの点についても
不充分になり勝ちである。このように、バイポーラトラ
ンジスタ用の拡散工程を電界効果トランジスタ用の拡散
工程を共通化することは可能なものの、性能面ではバイ
ポーラトランジスタと電界効果トランジスタが必ずしも
両立せず、この解決はイオン注入工程だけを分離すれば
可能であるが、バイポーラトランジスタ用のイオン注入
と電界効果トランジスタ用のイオン注入とを２工程に分
けるのでは、拡散工程を共通化する意義の大半が失なわ
れてしまうことになる。
本発明はかかる問題点を実質的に解決して、バイポー
ラトランジスタと電界効果トランジスタに対する拡散工
程を従来どおりに共通化しながら、電界効果トランジス
タに適する不純物のイオン注入量の範囲内でバイポーラ
トランジスタの性能を向上することができるBiOMS半導
体回路装置の製造方法を提供することを目的とする。
ラトランジスタと電界効果トランジスタに対する拡散工
程を従来どおりに共通化しながら、電界効果トランジス
タに適する不純物のイオン注入量の範囲内でバイポーラ
トランジスタの性能を向上することができるBiOMS半導
体回路装置の製造方法を提供することを目的とする。
本発明は、上述の目的を達成するため、バイポーラト
ランジスタと電界効果トランジスタとが共通の半導体基
体内に組み込まれるBiMOS回路装置の製造方法であっ
て、前記電界効果トランジスタの厚さ0.1μｍ以上のゲ
ート酸化膜を含む酸化膜を、前記半導体基体の表面に被
着する酸化膜付け工程と、該酸化膜をエッチングして前
記バイポーラトランジスタのエミッタ層に対応する位置
に、前記半導体基体の表面を露出させる窓を明ける窓明
け工程と、前記電解効果トランジスタに対しては前記ゲ
ート酸化膜を通して、前記バイポーラトランジスタに対
しては前記窓から前記半導体基体の表面を露出させた状
態もしくは当該露出させた半導体基体の表面に厚さ0.05
μｍ以下の酸化膜を被着した状態で当該窓を通して、不
純物を選択的にイオン注入した上で熱処理により導入不
純物を拡散させて電界効果トランジスタのソース・ドレ
イン層とバイポーラトランジスタのエミッタ層とを同じ
導電形で同時に作り込む拡散工程とを含むことを特徴と
している。
ランジスタと電界効果トランジスタとが共通の半導体基
体内に組み込まれるBiMOS回路装置の製造方法であっ
て、前記電界効果トランジスタの厚さ0.1μｍ以上のゲ
ート酸化膜を含む酸化膜を、前記半導体基体の表面に被
着する酸化膜付け工程と、該酸化膜をエッチングして前
記バイポーラトランジスタのエミッタ層に対応する位置
に、前記半導体基体の表面を露出させる窓を明ける窓明
け工程と、前記電解効果トランジスタに対しては前記ゲ
ート酸化膜を通して、前記バイポーラトランジスタに対
しては前記窓から前記半導体基体の表面を露出させた状
態もしくは当該露出させた半導体基体の表面に厚さ0.05
μｍ以下の酸化膜を被着した状態で当該窓を通して、不
純物を選択的にイオン注入した上で熱処理により導入不
純物を拡散させて電界効果トランジスタのソース・ドレ
イン層とバイポーラトランジスタのエミッタ層とを同じ
導電形で同時に作り込む拡散工程とを含むことを特徴と
している。
本発明はイオン注入による半導体基体に対する不純物
注入量がその表面の膜の厚みや有無によって変わって来
ることに着目したものである。電界効果トランジスタ部
では従来技術の項においても述べたようにイオン注入に
先立ってその上に表面の薄いゲート酸化膜を介してゲー
トが設けられ、このゲートをマスクの一部として利用し
ながらゲート酸化膜を通して不純物が半導体基体にイオ
ン注入される。よく知られているようにこのイオン注入
によって不純物は気体の表面領域のごく浅い深さに打ち
込まれ、その打ち込み深さは加速電圧によっても異なる
が一般的には１μｍ以下である。一方、ゲート酸化膜の
厚みは設計によっても異なるが0.1〜0.5μｍがふつうで
あて、不純物の注入深さはもちろん小であるが常に無視
し得ない程度の厚みを有する。従って、イオン注入によ
って打ち込まれた不純物の内のかなりの部分がゲート酸
化膜内に取り込まれて、基体内に作り込まれる半導体層
用の不純物としてはほとんど貢献しないことになる。
注入量がその表面の膜の厚みや有無によって変わって来
ることに着目したものである。電界効果トランジスタ部
では従来技術の項においても述べたようにイオン注入に
先立ってその上に表面の薄いゲート酸化膜を介してゲー
トが設けられ、このゲートをマスクの一部として利用し
ながらゲート酸化膜を通して不純物が半導体基体にイオ
ン注入される。よく知られているようにこのイオン注入
によって不純物は気体の表面領域のごく浅い深さに打ち
込まれ、その打ち込み深さは加速電圧によっても異なる
が一般的には１μｍ以下である。一方、ゲート酸化膜の
厚みは設計によっても異なるが0.1〜0.5μｍがふつうで
あて、不純物の注入深さはもちろん小であるが常に無視
し得ない程度の厚みを有する。従って、イオン注入によ
って打ち込まれた不純物の内のかなりの部分がゲート酸
化膜内に取り込まれて、基体内に作り込まれる半導体層
用の不純物としてはほとんど貢献しないことになる。
第２図はこの様子を示すもので、同図（ａ）には基体
表面にゲート酸化膜ないしは酸化膜が存在しない場合の
不純物濃度Ｎが深さｘの関数として示されている。図示
のように濃度Ｎの分布はある深さxmで最大となるほぼ対
称な形状を有する。同図（ｂ）は厚みｔをもつ酸化膜が
存在する場合の濃度分布で、図示のように同図（ｂ）と
ほとんど形状において変わるところはない。従って、仮
に酸化膜の厚みｔが図示のように濃度Ｎの最大値付近に
あるとすると、打ち込まれた不純物の内の図でハッチン
グで示した約半分が半導体層の不純物として実際に利用
されることになる。本発明はこの点を利用するもので、
バイポーラトランジスタ用のエミッタ層等に対しては、
酸化膜が表面に存在しない状態で不純物をイオン注入し
て同図（ａ）のように打ち込まれた不純物のすべてを利
用し、電界効果トランジスタのソース・ドレイン層に対
しては、ゲート酸化膜を通して不純物をイオン注入して
同図（ｂ）のようにその一部のみを利用することによ
り、バイポーラトランジスタ部に対する不純物の注入量
を電界効果トランジスタ部に対するよりも増加させる。
第３図は熱処理後の不純物濃度Ｎの分布を示すものて、
線A,Bがそれぞれ第２図（ａ），（ｂ）の場合に対応す
る。図示のようにバイポーラトランジスタに対する濃度
Ａを電界効果トランジスタに対する濃度Ｂよりも増加さ
せることができる。もちろん、第２図（ｂ）のようにゲ
ート酸化膜の厚みｔのところに濃度分布の最大値点を一
致させる必要があるわけではなく、イオン注入時の加速
電圧をふつうは50〜100kVの間に調整することによって
濃度の最大値点，つまり電界効果トランジスタのソース
・ドレイン層への有効不純物注入量を制御することがで
きる。なお、よく知られているように、イオン注入時に
はごく薄い酸化膜であっても半導体表面に存在させてお
くのが半導体の結晶構造に熱処理によっても回復できな
い乱れの発生を防止する上で望ましいが、これに必要な
い酸化膜の厚みは0.05μｍもあれば充分で、第２図
（ａ）に示すようにこの程度の厚みΔｔの酸化膜をバイ
ポーラトランジスタ用のイオン注入時に存在させても有
効不純物注入量はほとんど影響されない。
表面にゲート酸化膜ないしは酸化膜が存在しない場合の
不純物濃度Ｎが深さｘの関数として示されている。図示
のように濃度Ｎの分布はある深さxmで最大となるほぼ対
称な形状を有する。同図（ｂ）は厚みｔをもつ酸化膜が
存在する場合の濃度分布で、図示のように同図（ｂ）と
ほとんど形状において変わるところはない。従って、仮
に酸化膜の厚みｔが図示のように濃度Ｎの最大値付近に
あるとすると、打ち込まれた不純物の内の図でハッチン
グで示した約半分が半導体層の不純物として実際に利用
されることになる。本発明はこの点を利用するもので、
バイポーラトランジスタ用のエミッタ層等に対しては、
酸化膜が表面に存在しない状態で不純物をイオン注入し
て同図（ａ）のように打ち込まれた不純物のすべてを利
用し、電界効果トランジスタのソース・ドレイン層に対
しては、ゲート酸化膜を通して不純物をイオン注入して
同図（ｂ）のようにその一部のみを利用することによ
り、バイポーラトランジスタ部に対する不純物の注入量
を電界効果トランジスタ部に対するよりも増加させる。
第３図は熱処理後の不純物濃度Ｎの分布を示すものて、
線A,Bがそれぞれ第２図（ａ），（ｂ）の場合に対応す
る。図示のようにバイポーラトランジスタに対する濃度
Ａを電界効果トランジスタに対する濃度Ｂよりも増加さ
せることができる。もちろん、第２図（ｂ）のようにゲ
ート酸化膜の厚みｔのところに濃度分布の最大値点を一
致させる必要があるわけではなく、イオン注入時の加速
電圧をふつうは50〜100kVの間に調整することによって
濃度の最大値点，つまり電界効果トランジスタのソース
・ドレイン層への有効不純物注入量を制御することがで
きる。なお、よく知られているように、イオン注入時に
はごく薄い酸化膜であっても半導体表面に存在させてお
くのが半導体の結晶構造に熱処理によっても回復できな
い乱れの発生を防止する上で望ましいが、これに必要な
い酸化膜の厚みは0.05μｍもあれば充分で、第２図
（ａ）に示すようにこの程度の厚みΔｔの酸化膜をバイ
ポーラトランジスタ用のイオン注入時に存在させても有
効不純物注入量はほとんど影響されない。
以下、図を参照しながら本発明の実施例を説明する。
第１図は本発明による製造方法をその主な工程ごとに示
すもので、前の第５図と共通の部分には同じ符号が用い
られており、以下冗長を避けるため説明を重複は避ける
こととする。
第１図は本発明による製造方法をその主な工程ごとに示
すもので、前の第５図と共通の部分には同じ符号が用い
られており、以下冗長を避けるため説明を重複は避ける
こととする。
第１図（ａ）は酸化膜付け工程完了後の状態を示す。
ゲート酸化膜８は図の右側の電界効果トランジスタ部の
ウエル層５の表面にゲート９用に設けられたもので、後
のイオン注入にはこのゲート酸化膜８がそのまま利用さ
れる。一方、図の左側のバイポーラトランジスタ部の表
面に対しては従来のように酸化膜７をゲート酸化膜に付
け替えることもできるが、とくにその要はないので、こ
の実施例ではベース層６の拡散時ないしはそれ以前に付
けられた酸化膜がそのまま残されている。なお、ゲート
酸化膜８の厚みは例えば0.1μｍである。
ゲート酸化膜８は図の右側の電界効果トランジスタ部の
ウエル層５の表面にゲート９用に設けられたもので、後
のイオン注入にはこのゲート酸化膜８がそのまま利用さ
れる。一方、図の左側のバイポーラトランジスタ部の表
面に対しては従来のように酸化膜７をゲート酸化膜に付
け替えることもできるが、とくにその要はないので、こ
の実施例ではベース層６の拡散時ないしはそれ以前に付
けられた酸化膜がそのまま残されている。なお、ゲート
酸化膜８の厚みは例えば0.1μｍである。
同図（ｂ），（ｃ）は窓明け工程の様子を示し、同図
（ｂ）の段階では酸化膜７とゲート酸化膜８上にフォト
レジスト膜10をスピンコート法等で全面塗着して、その
フォトエッチングによりエミッタ層とコレクタ接続層の
作り込むべき場所に窓10aを明ける。さらに同図（ｃ）
の段階ではこのフォトレジスト膜10をマスクとして稀釈
された弗酸液等で窓10a内の酸化膜７を化学的にエッチ
ングして不純物拡散用の窓7aを設ける。これで窓明け工
程は終了するが、次の拡散工程に入る前にレジスト膜10
を例えばプラズマ灰化法により一旦取り除く。この際な
いしはこれと別個に窓7a内の半導体表面に0.05μｍ以内
のごく薄い酸化膜を付けておくようにするとよい。
（ｂ）の段階では酸化膜７とゲート酸化膜８上にフォト
レジスト膜10をスピンコート法等で全面塗着して、その
フォトエッチングによりエミッタ層とコレクタ接続層の
作り込むべき場所に窓10aを明ける。さらに同図（ｃ）
の段階ではこのフォトレジスト膜10をマスクとして稀釈
された弗酸液等で窓10a内の酸化膜７を化学的にエッチ
ングして不純物拡散用の窓7aを設ける。これで窓明け工
程は終了するが、次の拡散工程に入る前にレジスト膜10
を例えばプラズマ灰化法により一旦取り除く。この際な
いしはこれと別個に窓7a内の半導体表面に0.05μｍ以内
のごく薄い酸化膜を付けておくようにするとよい。
同図（ｄ）に示す拡散工程に入る前に、図示のように
別のフォトレジスト膜11を塗着し、そのフォトエッチン
グによりバイポーラトランジスタのエミッタ層13,コレ
クタ接続層14へのイオン注入用の窓11aと電界効果トラ
ンジスタのソース・ドレイン層12用の窓11bをそれぞれ
抜いておく。拡散工程中のイオン注入段階では、電界効
果トランジスタ22に対してはゲート９とフォトレジスト
膜11をマスクとして、バイポーラトランジスタ21に対し
てはフォトレジスト膜11をマスクとして、ｎ形不純物で
ある燐を例えばドーズ量３〜５原子/cm2で打ち込む。こ
の際、電界効果トランジスタ側ではゲート酸化膜８を介
して不純物がイオン注入されるので、注入量の内の一部
例えば50％程度がウエル層５の表面に打ち込まれ、バイ
ポーラトランジスタ側では前述のごく薄い酸化膜が半導
体表面にあったとしても、イオン注入量のほぼ100％が
ベース層６およびエピタキシャル層３であるコレクタ層
の表面に注入される。イオン注入後フォトレジスト膜11
をプラズマ灰化法で除去した後、例えば1100℃,1時間程
度の熱処理によって半導体表面に打ち込まれた不純物を
所定の深さまで熱拡散させる。エミッタ層13とコレクタ
接続層14の拡散深さはこれによって例えば２μｍ程度と
なり、このときの半導体表面における最大不純物濃度を
１×1020原子/cm3ないしはややそれを上回る程度にする
ことができる。一方、電界効果トランジスタ部では半導
体表面への不純物注入量が前述のように少ないので、同
じ熱処理後でソース・ドレイン層12の拡散深さは1.5μ
m,表面の最大不純物濃度は５×1019原子/cm3ないしはや
やこれを下回る程度となる。このソース・ドレイン層の
深さは最低必要とされる深さよりもかなり大きな値であ
るが、むしろ電界効果トランジスタ22の耐電圧値を上げ
る上では深目である方が望ましく、またソース・ドレイ
ン層の表面の不純物濃度が上記程度あれば充分に動作速
度が大な電界効果トランジスタ22を得ることができる。
バイポーラトランジスタ21側ではエミッタ層13の不純物
濃度が充分高いので良好なエミッタ作用をこれに持たせ
ることができ、その拡散深さも上述の程度あればふつう
のバイポーラ回路装置内に作り込まれるバイポーラトラ
ンジスタに比べて遜色のない電流増幅率をもつバイポー
ラトランジスタ21を得ることができる。
別のフォトレジスト膜11を塗着し、そのフォトエッチン
グによりバイポーラトランジスタのエミッタ層13,コレ
クタ接続層14へのイオン注入用の窓11aと電界効果トラ
ンジスタのソース・ドレイン層12用の窓11bをそれぞれ
抜いておく。拡散工程中のイオン注入段階では、電界効
果トランジスタ22に対してはゲート９とフォトレジスト
膜11をマスクとして、バイポーラトランジスタ21に対し
てはフォトレジスト膜11をマスクとして、ｎ形不純物で
ある燐を例えばドーズ量３〜５原子/cm2で打ち込む。こ
の際、電界効果トランジスタ側ではゲート酸化膜８を介
して不純物がイオン注入されるので、注入量の内の一部
例えば50％程度がウエル層５の表面に打ち込まれ、バイ
ポーラトランジスタ側では前述のごく薄い酸化膜が半導
体表面にあったとしても、イオン注入量のほぼ100％が
ベース層６およびエピタキシャル層３であるコレクタ層
の表面に注入される。イオン注入後フォトレジスト膜11
をプラズマ灰化法で除去した後、例えば1100℃,1時間程
度の熱処理によって半導体表面に打ち込まれた不純物を
所定の深さまで熱拡散させる。エミッタ層13とコレクタ
接続層14の拡散深さはこれによって例えば２μｍ程度と
なり、このときの半導体表面における最大不純物濃度を
１×1020原子/cm3ないしはややそれを上回る程度にする
ことができる。一方、電界効果トランジスタ部では半導
体表面への不純物注入量が前述のように少ないので、同
じ熱処理後でソース・ドレイン層12の拡散深さは1.5μ
m,表面の最大不純物濃度は５×1019原子/cm3ないしはや
やこれを下回る程度となる。このソース・ドレイン層の
深さは最低必要とされる深さよりもかなり大きな値であ
るが、むしろ電界効果トランジスタ22の耐電圧値を上げ
る上では深目である方が望ましく、またソース・ドレイ
ン層の表面の不純物濃度が上記程度あれば充分に動作速
度が大な電界効果トランジスタ22を得ることができる。
バイポーラトランジスタ21側ではエミッタ層13の不純物
濃度が充分高いので良好なエミッタ作用をこれに持たせ
ることができ、その拡散深さも上述の程度あればふつう
のバイポーラ回路装置内に作り込まれるバイポーラトラ
ンジスタに比べて遜色のない電流増幅率をもつバイポー
ラトランジスタ21を得ることができる。
以上説明した第１図の実施例ではバイポーラトランジ
スタが縦形であったが、第２図はバイポーラトランジス
タが横形である場合の実施例を第１図（ｄ）に対応する
拡散完了時の状態で示すものである。図示の横形バイポ
ーラトランジスタ24はpnpトランジスタであり、そのエ
ミッタ層等と拡散が共通化される相手としての電界効果
トランジスタ23はｐチャネル形になる。この実施例にお
ける酸化膜付け工程と窓明け工程とは前の実施例におけ
ると同様であるが、横形pnpバイポーラトランジスタ24
はｎ形のエピタキシャル層３をベース層として１個のエ
ミッタ層16とこれを挟む２個のコレクタ層17とがいずれ
もｐ形で同時拡散により作り込まれるので、酸化膜７と
フォトレジスト膜11にはバイポーラトランジスタ用に３
個の窓が明けられている。拡散工程におけるイオン注入
は、不純物としてｐ形の例えばボロンが用いられる点を
除いては、前の実施例と同条件で電界効果トランジスタ
23用のソース・ドレイン層15とバイポーラトランジスタ
22用のエミッタ層16およびコレクタ層17とに対して同時
に行なわれ、熱処理による不純物拡散後の深さもソース
・ドレイン層15については1.5μm,エミッタ層16とコレ
クタ層17については２μｍ程度となり、それらの最大不
純物濃度も前の実施例と同程度となる。バイポーラトラ
ンジスタ24に対しては、このほかｎ形のベース接続層18
の拡散がふつう必要であり、この接続層18の拡散は前の
実施例と全く同じにｎチャネル電界効果トランジスタ用
のソース・ドレイン層の拡散と共通化することができ
る。この実施例においてもエミッタ層16用の不純物は半
導体基体の表面に実質上酸化膜がない状態で打ち込ま
れ、従って電界効果トランジスタのソース・ドレイン層
よりも高い不純物濃度を該エミッタ層に与えることがで
きるので、それにエミッタ作用を充分に行なわせて縦形
トランジスタの場合程ではないが充分高い電流増幅率を
横形バイポーラトランジスタに持たせることができる。
なお、この第４図の実施例におけるコレクタの拡散は、
前の第１図の実施例におけるコレクタ接続層の拡散と同
様に、電界効果トランジスタのソース・ドレイン層の拡
散と必ずしも共通化する必要がないことは容易に諒解さ
れよう。
スタが縦形であったが、第２図はバイポーラトランジス
タが横形である場合の実施例を第１図（ｄ）に対応する
拡散完了時の状態で示すものである。図示の横形バイポ
ーラトランジスタ24はpnpトランジスタであり、そのエ
ミッタ層等と拡散が共通化される相手としての電界効果
トランジスタ23はｐチャネル形になる。この実施例にお
ける酸化膜付け工程と窓明け工程とは前の実施例におけ
ると同様であるが、横形pnpバイポーラトランジスタ24
はｎ形のエピタキシャル層３をベース層として１個のエ
ミッタ層16とこれを挟む２個のコレクタ層17とがいずれ
もｐ形で同時拡散により作り込まれるので、酸化膜７と
フォトレジスト膜11にはバイポーラトランジスタ用に３
個の窓が明けられている。拡散工程におけるイオン注入
は、不純物としてｐ形の例えばボロンが用いられる点を
除いては、前の実施例と同条件で電界効果トランジスタ
23用のソース・ドレイン層15とバイポーラトランジスタ
22用のエミッタ層16およびコレクタ層17とに対して同時
に行なわれ、熱処理による不純物拡散後の深さもソース
・ドレイン層15については1.5μm,エミッタ層16とコレ
クタ層17については２μｍ程度となり、それらの最大不
純物濃度も前の実施例と同程度となる。バイポーラトラ
ンジスタ24に対しては、このほかｎ形のベース接続層18
の拡散がふつう必要であり、この接続層18の拡散は前の
実施例と全く同じにｎチャネル電界効果トランジスタ用
のソース・ドレイン層の拡散と共通化することができ
る。この実施例においてもエミッタ層16用の不純物は半
導体基体の表面に実質上酸化膜がない状態で打ち込ま
れ、従って電界効果トランジスタのソース・ドレイン層
よりも高い不純物濃度を該エミッタ層に与えることがで
きるので、それにエミッタ作用を充分に行なわせて縦形
トランジスタの場合程ではないが充分高い電流増幅率を
横形バイポーラトランジスタに持たせることができる。
なお、この第４図の実施例におけるコレクタの拡散は、
前の第１図の実施例におけるコレクタ接続層の拡散と同
様に、電界効果トランジスタのソース・ドレイン層の拡
散と必ずしも共通化する必要がないことは容易に諒解さ
れよう。
以上のような本発明によれば、電界効果トランジスタ
の厚さ0.1μｍ以上のゲート酸化膜を含む酸化膜をエッ
チングしてバイポーラトランジスタのエミッタ層に対応
する位置に半導体基体の表面を露出させる窓を明け、電
界効果トランジスタに対してはゲート酸化膜を通して、
バイポーラトランジスタに対しては窓から半導体基体の
表面を露出させた状態もしくは露出させた半導体基体の
表面に厚さ0.05μｍ以下の酸化膜を被着した状態で窓を
通して、不純物を選択的にイオン注入した上で熱処理に
より導入不純物を拡散させて電界効果トランジスタのソ
ース・ドレイン層とバイポーラトランジスタのエミッタ
層とを同じ導電形で同時に作り込むことにより、バイポ
ーラトランジスタのエミッタ層に注入される不純物の量
が、同時に電界効果トランジスタのソース・ドレイン層
に注入される不純物の量よりも多くなるようにしたの
で、バイポーラトランジスタと電界効果トランジスタに
対するイオン注入を含む拡散工程を共通化しながら、電
界効果トランジスタのソース・ドレイン層の不純物濃度
を適正に保ち、かつバイポーラトランジスタのエミッタ
層の不純物濃度を上げてその性能を向上することができ
る。
の厚さ0.1μｍ以上のゲート酸化膜を含む酸化膜をエッ
チングしてバイポーラトランジスタのエミッタ層に対応
する位置に半導体基体の表面を露出させる窓を明け、電
界効果トランジスタに対してはゲート酸化膜を通して、
バイポーラトランジスタに対しては窓から半導体基体の
表面を露出させた状態もしくは露出させた半導体基体の
表面に厚さ0.05μｍ以下の酸化膜を被着した状態で窓を
通して、不純物を選択的にイオン注入した上で熱処理に
より導入不純物を拡散させて電界効果トランジスタのソ
ース・ドレイン層とバイポーラトランジスタのエミッタ
層とを同じ導電形で同時に作り込むことにより、バイポ
ーラトランジスタのエミッタ層に注入される不純物の量
が、同時に電界効果トランジスタのソース・ドレイン層
に注入される不純物の量よりも多くなるようにしたの
で、バイポーラトランジスタと電界効果トランジスタに
対するイオン注入を含む拡散工程を共通化しながら、電
界効果トランジスタのソース・ドレイン層の不純物濃度
を適正に保ち、かつバイポーラトランジスタのエミッタ
層の不純物濃度を上げてその性能を向上することができ
る。
第１図から第４図までが本発明に関し、第１図は本発明
によるBiMOS半導体回路装置の製造方法の実施例を主な
工程ごとに示すBiMOS回路装置の一部拡大断面図、第２
図はイオン注入法により半導体基体を打ち込まれた不純
物の分布を示す線図、第３図は熱処理後の不純物濃度の
分布を示す線図、第４図は本発明の異なる実施例を完成
時の状態で示すBiMOS回路装置の一部拡大断面図であ
る。第５図は従来方法によるBiMOS回路装置の完成状態
での一部拡大断面図である。図において、 1:半導体基板、2:埋込層、3:エピタキシャル層、4:分離
層、5:ウエル層、6:ベース層、7:酸化膜、8:ゲート酸化
膜、9:ゲート、10,11:フォトレイスト膜、12:ソース・
ドレイン層、13:エミッタ層、14:コレクタ接続層、15:
ソース・ドレイン層、16:エミッタ層、17:コレクタ層、
18:ベース接続層、21:縦形npnバイポーラトランジス
タ、22:nチャネル電界効果トランジスタ、23:pチャネル
電界効果トランジスタ、24:横形pnpバイポーラトランジ
スタ、31:エミッタ層、32:コレクタ接続層、N:不純物濃
度、t:ゲート酸化膜の厚み、x:深さを示す変数、であ
る。
によるBiMOS半導体回路装置の製造方法の実施例を主な
工程ごとに示すBiMOS回路装置の一部拡大断面図、第２
図はイオン注入法により半導体基体を打ち込まれた不純
物の分布を示す線図、第３図は熱処理後の不純物濃度の
分布を示す線図、第４図は本発明の異なる実施例を完成
時の状態で示すBiMOS回路装置の一部拡大断面図であ
る。第５図は従来方法によるBiMOS回路装置の完成状態
での一部拡大断面図である。図において、 1:半導体基板、2:埋込層、3:エピタキシャル層、4:分離
層、5:ウエル層、6:ベース層、7:酸化膜、8:ゲート酸化
膜、9:ゲート、10,11:フォトレイスト膜、12:ソース・
ドレイン層、13:エミッタ層、14:コレクタ接続層、15:
ソース・ドレイン層、16:エミッタ層、17:コレクタ層、
18:ベース接続層、21:縦形npnバイポーラトランジス
タ、22:nチャネル電界効果トランジスタ、23:pチャネル
電界効果トランジスタ、24:横形pnpバイポーラトランジ
スタ、31:エミッタ層、32:コレクタ接続層、N:不純物濃
度、t:ゲート酸化膜の厚み、x:深さを示す変数、であ
る。
Claims (1)
- 【請求項１】バイポーラトランジスタと電界効果トラン
ジスタとが共通の半導体基体内に組み込まれるBiMOS回
路装置の製造方法であって、前記電界効果トランジスタ
の厚さ0.1μｍ以上のゲート酸化膜を含む酸化膜を、前
記半導体基体の表面に被着する酸化膜付け工程と、該酸
化膜をエッチングして前記バイポーラトランジスタのエ
ミッタ層に対応する位置に、前記半導体基体の表面を露
出させる窓を明ける窓明け工程と、前記電界効果トラン
ジスタに対しては前記ゲート酸化膜を通して、前記バイ
ポーラトランジスタに対しては前記窓から前記半導体基
体の表面を露出させた状態もしくは当該露出させた半導
体基体の表面の厚さ0.05μｍ以下の酸化膜を被着した状
態で当該窓を通して、不純物を選択的にイオン注入した
上で熱処理により導入不純物を拡散させて電界効果トラ
ンジスタのソース・ドレイン層とバイポーラトランジス
タのエミッタ層とを同じ導電形で同時に作り込む拡散工
程とを含むことを特徴とするBiMOS半導体回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290974A JP2610906B2 (ja) | 1987-11-18 | 1987-11-18 | ＢｉＭＯＳ半導体回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290974A JP2610906B2 (ja) | 1987-11-18 | 1987-11-18 | ＢｉＭＯＳ半導体回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133356A JPH01133356A (ja) | 1989-05-25 |
| JP2610906B2 true JP2610906B2 (ja) | 1997-05-14 |
Family
ID=17762839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290974A Expired - Lifetime JP2610906B2 (ja) | 1987-11-18 | 1987-11-18 | ＢｉＭＯＳ半導体回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610906B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3514673B2 (ja) * | 1999-09-07 | 2004-03-31 | アルプス電気株式会社 | 光ディスク装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017943A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1987
- 1987-11-18 JP JP62290974A patent/JP2610906B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017943A (ja) * | 1983-07-08 | 1985-01-29 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133356A (ja) | 1989-05-25 |
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