JPS6298663A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6298663A JPS6298663A JP60238762A JP23876285A JPS6298663A JP S6298663 A JPS6298663 A JP S6298663A JP 60238762 A JP60238762 A JP 60238762A JP 23876285 A JP23876285 A JP 23876285A JP S6298663 A JPS6298663 A JP S6298663A
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- Japan
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- polycrystalline silicon
- layer
- oxide film
- electrode
- silicon layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一つの半導体基板上に少なくとも一つのバイ
ポーラトランジスタと少なくトも一つのＭＯＳ）ランジ
スタとを有するＢｉ−ＭＯ８集積回路技術に関するもの
である。
ポーラトランジスタと少なくトも一つのＭＯＳ）ランジ
スタとを有するＢｉ−ＭＯ８集積回路技術に関するもの
である。
バイポーラトランジスタとＩＶ１０Ｓトランジスタを同
一基板上に集積化した。いわゆるＢｉ−ＭＯＳ或いｕＢ
ｉ−ＣＭＯ８半導体半導体装用化されているが。
一基板上に集積化した。いわゆるＢｉ−ＭＯＳ或いｕＢ
ｉ−ＣＭＯ８半導体半導体装用化されているが。
これらの素子の特徴にバイポーラトランジスタの高速性
とＭＯＳトランジスタの低消費電力という画素子の利点
金併せ持っているとい９点である。この様な複会化半導
体装直においてに、相互の素子特性を生かされ、相互に
補完する特性金有する事が重装である。
とＭＯＳトランジスタの低消費電力という画素子の利点
金併せ持っているとい９点である。この様な複会化半導
体装直においてに、相互の素子特性を生かされ、相互に
補完する特性金有する事が重装である。
現在シリコンゲート電体を有するＭＯＳ或いはＣＭＯ８
素子ＶＣおいてホ、シさい旭逼圧ＶＴのコントロール性
、１ｇ頼性さらＫはシリコンゲートｔ＊と同時に形成し
たシリコンＪ−全信号線等の配線Ｉ―として利用するた
めに例えばリン等の不純物を拡散する事が一般的である
。一方、バイポーラ素子においては電流駆動能力を高め
る必要性から例えば飽和抵抗低減のために半導体基板に
埋設された埋込層及びその埋込層に達するコレクタ電極
取り出し拡散層を設は几り、或いは、遮断周波数ｆ？回
向上ために、例えば多結晶シリコン等を介してエミッタ
拡散層を浅く形成する、等という事が一般的である。
素子ＶＣおいてホ、シさい旭逼圧ＶＴのコントロール性
、１ｇ頼性さらＫはシリコンゲートｔ＊と同時に形成し
たシリコンＪ−全信号線等の配線Ｉ―として利用するた
めに例えばリン等の不純物を拡散する事が一般的である
。一方、バイポーラ素子においては電流駆動能力を高め
る必要性から例えば飽和抵抗低減のために半導体基板に
埋設された埋込層及びその埋込層に達するコレクタ電極
取り出し拡散層を設は几り、或いは、遮断周波数ｆ？回
向上ために、例えば多結晶シリコン等を介してエミッタ
拡散層を浅く形成する、等という事が一般的である。
上述した従来のＢｉ−ＭＯＳ或いはＢｉ−ＣＭＯ８半導
体装置において、相互の素子特性を犠牲にせず、同一半
導体基板に組み込むためには、製造工程が長くなったＶ
％或いは工程を簡略化した場合、おのおのの素子特性・
信頼性等が低下するという欠点があっ之。
体装置において、相互の素子特性を犠牲にせず、同一半
導体基板に組み込むためには、製造工程が長くなったＶ
％或いは工程を簡略化した場合、おのおのの素子特性・
信頼性等が低下するという欠点があっ之。
本発明は上記の点に鑑み、Ｂｉ−ＭＯＳ或いはＢｉ−Ｃ
Ｍ０８半導体装置の実現に際され、相互の素子特性・侶
頌性全犠性にする事なく、製造工程全簡略化し経済的損
失を解決するものである。
Ｍ０８半導体装置の実現に際され、相互の素子特性・侶
頌性全犠性にする事なく、製造工程全簡略化し経済的損
失を解決するものである。
本発明の半導体集積回路装置１はＢｉ−ＭＯ８半導体装
置において、ＭＯＳトランジスタのゲート電極がそれぞ
れ異なる種類のＮ型不純物がドープされ、且つ、それぞ
れ異なる膜厚を有する２層の多結晶シリコン層によって
形成され、ゲート′ｅＬ極の上ｊ−を形成する多結晶シ
リコン層がバイポーラトランジスタの少なくともエミッ
タ置換を形成され、ゲート電極の下層を形成する多結晶
シリコン層が選択酸化によってバイポーラトランジスタ
のフィールド領域を形成している。
置において、ＭＯＳトランジスタのゲート電極がそれぞ
れ異なる種類のＮ型不純物がドープされ、且つ、それぞ
れ異なる膜厚を有する２層の多結晶シリコン層によって
形成され、ゲート′ｅＬ極の上ｊ−を形成する多結晶シ
リコン層がバイポーラトランジスタの少なくともエミッ
タ置換を形成され、ゲート電極の下層を形成する多結晶
シリコン層が選択酸化によってバイポーラトランジスタ
のフィールド領域を形成している。
次に、本発明の一実施例として同一半導体基板上に、バ
イポーラトランジスタとＰチャンネルＭＯ８）ランジス
タを製作する場合について示す。
イポーラトランジスタとＰチャンネルＭＯ８）ランジス
タを製作する場合について示す。
（１）第１図に示す様にまずＰ型シリコ／基板１にＮ型
埋込層２を形成しその上ＫＮ型シリコン層３をエピタキ
シャル成長させる０次に７オトレジストをマスクに、ボ
ロン（Ｂ）’にイオン打込みして絶縁領域４全形成され
、いくつかの半導体の島に分離する０その後、耐酸化性
膜（例としてシリコン窒化膜等）全半導体の島領域表面
に設けｔ これを７スクにして選択酸化膜５を形成され
、さらにゲート酸化膜６ゲ全餡域に形成する。
埋込層２を形成しその上ＫＮ型シリコン層３をエピタキ
シャル成長させる０次に７オトレジストをマスクに、ボ
ロン（Ｂ）’にイオン打込みして絶縁領域４全形成され
、いくつかの半導体の島に分離する０その後、耐酸化性
膜（例としてシリコン窒化膜等）全半導体の島領域表面
に設けｔ これを７スクにして選択酸化膜５を形成され
、さらにゲート酸化膜６ゲ全餡域に形成する。
（２）第２図に示す様にＰチャンネルＭ（ＵＳトランジ
スタの２層ゲート′喧極の下層となる多結晶シリコン層
７さらに耐酸化性膜８をそれぞれ気相成長法で形成され
、バイポーラトランジスタとなる領域のみ耐酸化性膜８
に開口を形成することによって選択酸化して多結晶シリ
コン選択酸化ｊ換９を形成する〇 （３）第３図に示す様に、バイポーラトランジスタとな
る領域の一部にベース領域１０を形成され、さらにコレ
クタ電極となる部分に、その上のフィールド酸化膜９及
びゲート酸化膜６に７オトレジストをマスクに開口を形
成したのち、熱拡散法等でリン（Ｆ５’（ｒドープする
ことによジバイポーラトランジスタのコレクタ電極取り
出し拡散＋１１１ｆｆｉ形成され、且つ２層ゲート電極
の下層となる多結晶シリコン１−７の層抵抗を下げる事
ができる。
スタの２層ゲート′喧極の下層となる多結晶シリコン層
７さらに耐酸化性膜８をそれぞれ気相成長法で形成され
、バイポーラトランジスタとなる領域のみ耐酸化性膜８
に開口を形成することによって選択酸化して多結晶シリ
コン選択酸化ｊ換９を形成する〇 （３）第３図に示す様に、バイポーラトランジスタとな
る領域の一部にベース領域１０を形成され、さらにコレ
クタ電極となる部分に、その上のフィールド酸化膜９及
びゲート酸化膜６に７オトレジストをマスクに開口を形
成したのち、熱拡散法等でリン（Ｆ５’（ｒドープする
ことによジバイポーラトランジスタのコレクタ電極取り
出し拡散＋１１１ｆｆｉ形成され、且つ２層ゲート電極
の下層となる多結晶シリコン１−７の層抵抗を下げる事
ができる。
（４）第４図に示す様にバイポーラトランジスタのエミ
ッタ領域となる部分を７オトレジストをマスクにしてフ
ィールド酸化膜９及びゲート酸化膜６に開口を形成した
のち全曲に前記多結晶シリコン層７よりも薄く、Ｐチャ
ンネルＭＯＳトランジスタの２層ゲート電極の上層及び
バイポーラトランジスタの少なくともエミッタ電極とな
る多結晶シリコン層１２を気相成長法により成長させる
。さらに、多結晶シリコン１２の全面に例えばヒ素（Ａ
ｓ）をイオン打込みしアニール処理して、エミッタ領域
１３を形成する。続いて、多結晶シリコン層１２および
多結晶シリコン層９をバターニングしＰチャンネルＭＯ
Ｓトランジスタのゲート電極及ヒハイボーラトランジス
タのコレクタ・エミッタ電極を形成する。このときフォ
トレジスト（図示せず）をマスクにしてエツチングすれ
は、エツチングの終点は、ＰチャンネルＭＯ８）ランジ
スタ部分の下層の多結晶シリコン層７をエッチングレ終
ったところで決まる。従ってゲート電他側面、に対する
オーバーエッチの影響を抑える事ができる。
ッタ領域となる部分を７オトレジストをマスクにしてフ
ィールド酸化膜９及びゲート酸化膜６に開口を形成した
のち全曲に前記多結晶シリコン層７よりも薄く、Ｐチャ
ンネルＭＯＳトランジスタの２層ゲート電極の上層及び
バイポーラトランジスタの少なくともエミッタ電極とな
る多結晶シリコン層１２を気相成長法により成長させる
。さらに、多結晶シリコン１２の全面に例えばヒ素（Ａ
ｓ）をイオン打込みしアニール処理して、エミッタ領域
１３を形成する。続いて、多結晶シリコン層１２および
多結晶シリコン層９をバターニングしＰチャンネルＭＯ
Ｓトランジスタのゲート電極及ヒハイボーラトランジス
タのコレクタ・エミッタ電極を形成する。このときフォ
トレジスト（図示せず）をマスクにしてエツチングすれ
は、エツチングの終点は、ＰチャンネルＭＯ８）ランジ
スタ部分の下層の多結晶シリコン層７をエッチングレ終
ったところで決まる。従ってゲート電他側面、に対する
オーバーエッチの影響を抑える事ができる。
（５）第５図に示す様にＰチャンネルＭＯ８）ランジス
タとなる領域にのみＰ型不純物（例えばボロン等）をイ
オン打ち込みされ、ソース・ドレイン層１４を形成する
。なお、その際バイポーラトランジスタのベース電極領
域１５上の酸化膜に開口を形成して前記Ｐ型不純物を同
時にイオン打ち込みしベース抵抗の低減を計る事も可能
である。
タとなる領域にのみＰ型不純物（例えばボロン等）をイ
オン打ち込みされ、ソース・ドレイン層１４を形成する
。なお、その際バイポーラトランジスタのベース電極領
域１５上の酸化膜に開口を形成して前記Ｐ型不純物を同
時にイオン打ち込みしベース抵抗の低減を計る事も可能
である。
（６）その後５例えはＰＳＧ等の絶ｋＩ！膜１６を気相
成長させ％奄極取り出し窓を開口し蒸着法等によりアル
ミ′ｗＬ極配線１７を被着したのちフォトレジスト（図
示せず）をマスクにエツチングする事により第６図の如
く配線層を形成する。
成長させ％奄極取り出し窓を開口し蒸着法等によりアル
ミ′ｗＬ極配線１７を被着したのちフォトレジスト（図
示せず）をマスクにエツチングする事により第６図の如
く配線層を形成する。
ここにおいて領域ＩにＰチャンネルＭＯＳトランジスタ
、＊域■にバイポーラトランジスタを持つＢｆ−ＭＯ８
半導体集積回路が完成する。なお１本実施例においては
バイポーラトランジスタとＰチャンネルＭＯ８トランジ
スタのみについて述べ友がＮチャンネルＭＯＳトランジ
スタとバイポーラトランジスタ或いは第７図の如＜、Ｃ
ＭＯ８）ランジスタとバイポーラトランジスタを組み込
む事も可能である。
、＊域■にバイポーラトランジスタを持つＢｆ−ＭＯ８
半導体集積回路が完成する。なお１本実施例においては
バイポーラトランジスタとＰチャンネルＭＯ８トランジ
スタのみについて述べ友がＮチャンネルＭＯＳトランジ
スタとバイポーラトランジスタ或いは第７図の如＜、Ｃ
ＭＯ８）ランジスタとバイポーラトランジスタを組み込
む事も可能である。
以上説明したように本発明は、ＭＯＳトランジスタのゲ
ート電極を多結晶シリコンの２層構造とする事により、
ドープされた不純物が異なる２柚類の多結晶シリコン層
の電極のエツチングに際され、ＭＯＳ）ランジスタのゲ
ート′電極部の多結晶シリコンノーがバイボーントラン
ジスタ部の多結晶シリコンＲ４工り厚いためＭＯＳトラ
ンジスタのゲート’−４極に対するオーバーエッチをな
くす事ができる効果があり、相互の素子特性を犠牲にせ
ず、且つ、信頼性を損なわずに工程の簡略化が出来る効
果がある０
ート電極を多結晶シリコンの２層構造とする事により、
ドープされた不純物が異なる２柚類の多結晶シリコン層
の電極のエツチングに際され、ＭＯＳ）ランジスタのゲ
ート′電極部の多結晶シリコンノーがバイボーントラン
ジスタ部の多結晶シリコンＲ４工り厚いためＭＯＳトラ
ンジスタのゲート’−４極に対するオーバーエッチをな
くす事ができる効果があり、相互の素子特性を犠牲にせ
ず、且つ、信頼性を損なわずに工程の簡略化が出来る効
果がある０
第１図から第６図は本発明の一笑流例のバイポーラトラ
ンジスタとＰチャンネルＭＯＳトランジスタ金裂作する
Ｂｉ−ＭＯ８製造フ゛ロセスを示す各工程断面図である
。また、第７図は、さらにＮチャンネルＭＯＳトランジ
スタも同時に製作した場合の本発明の他の実施例の構造
断面図である。 】・・・・・・Ｐテノシリコン基板、２・・・・・・Ｎ
型埋込層。 ３・・・・・・Ｎ型エピタキシャルシリコン層、４・・
・・・・Ｐ型絶縁層、５・・・・・・シリコン選択酸化
膜、６・・・・・・ゲート酸化膜、７．１２・・・・・
・多結晶シリコン層、８・・・・・・耐酸化性膜、９・
・・・・・多結晶シリコン選択酸化膜、１０・・・・・
・ベース領域、１】・・・・・・コレクタ電極取り出し
拡散層、１３・・・・・・エミッタ領域、１４・・・・
・・ソース・ドレイン層、１５・・・・・・ベース電極
領域、１６・・・・・・絶縁膜、１７・・・・・・アル
ミ電極配線。 代理人 弁理士 内 原 音輿４９ 弗５ 図 １．−２１つ 〜 瑯７図
ンジスタとＰチャンネルＭＯＳトランジスタ金裂作する
Ｂｉ−ＭＯ８製造フ゛ロセスを示す各工程断面図である
。また、第７図は、さらにＮチャンネルＭＯＳトランジ
スタも同時に製作した場合の本発明の他の実施例の構造
断面図である。 】・・・・・・Ｐテノシリコン基板、２・・・・・・Ｎ
型埋込層。 ３・・・・・・Ｎ型エピタキシャルシリコン層、４・・
・・・・Ｐ型絶縁層、５・・・・・・シリコン選択酸化
膜、６・・・・・・ゲート酸化膜、７．１２・・・・・
・多結晶シリコン層、８・・・・・・耐酸化性膜、９・
・・・・・多結晶シリコン選択酸化膜、１０・・・・・
・ベース領域、１】・・・・・・コレクタ電極取り出し
拡散層、１３・・・・・・エミッタ領域、１４・・・・
・・ソース・ドレイン層、１５・・・・・・ベース電極
領域、１６・・・・・・絶縁膜、１７・・・・・・アル
ミ電極配線。 代理人 弁理士 内 原 音輿４９ 弗５ 図 １．−２１つ 〜 瑯７図
Claims (1)
- 一つの半導体基板上に少なくとも一つのバイポーラトラ
ンジスタと、少なくとも一つのＭＯＳトランジスタとを
有するＢｉ−ＭＯＳ半導体集積回路装置において、ＭＯ
Ｓトランジスタのゲート電極がそれぞれ異なる種類のＮ
型不純物がドープされ、且つそれぞれ異なる膜厚を有す
る２層の多結晶シリコン層によって形成され、前記ゲー
ト電極の上層を形成する多結晶シリコン層がバイポーラ
トランジスタの少なくともエミッタ電極を形成し、前記
ゲート電極の下層を形成する多結晶シリコン層が選択酸
化によってバイポーラトランジスタのフィールド領域を
形成したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238762A JPS6298663A (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238762A JPS6298663A (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298663A true JPS6298663A (ja) | 1987-05-08 |
Family
ID=17034885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238762A Pending JPS6298663A (ja) | 1985-10-24 | 1985-10-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298663A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01202855A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH01304766A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体装置の製造方法と半導体装置 |
| JPH023964A (ja) * | 1988-01-19 | 1990-01-09 | Natl Semiconductor Corp <Ns> | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
| EP0373832A2 (en) * | 1988-12-10 | 1990-06-20 | Canon Kabushiki Kaisha | Semiconductor device and photoelectric conversion apparatus using the device |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| JPH06188375A (ja) * | 1992-10-23 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6441441B1 (en) | 1996-06-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1985
- 1985-10-24 JP JP60238762A patent/JPS6298663A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023964A (ja) * | 1988-01-19 | 1990-01-09 | Natl Semiconductor Corp <Ns> | 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 |
| JPH01202855A (ja) * | 1988-02-09 | 1989-08-15 | Matsushita Electron Corp | 半導体集積回路の製造方法 |
| JPH01304766A (ja) * | 1988-06-02 | 1989-12-08 | Toshiba Corp | 半導体装置の製造方法と半導体装置 |
| EP0373832A2 (en) * | 1988-12-10 | 1990-06-20 | Canon Kabushiki Kaisha | Semiconductor device and photoelectric conversion apparatus using the device |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| US6191457B1 (en) * | 1989-07-21 | 2001-02-20 | Texas Instruments Incorporated | Integrated circuit structure having a bipolar transistor with a thick base oxide and a field effect transistor with a thin gate oxide |
| JPH06188375A (ja) * | 1992-10-23 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6441441B1 (en) | 1996-06-07 | 2002-08-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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