KR940009359B1 - 바이씨모스(bicmos)의 구조 및 제조방법 - Google Patents

바이씨모스(bicmos)의 구조 및 제조방법 Download PDF

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Abstract

내용 없음.

Description

바이씨모스(BICMOS)의 구조 및 제조방법
제1도는 일반적인 바이씨모스 회로구성도.
제2도는 종래의 바이씨모스 구조단면도.
제3도는 본 발명의 바이씨모스 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : n형 실리콘기판 2 : 필드산화막
3 : p형웰 4 : 산화막
S : 소오스 G : 게이트
D : 드레인 B : 베이스
E : 에미터 C : 콜렉터
본 발명은 반도체 소자에 관한 것으로 특히 바이씨모스(BICMOS)의 구조 및 제조방법에 관한 것이다.
종래의 바이씨모스를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 일반적인 바이씨모스 회로구성도를 나타낸 것으로 엔모스 (NMOS)와 PNP 트랜지스터로 구성되어 있다.
엔모스(NMOS)의 게이트 (G)를 통하여 입력신호가 인가되면 엔모스 (NMOS)의 드레인(D)이 PNP 트랜지스터의 베이스(B)에 연결되고 엔모스(NMOS)의 소오스(S)가 PNP 트랜지스터의 콜렉터에 연결되어 접지되고, PNP 트랜지스터의 에미터 (E)를 통하여 신호가 출력된다.
제2도는 종래의 바이씨모스 구조단면도를 나타낸 것으로 n형 실리콘기판(1)에 필드산화막(2)을 형성하여 엔모스와 PNP 트랜지스터 형성영역을 정의하고, 상기 엔모스와 PNP 트랜지스터 형성영역에 p형 불순물 이온 주입 및 확산공정으로 p형웰(3) 과 p-콜렉터(4)를 형성한다.
그리고, 엔모스영역에 게이트산화막(5)을 성장하고 폴리실리콘을 증착하여 포토에치 공정으로 게이트(6)를 형성하고 게이트(6) 일측 p형웰(3)에 p+형과 n+형 이온 주입으로 소오스영역을 형성하고 게이트(6) 타측 p형웰(3)에 n+이온 주입으로 드레인을 형성한다. 계속해서, PNP 트랜지스터 p-콜렉터(4) 내의 소정영역에 n+이온 주입으로 베이스영역을 형성하고 상기 베이스영역의 소정부위에 p+이온 주입으로 에미터영역을 형성하고, p-콜렉터(4)에 p+이온 주입으로 콜렉터영역을 형성한 것이다.
그러나 이와같은 종래의 바이씨모스에 있어서는 엔모스의 소오스, 드레인, 게이트와 트랜지스터의 에미터, 콜렉터, 베이스의 각 단자마다 콘텍이 형성되어 있으므로 인하여 칩(Chip)의 레이아웃 (Lay Out) 면적이 큰 단점이 있다.
본 발명은 이와같은 단점을 해결하기 위해 안출한 것으로 칩 크기를 줄여 집적화된 바이씨모스를 제공하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명은 웰 (Well) 내에 트랜치를 형성하여 트랜치에 게이트를 형성하고 엔모스의 드레인과 트랜지스터의 베이스를 결리층이 없이 형성하고, 트랜치 구조로 단자간을 격리시키는 바이씨모스의 구조 및 제조방법이다.
이와같은 본 발명의 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
제3도는 본 발명의 바이씨모스 공정 단면도를 나타낸 것으로 제3a도와 같이 n형 실리콘기판(1)에 필드산화막(2)을 형성하여 액티브영역과 필드영역을 구분하고 액티브영역에 p형 불순물 이온 주입하고 드라이브인(drive in)하여 p형웰(3)을 형성한다.
제3b도 와 같이 p형웰(3)내의 표현에 엔모스트랜지스터 소오스, 드레인 형성영역에 n+이온 주입하고 제3c도와 같이 트랜지스터의 베이스와 에미터영역에 n-이온 주입한다.
제3d도와 같이 엔모스영역의 게이트가 형성될 n+영역을 식각하여 트랜치를 형성하고 PNP 트랜지스터 영역에도 콜렉터영역과 에미터영역의 격리를 위해 트랜치를 형성한다.
이때 똑같은 위치에 트랜치를 형성한후 이온 주입을 하여도 무방하다.
제3e도와 같이 n-이온 주입된 영역의 소정의 부분에 소정의 깊이로 트랜치를 형성한다.
제3f도와 같이 엔모스영역의 소오스영역이 될 n+이온 주입된 측면과 PNP 트랜지스터 영역중 트랜치사이의 n-이온 주입층 PNP 트랜지스터의 콜렉터영역에 소정의 깊이로 p+이온 주입하여 PNP 트랜지스터의 에미터(E)와 콜렉터를 형성하고 전면에 산화막(4)을 형성한다.
이때 엔모스영역의 트랜치에는 게이트산화막을 형성하고 나머지 트랜치영역에는 두꺼운 산화막을 형성한다.
제3g도와 같이 상기 엔모스의 소오스, 드레인영역과 PNP 트랜지스터의 베이스, 에미터, 콜렉터영역에 각 단자 콘택홀을 형성하고 금속 또는 도핑된 반도체층을 증착하고 패터닝하여 엔모스의 게이트(G), 소오스(S), 드레인(D) 전극과 PNP 트랜지스터의 베이스(B), 에미터(E), 콜렉터(C) 전극을 형성한다. 여기서 엔모스의 드레인(D)전극과 PNP 트랜지스터의 베이스(B) 전극은 일체형으로 형성된다.
이와같은 공정으로 완성된 본 발명의 바이씨모스 구조는 n형 실리콘기판(1)에 필드산화막(2)이 형성되어 액티브영역과 필드영역이 한정되고 액티브영역에 p형웰(3)이 형성되고, p형웰(3) 내부의 엔모스영역은 게이트(G)가 트랜치 내벽에 형성되고 게이트(G)양측에 소오스/드레인이 형성된다.
그리고 PNP 트랜지스터 영역은 베이스가 엔모스의 드레인과 접촉되어 형성되고 소정의 간격을 두고 에미터와 콜렉터가 형성되고 에미터, 베이스, 콜렉터의 각 단자는 트랜치 구조의 산화막으로 격리되어 있다.
이상에서 설명한 바와같이 본 발명은 칩 사이즈를 줄일수 있는 효과가 있다.

Claims (2)

  1. 제1도전형 반도체 기판(1), 액티브영역과 필드영역을 구분하여 필드영역에 형성되는 필드산화막(2), 상기 반도체 기판의 액티브영역에 형성되는 제2도전형 웰(3), p형웰(3) 내부의 엔모스영역중 트랜치가 형성되어 트랜치영역에 형성되는 게이트(G)전극, 상기 게이트(G)전극 양측의 제2도전형 웰에 형성되는 고농도 제1도전형 소오스/드레인영역, 상기 엔모스의 드레인영역 일측에 드레인영역과 연결되도록 형성되는 저농도 제1도전형 PNP 트랜지스터의 베이스영역, 상기 베이스영역 상측에 형성되는 고농도 제2도전형 에미터영역, 상기 에미터영역과 격리되어 에미터영역 일측에 형성되는 콜렉터영역을 포함하여 구성됨을 특징으로 하는 바이씨모스의 구조.
  2. 제1도전형 반도체기판에 필드산화막을 성장하여 액티브영역과 필드영역을 한정하고 액티브영역에 제2도전형 웰을 형성하는 공정과, 상기 웰 내부의 모스가 형성될 영역에 고농도 제1도전형 이온 주입하고 그 일측의 트랜지스터가 형성될 영역에 제1도전형의 이온을 저농도로 주입한후 상기 고농도 제1도전형 이온 주입층의 중앙부위를 식각하고 트랜지스터의 에미터와 콜렉터가 형성될 영역사이를 식각하여 트랜치를 형성하는 공정과, 상기 저농도로 이온 주입된 영역의 소정의 부위는 소정의 깊이로 트랜치를 형성하는 공정과, 전면에 절연막을 형성하고 모오스와 트랜지스터의 각 단자영역에 콘택홀을 형성하는 공정과, 전면에 도 전체를 증착하고 패터닝하여 모스가 형성될 영역의 트랜치 내벽에 게이트전극을 형성하고 각 단자의 전극을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 바이씨모스의 제조방법.
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