KR19980064721A - 유전체 격리 바이폴라 트랜지스터 - Google Patents

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KR19980064721A
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그리이봉
무리에조슬린느
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까뽀셀리삐에로
에스지에스-톰슨마이크로일렉트로닉스에스.에이.
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Abstract

본 발명은 BICMOS 형 집적 회로내에 심층 트렌치(deep trenches)를 형성하는 방법에 관한 것으로, 바이폴라 트랜지스터의 형성은 베이스 폴리실리콘층을 증착하는 단계, 보호 산화물층을 증착하는 단계, 에미터-베이스 개구(opening)를 형성하는 단계, 에미터 폴리실리콘층을 증착하여, 이런 층을 에칭하는 단계와, 바이폴라 트랜지스터의 영역 외부에서 실리콘 산화물 보호층 및 베이스 폴리실리콘층을 에칭하는 단계를 포함한다. 트렌치의 형성은 에미터-베이스 개구를 형성할 동안 두꺼운 산화물 영역 위의 보호 산화물 및 베이스 폴리실리콘층을 개방하는 단계, 보호 산화물층을 에칭할 동안 두꺼운 산화물층을 에칭하는 단계와, 베이스 폴리실리콘을 에칭할 동안 두꺼운 산화물 밑의 실리콘을 에칭하는 단계를 포함한다.

Description

유전체 격리 바이폴라 트랜지스터
본 발명은 특히 바이폴라와 CMOS(Complementary MOS) 소자를 포함하는 집적 회로의 제조 라인에 관한 것이다. 이러한 라인형을 일반적으로 BICMOS 라인이라 부른다.
본 발명의 목적은 마스크상에 패턴된 구성요소의 치수를, 예를 들어 0.2 내지 0.35㎛와 같이, 0.4㎛이하로 할 수 있는 라인을 제공하는 것이다.
본 발명의 보다 특별한 목적은 유전체로 채워진 트렌치에 의해 기본 소자를 서로 격리 할 수 있는 라인을 제공하는 것이다.
도 1 내지 11은 N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터, 및 NPN-형 바이폴라 트랜지스터의 일실시예의 연속적인 제조 단계를 간략하게 설명한 단면도.
도 12는 도 1 내지 11에서 설명된 방법으로 성취된 NPN형 바이폴라 트랜지스터의 확대도.
도 13 내지 21은 본 발명에 따른 격리 트렌치(isolation trench)의 제조 단계의 도시도.
이와 같은 목적 및 다른 목적을 달성하기 위하여, 본 발명은 BICMOS 형 집적 회로내에 심층 트렌치(deep trenches)를 형성하는 방법을 제공하는 것으로, 바이폴라 트랜지스터의 형성은 베이스 폴리실리콘층을 증착하는 단계, 보호 산화물층을 증착하는 단계, 에미터-베이스 개구(opening)를 형성하는 단계, 에미터 폴리실리콘층을 증착하여, 이런 층을 에칭하는 단계와, 바이폴라 트랜지스터의 영역 외부에서 실리콘 산화물 보호층 및 베이스 폴리실리콘층을 에칭하는 단계를 포함한다. 트렌치를 형성하기 위하여, 이런 방법은, 에미터-베이스 개구를 형성할 동안 두꺼운 산화물 영역 위의 보호 산화물 및 베이스 폴리실리콘층을 개방하는 단계, 보호 산화물층을 에칭할 동안 두꺼운 산화물층을 에칭하는 단계와, 베이스 폴리실리콘을 에칭할 동안 두꺼운 산화물 밑의 실리콘을 에칭하는 단계를 포함한다.
본 발명의 일실시예에 따르면, 트렌치를 한정(define)하는 마스크의 더욱 작은 부분(smaller)은 보호 산화물 및 베이스 폴리실리콘층의 개구에 대응한다는 것이다.
본 발명의 일실시예에 따르면, 보호 산화물 및 베이스 폴리실리콘층을 개방하기 전에 상기 방법은 명백한 실리콘 질화물층을 제거하는 단계를 포함한다.
본 발명의 일실시예에 따르면, 트렌치는 깊이가 약 1 내지 1.5㎛이다.
본 발명의 일실시예에 따르면, 트렌치는 폭이 0.25 내지 0.50㎛이다.
본 발명의 이와 같은 목적과 특징과 장점은 첨부한 도면을 참조하여, 다음의 특정한 실시예의 설명에서 보다 상세히 토의될 것이며, 그러나, 다음의 실시예로 한정되는 것은 아니다.
보통 반도체 소자들을 나타내기 위한 분야에서는, 다수의 단면도가 일정한 비율로 도시되어 있지 않다. 도면을 용이하게 하기 위해 여러 층들의 측면과 횡단면의 치수가 임의로 확대 또는 축소되어 있다.
다음의 설명에서, CMOS 소자가 형성되어 있는 도 1 내지 11의 좌측은 CMOS 측으로, NPN-형 바이폴라 트랜지스터가 형성된 상기 도면의 우측은 바이폴라 측으로 나타낼 것이다. 다음에서, N-채널 MOS 트랜지스터, P-채널 MOS 트랜지스터 및 NPN-형 바이폴라 트랜지스터의 제조 방법을 설명할 것이다. 물론, 실제의 구현에 있어서는, 많은 동일한 소자들이 형성될 뿐만 아니라, 다른 형태의 기본적인 소자들도 동시에 형성될 수 있다.
본 발명에 따르면, 초기의 단계는 기 알려진 매우 작은 치수(0.35㎛이하의 최소 치소 또는 게이트 치수)의 CMOS 집적회로의 제조 단계에 상응한다.
도 1에 도시한 바와 같이, P-형 기판(1)이 먼저 이용되고, N-형 에피텍셜층(2)은 P-형 기판(1) 위에 형성된다. 상기 에피텍셜층은 예를 들어, 그 두께가 약 1 내지 1.2㎛ 정도로 비교적 얇다.
상기 에피텍셜층을 성장시키기 전에, 원한다면, 적당한 형의 매립층을 CMOS 트랜지스터의 N 또는 P 웰이 구성되어질 영역에 형성할 수 있고, 바이폴라 측에 N+형의 매립층(3)이 제공된다.
도 2에 도시한 바와 같이, CMOS 측에, MOS 트랜지스터의 영역은 일반적으로 알려진 기술에 의해 형성된 두꺼운 산화막층(5)의 개구에 의해 범위가 정해진다. 상기 개방부에 형성된 두꺼운 산화막 또는 얇은 산화막 영역(6)을 통하여, N-형 웰(8)과 P-형 웰(9)이 통상적으로 주입된다. 이러한 웰은, 예를 들어 세차례의 이온 주입에 의해 형성되는데, 그 중의 하나는 마스크 되지 않은 영역에서 두꺼운 산화막(5)을 통하여 달성한다. 이러한 N 및 P 웰은 각각 P-채널 MOS 트랜지스터와 N-채널 MOS 트랜지스터를 의미한다. 표면 도핑 레벨(약 1016at./cm3)은 트랜지스터의 임계전압을 결정한다. 일반적인 경우에, P 웰(P+매립층에 결합된)은 P 기판과 전기적인 접촉에 있다. 그러나, 이것은 적어도 P 웰의 일부를 N-형 매립층 위에 형성하기 위해 제공될 수 있다. 상기 N 웰은 P 기판에 나타나기 때문에 완전히 격리되고, 상기 P 웰처럼 형성된 P 영역에 의해 수평으로 격리된다.
동시에, 바이폴라 측에, 매립층(3)과 결합한 콜렉터 접점 회복 드라이브-인(drive-in) 또는 콜렉터 웰(10)이 형성되어질 영역은 두꺼운 산화물(5)로 한정된다. 상기 콜렉터 웰은 N-형 웰(8)의 형성을 위해 수행된 주입의 최소 부분에 의해 형성되거나, 또는 특정 N+-형 주입에 의해 형성된다. 상기 콜렉터 웰은 또한 N-채널 MOS 트랜지스터의 소스 및 드레인과 동시에 연속적으로 형성될 수 있다. 또한, NPN-형 바이폴라 트랜지스터의 베이스 및 에미터가 형성될 영역(11)은 상기 두꺼운 산화물로 한정된다. N 및 P웰의 다양한 이온주입 동안에, 상기 영역(11)은 마스크된다.
도 3에 도시한 바와 같이, MOS 측에, MOS 트랜지스터의 절연된 게이트(13 및 14)가 통상적으로 형성되고, 첫 번째 주입이 수행되고(LDD), 스페이서(15 및 16)이 형성되며, 드레인 및 소스의 주입이 수행된다. 웰(8)에서는 P 형 주입이고, 웰(9)에서는 N 형 주입이다. P웰에서 N-채널 트랜지스터의 소스 및 드레인의 주입을 수행하는 동안, 연속적인 연결(linkup) 상태를 향상시키기 위해 고농도로 도핑된 N-채널 확산(18)이 콜렉터 웰(10)의 표면에서 수행된다.
그리고 나서, 고속 열 어니얼링(annealing)이 수행된다(1025℃).
상기 단계 후에, (가능한 연결 규소화 및 금속화를 제외하고는) MOS 트랜지스터의 대부분이 만들어진 완료시점에서, NPN-형 바이폴라 트랜지스터의 주입은 개시된다.
도 4에 도시한 단계에서, 화학 증기 증착에 의해, 예를 들어 약 20 nm의 두께를 가진 실리콘 산화물층(21)과, 예를 들어 약 30 nm의 두께를 가진 실리콘 질화물층(22)을 포함하는 이중 보호층은 전체 구조위에 증착된다. 상기 층(21 및 22)은 바이폴라 트랜지스터의 에미터-베이스 영역을 구성하고자 하는 영역(11)에서 개방된다. 상기 개구는 두꺼운 산화물 영역에서 멈추기 때문에 중요하지 않다는 것을 주목하여야 한다.
도 5에 도시한 단계에서, 약 200 nm의 두께를 가진 실리콘층(23)과, 뒤이은 약 300 nm의 두께를 가지는 캡슐 봉합 산화물층(24)은 전체 구조위에 증착된다.
실리콘층(23)은 NPN 트랜지스터의 외인성 베이스를 위한 도핑 소스로서 사용될 것이기 때문에 P-형으로 도핑되어야 하고, 이후부터는 베이스 폴리실리콘으로 부를 것이다. 이것이 폴리실리콘으로 언급되더라도, 이것은 예를 들면, 비결정 실리콘과 같은, 증착된 실리콘층의 어떤 형태일 것이다. 양호하게도 본 발명의 한 견지에 따르면, 폴리실리콘 또는 도핑되지 않은 비정질 실리콘층(23)이 먼저 증착되고, 그 후에 P-형 도핑이 상기 층에 주입된다. 양호하게도 붕소는 상당한 고선량(1015내지 1016at./cm2) 및 저 에너지에서의 BF2의 형태로 주입됨으로써, 주입된 붕소가 상기 층의 상부내에 집중되어, 영역(11)내의 하부 실리콘 기판내에 붕소 주입을 방지한다.
도 6에 도시한 단계에서, 개구는 영역(11)의 중심 부분에 있는 층(24 및 23)에 제공된다. 상기 개구는 예를 들면, 0.4 및 0.8㎛ 사이의 폭을 가지고, 50 nm 이하만큼 단결정 실리콘에 관통한다. 그리고 나서, NPN 트랜지스터의 콜렉터(30)를 정의하도록 N-형 도핑을 주입한다. 이로서, 상기 콜렉터는 상기 개구에서 자동정렬(self-align)된다. 상기 N 주입은 중간 선량 및 고 에너지(예를 들어, 1012내지 1014at./cm2, 500 keV 미만)에서 수행된다. 이로서, 제한된 측면 범위의 효과적인 콜렉터 영역이 얻어지는데, 이것은 뒤쪽에 형성된 진성 베이스의 것과 거의 같다. 이것은 콜렉터와 외인성 베이스 사이에서 낮은 스트레이(stray) 커패시턴스를 갖는 NPN 트랜지스터를 획득하는데 기여한다. 상기 주입은 최적화 되고(예를 들어, 연속적인 주입에 의해), 그래서, 콜렉터의 프로파일은, 한편으로는 콜렉터 저항와 상기 콜렉터를 통하여 전송되는 시간과, 다른 한편으로는 높고 충분한 에미터-콜렉터와 베이스-콜렉터 항복(breakdown)전압(대개 4볼트)과, 낮은 베이스-콜렉터 커패시턴스의 획득 사이에 최선의 타협을 제공한다. 상기 콜렉터 주입은, CMOS 트랜지스터를 최적화하기 위한 적당한 도핑과 두께를 가지며, NPN 트랜지스터의 특성을 독립적으로 최적화하는 에피텍셜층(2)을 미리 선택하는 것을 가능하게 한다는 것을 주목해야 한다. 특별히, 상기 에피텍셜층은 NPN 트랜지스터의 콜렉터층으로서 직접 사용되어야만 하는 것보다 두꺼울 수 있다.
도 7에 도시한 바와 같이, 마스킹 레지스트(masking resist)를 제거한 후, 열 산화공정이 수행되는데, 이는 약 5 내지 10 nm 두께의 얇은 열 산화층(31)이 형성되고, 폴리실리콘층(23)에 포함된 붕소가, 약 100 nm의 접합 깊이를 갖는 외인성 베이스 영역(32)을 형성하기 위해, 밑에 놓인 에피텍셜층에서 확산을 시작하는 동안에 수행되는 것이다. 그리고 나서, 상기 확산은 바이폴라 구조의 최종 어니얼링에 의해 완전해진다. 그리고, 층(23 과 24)에서 상기 개구의 중심에 진성 베이스 영역(33)을 형성하기 위해 P-형 주입이 수행된다. 상기 진성 베이스는 낮은 에너지의 붕소(예를 들어, 1013at./cm2, 5 keV 미만)로 주입된다. 폴리실리콘(23)과의 접촉은 상기 폴리실리콘의 붕소의 측면 확산으로부터의 결과이다.
그리고 나서, 폴리실리콘층(100 nm)으로 덮힌 얇은 실리콘 질화막층(30nm)의 동일한 증착이 수행된다. 그리고, 상기 폴리실리콘층은 비등방성으로 에칭되는데, 그 결과, 층(23 과 24)에 만들어진 개구의 사이드에 스페이서(43)만 남게 된다. 그리고 나서, 실리콘 질화물의 동일한 에칭이 수행되는데, 그 결과, 폴리실리콘 스페이서(43)에 의해, 에칭(화학 또는 플라즈마 에칭)으로부터 보호된 영역(44)에는 실리콘 질화물 만이 남는다. 질화물(44)과 스페이서(43)는 모두 작은 개구를 정의 하는데, 이는 진성 베이스의 한정을 위해 층(23 과 24)에 초기에 형성된 개구보다 작다. 상기 작은 개구가 에미터 개구이다. 만일 상기 스페이서가 각각 약 150 nm의 폭을 가진다면, 상기 작은 개구는 약 0.5㎛ 정도의 폭을 갖는다.
도 8에 도시한 단계에서, 에미터 주입 동안에 보호층으로서 사용되었고, 실리콘 질화물층을 위한 에칭 스톱(stop)으로서 사용되었던, 상기 개구의 기저에 있는 얇은 산화물층(31)은, 희석된 플루오르화수소산(fluorhidric acid ; HF)에 세척하는 것과 같이, 조심스럽게 세척된다. 고농도 도핑된 N-형 폴리실리콘층은 영역(46)에 남겨 두기 위해 증착되고, 그리고 나서 에칭된다. 도핑된 폴리실리콘층의 영역(46) 은, 예를 들면 상기 폴리실리콘 영역(46)과 베이스 폴리실리콘의 영역(23) 사이에 커패시터를 형성하기 위하여 선택된 위치에 유지될 수 있다.
도 9에 도시한 단계에서, 상기 산화물층(24) 및 베이스 폴리실리콘층(23)은, 바이폴라 트랜지스터의 에미터-베이스 영역 및 베이스 폴리실리콘층(23)의 부분들을 사용하는 소자(레지스터, 커패시터...)를 포함한 다른 가능한 영역의 외측에 제거된다. 그리고 나서, 캡슐 봉합 실리콘 산화물층(47)이 증착된다.
이 후에, N-형 에미터(49)를 형성하기 위해 트랜지스터의 베이스 영역 중심에서 폴리실리콘층(46)안에 포함되는 도핑의 관통 어니얼링이 수행된다. 상기 바이폴라 트랜지스터에 결합된 어니얼링은 도핑의 전기적 재반응(reactivation)을 가능하게 하고, 약 60 nm 의 접합 깊이를 리드(lead)한다. 상기 어니얼링은 고속 열 어니얼링 타입 및/또는 용광로 어니얼링 타입중의 하나이다. 상기 열 처리과정(30 s, 1000℃)은 이처럼 작용되지 않는 MOS 트랜지스터에 비해 보다 가볍다.
도 10에 도시한 단계에서, 실리콘 산화물 캡슐 봉합층(47), 실리콘 질화물층(22) 및 보호 실리콘 산화물층(21)은 실리사이드 될 액티브 및/또는 폴리실리콘층, 예를 들어 P-채널 MOS 트랜지스터 및 바이폴라 트랜지스터의 콜렉터 웰의 위에서 제거된다. 금속 실리사이드(50)는 노출된 폴리실리콘 및 모노실리콘 영역 위에서 선택적으로 형성된다.
도 11에 도시한 단계에서, 평탄화격리층(51)은 공지된 방법, 예를 들면 비피에스지(BPSG ; Boron and Phosphorus-doped Glass layer) 증착 등에 의해 증착되고, 어니얼링된다. 그리고 나서, 상기 층과 밑에 놓인 층은 접점이 만들어질 위치에서 개방된다. 잘 알려진 바와 같이, 상기 접점은 유효 영역의 위에 직접 만들어질 필요는 없고, 가능하면 상기 유효 영역으로부터 확장한 전도영역의 횡단 확장면에서 만들어지기 때문에, 단지 상기 접점의 일부만 보여졌다. 이처럼, 도 11에서는, P-채널 MOS 트랜지스터의 드레인 접점(53), 바이폴라 트랜지스터의 콜렉터 접점(54), 에미터 접점(55), 및 베이스 접점(56)이 도시되었다.
도 12는 도 11에 도시한 바이폴라 측과 일치하고, 바이폴라 트랜지스터의 에미터-베이스 영역을 큰 비율로 보여준다.
특정 실시예에서, 크기의 정도의 일례를 제공하기 위하여, (두께 및, 동질층에 대한 표면 농도 또는 평균 농도 Cs 를 나타내는) 다음의 수치 데이터에 따라 구조의 구현이 선택될 것이다.
기판 1 : Cs = 1015at. / cm3 ,
에피층 2 : Cs = 1016at. / cm3, e = 0.8 내지 1.4 ㎛,
매립층 3 : Cs = 1020at. / cm3 ,
산화막 5 : e = 0.5㎛,
N 또는 P 소스와 드레인 : Cs = 1020at. / cm3, e = 0.15 ㎛
본 발명에 따른 제조 방법은, 고감도(high definition) CMOS 트랜지스터 기 제조 라인과 완전히 호환 가능할 시, 바이폴라 트랜지스터, 콜렉터, 진성 베이스, 및 에미터의 자동 정렬된 영역의 구현을 가능하게 한다.
상기 바이폴라 트랜지스터는 많은 장점을 가진다. 이의 수행은 CMOS 트랜지스터로 인한 어려움을 겪지 않는다. 이것은 특히, 무선주파수(40 GHz 이상의 차단 주파수)에서 사용된다. 바이폴라 트랜지스터의 매우 높은 트랜스컨덕턴스와 낮은 노이즈는, 이것을 아날로그 적용에 유용하도록 만든다. 특히, 베이스 콘택트( P+ 폴리실리콘에 있는)는 베이스 저항를 유리하고 크게 축소할 수 있는데, 이것은 노이즈 지수 RF서 유리한 향상을 가져온다. 이처럼, 상기 바이폴라 트랜지스터는, 낮은 비용 및 상기 트랜지스터와 결합 가능성이 있는 AsGa 트랜지스터를 대신하여, 동일하게 싼 비용과 고성능 CMOS 회로로 사용될 수 있다.
일반적으로, 집적 회로의 다수의 기본 소자를 최적으로 격리하기 위하여서는 집적 회로의 전체 에피텍셜층을 크로스(cross)한 유전체로 채워진 트렌치에 의해 상기 소자를 격리하는 것이 바람직하다. 이는, 한편으로 상당한 고주파로 동작하는 트랜지스터 및, 다른 한편으로 고주파 트랜지스터에 의해 방출된 기생 반송파에 의해 영향을 받기 쉬운 아날로그 회로를 포함하는 BICMOS 형의 회로에 특히 유용하다. 그런 회로는 서로 다른 기능이 예를 들어 이동 전화 시스템에서 혼합될 때마다 서로 마주친다. 그러나, 사실상, 이런 트렌치 격리는 일반적으로 포기되는 데, 그 이유는 구현하기가 지극히 어려워, 기생물(parasites)에 종속되기 쉬운 소자가 분리된 칩에서 구현되기 때문이다.
본 발명은 BICMOS 집적 회로의 전술된 제조 방법과 양립할 수 있는 트렌치 격리에 대한 실시예를 제공한다. 특히, 전술된 단계에 대한 소정의 다른 단계를 이용하지 않고 상기 방법에 의해 트렌치를 수행할 수 있다. 더욱이, 전술된 방법은 전술된 마스크로부터 자동 정렬함으로써 트렌치의 위치를 매우 정확히 설정할 수 있다.
상기 방법의 초기 단계는 도 1 내지 3과 관련하여 전술된 단계로서, 즉 MOS 트랜지스터가 실제로 완성되는 제조 단계에서 개시된다.
도 13은 전술된 도 4에 대응한다. 이중 실리콘 산화물 및 실리콘 산화물층(21, 22)의 개구 이외에, 바이폴라 트랜지스터의 에미터-베이스 위치에서 상기 이중층의 개구는 두꺼운 산화물영역(5)위의 위치(101)에 제공된다.
도 14의 단계는 도 5의 단계에 대응한다. 즉, 예를 들어, 200 nm의 두께의 베이스 폴리실리콘층(23) 및, 예를 들어 300 nm의 두께의 실리콘 산화물층(24)을 연속적으로 증착한다.
도 6에 대응하는 도 15에서 설명된 단계에서, 층(23, 24)이 에미터-베이스 영역 위에서 개방될 시에, 상기 층은 또한 개구(101)위에서 개방되기 때문에, 도 15의 단계에서 형성된 개구(103)는 도 13의 단계에서 형성된 개구(101)보다 작다. 본 발명의 적어도 일실시예에서, 상기 개구(103)는 형성될 트렌치의 폭 및 위치를 결정한다. 따라서, 이런 위치는 집적 회로의 다른 소자의 위치에 대해 매우 정확히 한정된다. 사실은, 층(23 및 24)의 에칭이 전술된 방법의 주요 단계이고, 대응하는 마스크는 한정되어, 매우 정확히 위치된다.
도 16에서 설명된 단계는 도 7에서 전술된 단계에 대응한다. 이런 단계에서, 폴리실리콘층(23)의 측면상의 열 산화물층(131) 및, 질화물층(144)의 일부를 에워싼 폴리실리콘 스페이서(143)는 개구(101)내에 형성된다.
도 8의 단계에서, 에미터 개구의 최하부에서 열 산화물(31)의 에칭, 에미터 폴리실리콘층(46)의 증착, 이런 에미터 유용한 영역 외부에서 폴리실리콘 영역을 마스크 및 에칭함으로써 제거의 연속적인 단계를 기술하였다.
동일한 동작이 도 17에 도시된 바와 같이 영역(103)에서 반복된다. 그러나, 양호하게도 실리콘(46)을 철저히 에치함과 동시에 상기 영역(103)내의 폴리실리콘 스페이서(143)를 에치하도록 에칭을 연장한다.
도 9와 관련하여 기술된 단계에서, 보호 산화물층(24) 및 베이스 폴리실리콘층(23)의 에칭은 유용한 영역외부에서 수행되었다. 본 발명에 따르면, 도 18에서 설명된 바와 같이, 개구(103)에 대응하는 개구(105)는 이런 동작 동안 마스크로서 이용된 레지스터층에서 개방된다.
개구(105)는 형성될 트렌칭의 크기를 한정할 개구(103)보다 약간 작을 수 있다.
그러나, 도 18에서 설명된 본 발명의 양호한 실시예에 따르면, 개구(105)는 형성될 트렌치의 크기를 한정하는 개구(103)이상으로 신장한다.
결과가 도 19에서 설명된 단계에서는 질화물(144)을 제거하도록 실리콘 질화물의 등방성 플라즈마 에칭을 수행시킨다. 그 후, 보호층(24)이 비등방성으로 에치될 시에, 두꺼운 산화물층(5)은 개구(103) 밑에서 에치된다.
결과가 도 20에서 설명되는 단계에서, 폴리실리콘층(23)을 에치할 시에, 실리콘 기판상에 형성된 에피텍셜층(2)은 실리콘 기판(1) 및 에피텍셜층(2)간의 인터페이스가 달성될 때까지 에치된다. 따라서, 대략 1 내지 1.5㎛의 깊이 및 대략 0.2 내지 0.5㎛ 이상의 폭의 심층 격리 트렌치(150)는 수행된다. 바람직한 결과에 따라 크기는 선택된다. 예를 들면, 상기 트렌치는 매립층(3)의 최하부보다 더 깊게 신장할 수 있다.
보호 산화물층(24) 및 폴리실리콘층(23)의 전술된 비등방성 에칭은 특별한 어려움없이 수행될 수 있다. 사실은, 본 기술본야의 숙련자는 실리콘 산화물 및 실리콘 또는 폴리실리콘간의 양호한 에칭을 확실히 선택하는 플라즈마 에칭 방법을 알고 있다. 따라서, 두꺼운 산화물층(5)의 전체 두께를 에치하도록 산화물층(23)의 에칭을 연장하는 데 어려움이 없다. 이런 두꺼운 산화물층은 약 0.5㎛의 두께를 갖는 반면에, 보호 산화물층(23)은 약 0.3㎛의 두께를 갖는 것으로 주지된다. 마찬가지로, 약 0.2㎛의 두께의 폴리실리콘층(23)을 에치할 시에, 약 1㎛(또는 그 이상)의 두께를 가진 에피텍셜층은 도시에 쉽게 에치될 수 있으며, 부가적으로 폴리실리콘층(23)을 에칭하기 위해 트렌치가 형성되는 영역 외부에 주어질 경우, 실리콘 질화물층상에 클리어 에치 스톱(clear etch stop)이 있다.
그 후, 이와 같이 형성된 심층 트렌치(150)는 도 21에 되시된 바와 같이 통상적인 방법으로 증착된 보호 실리콘 산화물층(47)의 증착 동안에 산화물로 채워질 수 있다.
도 21에서 설명된 단계 후에, 도 10 내지 12와 관련하여 전술된 단계로 소정의 수정없이 방법을 계속한다.
따라서, 전술된 집적 회로의 형성에 대한 필요성에 대해 소정의 부가적인 제조 단계를 가산하지 않고 집적 회로의 에피텍셜층내에 심층 트렌치를 형성시켰으며, 유일한 수정은 마스크의 형태 및 아마 등방성 실리콘 질화물 에칭 단계의 수정을 포함한다.
이러한 기술에서, 다른 소자들이 본 발명에 따른 상기 라인을 사용하는 동안에 고안될 수 있고, 상기 라인은 여러 수정, 변경, 및 향상을 가질 수 있을 것이다. 특히, 지시된 수치값은 단지 일예로서 지시되었고, 일예로서 지시된 각 물질들은, 동일한 기능의 수행을 위해 다른 물질로 대체될 수 있다(예를 들어, 다른 물질들에 대해 선택적으로 에칭). 또한, 여러 중요 소자들은 하나 또는 다른 타입의 전도성이 있는 매립층을 가지고, 또는 가지지 않고 구현될 수 있다.
이러한 변경, 수정, 및 향상은 상기 발명의 부분이 될 것이고, 본 발명의 정신과 범주안에 있을 것이다. 따라서, 선행한 설명은 단지 일예의 방법에 의한 것이고, 이에 의해 제한되어지지 않는다. 본 발명은 단지 다음에 한정된 청구범위와 그에 상응하는 것으로써 제한된다.

Claims (5)

  1. BICMOS 형 집적 회로에서의 심층 트렌치 형성 방법으로서, 바이폴라 트랜지스터의 형성은,
    베이스 폴리실리콘층(23)을 증착하는 단계,
    보호 산화물층(24)을 증착하는 단계,
    에미터-베이스 개구(opening)를 형성하는 단계,
    에미터 폴리실리콘층(46)을 증착하여, 이런 층을 에칭하는 단계와,
    바이폴라 트랜지스터의 영역 외부에서 실리콘 산화물 보호층(24) 및 베이스 폴리실리콘층(23)을 에칭하는 단계를 포함하는 데,
    트렌치를 형성하기 위하여서는 상기 방법이,
    에미터-베이스 개구를 형성할 시 두꺼운 산화물 영역(5) 위의 보호 산화물 및 베이스 폴리실리콘층 전체를 개방하는 단계,
    보호 산화물층을 에칭할 시 두꺼운 산화물층(5)을 에칭하는 단계와, 베이스 폴리실리콘을 에칭할 시 두꺼운 산화물 밑의 실리콘(2)을 에칭하는 단계를 포함하는 것을 특징으로 하는 BICMOS 형 집적 회로의 심층 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    트렌치를 한정하는 마스크의 더욱 작은 부분은 보호 산화물 및 베이스 폴리실리콘층 전체의 개구에 대응하는 것인 것을 특징으로 하는 BICMOS 형 집적 회로의 심층 트렌치 형성 방법.
  3. 제 1 항에 있어서,
    보호 산화물 및 베이스 폴리실리콘층 전체를 개방하기 전에 명백한 실리콘 질화물층(144)의 제거 단계를 포함하는 것을 특징으로 하는 BICMOS 형 집적 회로의 심층 트렌치 형성 방법.
  4. 제 1 항에 있어서,
    트렌치(150)는 약 1 내지 1.5㎛의 깊이로 에치되는 것을 특징으로 하는 BICMOS 형 집적 회로의 심층 트렌치 형성 방법.
  5. 제 4 항에 있어서,
    트렌치(150)는 0.25 내지 0.50㎛의 폭을 가지는 것을 특징으로 하는 BICMOS 형 집적 회로의 심층 트렌치 형성 방법.
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