JP2988461B2 - Ｂｉｃｍｏｓ集積回路製造技術でキャパシタを製造する方法 - Google Patents
Ｂｉｃｍｏｓ集積回路製造技術でキャパシタを製造する方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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-
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、具体的
にはバイポーラおよび相補形ＭＯＳ（ＣＭＯＳ）構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、ＢＩＣＭＯＳラインと呼ばれる。
にはバイポーラおよび相補形ＭＯＳ（ＣＭＯＳ）構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、ＢＩＣＭＯＳラインと呼ばれる。
【０００２】
【発明が解決しようとする課題】本発明の目的は、マス
ク上にパターニングされた部品の寸法を０．４μｍ未
満、例えば０．２〜０．３５μｍとすることのできる前
記ラインを提供することにある。
ク上にパターニングされた部品の寸法を０．４μｍ未
満、例えば０．２〜０．３５μｍとすることのできる前
記ラインを提供することにある。
【０００３】本発明の他の目的は、大容量のキャパシタ
をさらに形成する前記ラインを提供することにある。
をさらに形成する前記ラインを提供することにある。
【０００４】
【課題を解決するための手段】前記およびその他の目的
を達成するため、本発明は、ＢＩＣＭＯＳ集積回路製造
技術でキャパシタを製造する方法を提供する。この方法
は、厚い酸化物領域上に、ＭＯＳトランジスタのゲート
電極に対応するポリシリコン層を付着させる段階と、ベ
ース・ポリシリコン層および酸化シリコン層を連続的に
付着させる段階と、前記ベース・ポリシリコン層および
前記酸化シリコン層に開口を形成する段階と、酸化雰囲
気中で熱アニールを実施し、酸化物層を形成する段階
と、スペーサ・ポリシリコンがエッチング後に開口を完
全に充填するように開口の幅を十分狭くするようにし
て、窒化シリコン層およびスペーサ・ポリシリコン層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せる段階と、ベース・ポリシリコン層の接点およびエミ
ッタ・ポリシリコン層の接点を形成する段階を含む。
を達成するため、本発明は、ＢＩＣＭＯＳ集積回路製造
技術でキャパシタを製造する方法を提供する。この方法
は、厚い酸化物領域上に、ＭＯＳトランジスタのゲート
電極に対応するポリシリコン層を付着させる段階と、ベ
ース・ポリシリコン層および酸化シリコン層を連続的に
付着させる段階と、前記ベース・ポリシリコン層および
前記酸化シリコン層に開口を形成する段階と、酸化雰囲
気中で熱アニールを実施し、酸化物層を形成する段階
と、スペーサ・ポリシリコンがエッチング後に開口を完
全に充填するように開口の幅を十分狭くするようにし
て、窒化シリコン層およびスペーサ・ポリシリコン層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せる段階と、ベース・ポリシリコン層の接点およびエミ
ッタ・ポリシリコン層の接点を形成する段階を含む。
【０００５】本発明の一実施形態に基づく熱酸化物層
は、１０ｎｍの桁の厚さを有する。
は、１０ｎｍの桁の厚さを有する。
【０００６】本発明の一実施形態に基づく窒化シリコン
層は、３０ｎｍの桁の厚さを有する。
層は、３０ｎｍの桁の厚さを有する。
【０００７】本発明の一実施形態に基づくゲート・ポリ
シリコン層およびベース・ポリシリコン層はＰ型にドー
プされ、スペーサ・ポリシリコン層およびエミッタ・ポ
リシリコン層はＮ型にドープされる。
シリコン層およびベース・ポリシリコン層はＰ型にドー
プされ、スペーサ・ポリシリコン層およびエミッタ・ポ
リシリコン層はＮ型にドープされる。
【０００８】本発明の前記の目的、特徴および利点は、
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
【０００９】
【発明の実施の形態】半導体構成部分の表示の通例どお
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
【００１０】以下の説明では一般に、図１ないし図１１
の左側の、ＣＭＯＳ構成部分が形成される部分をＭＯＳ
側と称し、ＮＰＮ型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ、およびＮＰＮ型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
の左側の、ＣＭＯＳ構成部分が形成される部分をＭＯＳ
側と称し、ＮＰＮ型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ、およびＮＰＮ型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
【００１１】本発明の一態様に基づく初期の段階は、寸
法が非常に小さい（最小寸法、すなわちゲート寸法が
０．３５μｍ未満）ＣＭＯＳ集積回路の周知の製造段階
に相当する。
法が非常に小さい（最小寸法、すなわちゲート寸法が
０．３５μｍ未満）ＣＭＯＳ集積回路の周知の製造段階
に相当する。
【００１２】図１に示すように、Ｐ型基板１を基にし、
この上にＮ型エピタキシャル層２を形成する。このエピ
タキシャル層は比較的薄く、例えば約１〜１．２μｍの
厚さである。
この上にＮ型エピタキシャル層２を形成する。このエピ
タキシャル層は比較的薄く、例えば約１〜１．２μｍの
厚さである。
【００１３】エピタキシャル層を成長させる前に、ＣＭ
ＯＳトランジスタのＮウェルまたはＰウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にＮ+ 型埋込み層３を形成する。
ＯＳトランジスタのＮウェルまたはＰウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にＮ+ 型埋込み層３を形成する。
【００１４】図２に示すようにＭＯＳ側に、周知の技術
で形成した厚い酸化物層５の開口によってＭＯＳトラン
ジスタ領域を画定する。Ｎ型ウェル８およびＰ型ウェル
９を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域６を通し従来の方法で注入する。これらのウェ
ルは例えば、うち１回が厚い酸化物５を通しマスクをし
ていない領域に達する３回の連続注入によって形成す
る。これらのＮチャネルおよびＰチャネルはそれぞれ、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタに使用される。表面のドーピング濃度（約
１０16原子／ｃｍ3 ）がトランジスタのしきい電圧を決
定する。一般的なケースでは、Ｐウェルは（Ｐ+ 型埋込
み層と結びついて）Ｐ基板と電気的に接触する。しか
し、少なくともＰウェルのいくつかをＮ型埋込み層上に
形成することもできる。ＮウェルはＰ基板中に形成さ
れ、Ｐウェルのように形成されたＰ領域によって横方向
が分離されているため、完全に分離されている。
で形成した厚い酸化物層５の開口によってＭＯＳトラン
ジスタ領域を画定する。Ｎ型ウェル８およびＰ型ウェル
９を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域６を通し従来の方法で注入する。これらのウェ
ルは例えば、うち１回が厚い酸化物５を通しマスクをし
ていない領域に達する３回の連続注入によって形成す
る。これらのＮチャネルおよびＰチャネルはそれぞれ、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタに使用される。表面のドーピング濃度（約
１０16原子／ｃｍ3 ）がトランジスタのしきい電圧を決
定する。一般的なケースでは、Ｐウェルは（Ｐ+ 型埋込
み層と結びついて）Ｐ基板と電気的に接触する。しか
し、少なくともＰウェルのいくつかをＮ型埋込み層上に
形成することもできる。ＮウェルはＰ基板中に形成さ
れ、Ｐウェルのように形成されたＰ領域によって横方向
が分離されているため、完全に分離されている。
【００１５】同時に、コレクタ接触回復ドライブイン、
すなわち埋込み層３に結合したコレクタ・ウェル１０が
形成される領域を、バイポーラ側の厚い酸化物５内に画
定する。このコレクタ・ウェルは、Ｎ型ウェル８を形成
するために実施する注入の少なくともいくつか、または
単独のＮ+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、ＮチャネルＭＯＳトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。ＮＰＮ型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域１１もこの厚い酸化物
内に画定する。何回かにわたるＮウェルおよびＰウェル
の注入の際にはこの領域１１をマスクする。
すなわち埋込み層３に結合したコレクタ・ウェル１０が
形成される領域を、バイポーラ側の厚い酸化物５内に画
定する。このコレクタ・ウェルは、Ｎ型ウェル８を形成
するために実施する注入の少なくともいくつか、または
単独のＮ+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、ＮチャネルＭＯＳトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。ＮＰＮ型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域１１もこの厚い酸化物
内に画定する。何回かにわたるＮウェルおよびＰウェル
の注入の際にはこの領域１１をマスクする。
【００１６】図３に示すとおり、ＭＯＳ側に、ＭＯＳト
ランジスタの分離ゲート１３および１４を従来の方法で
形成し、第１の注入（ＬＤＤ）を実施し、スペーサ１５
および１６を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル８ではＰ型であり、ウ
ェル９ではＮ型である。Ｎチャネル・トランジスタのソ
ースおよびドレインのＰウェルへの注入の際に、コレク
タ・ウェル１０の表面に、次の結合を向上させるための
重くドープしたＮ型拡散１８を実施する。
ランジスタの分離ゲート１３および１４を従来の方法で
形成し、第１の注入（ＬＤＤ）を実施し、スペーサ１５
および１６を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル８ではＰ型であり、ウ
ェル９ではＮ型である。Ｎチャネル・トランジスタのソ
ースおよびドレインのＰウェルへの注入の際に、コレク
タ・ウェル１０の表面に、次の結合を向上させるための
重くドープしたＮ型拡散１８を実施する。
【００１７】次いで、高速熱アニール（１０２５℃）を
実施する。
実施する。
【００１８】この段階の終わりには、（結合シリサイド
化（linkup silicidation ）の可能性と金属被覆を除い
て）ＭＯＳトランジスタはほとんど完成している。この
段階の後、ＮＰＮ型バイポーラ・トランジスタの実施を
開始する。
化（linkup silicidation ）の可能性と金属被覆を除い
て）ＭＯＳトランジスタはほとんど完成している。この
段階の後、ＮＰＮ型バイポーラ・トランジスタの実施を
開始する。
【００１９】図４に示す段階では、厚さが例えば約２０
ｎｍの酸化シリコン層２１、およびこれに続く厚さが例
えば約３０ｎｍの窒化シリコン層２２を含む二重保護層
をＣＶＤによって構造全体の上に付着させる。この層２
１−２２の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域１１のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
ｎｍの酸化シリコン層２１、およびこれに続く厚さが例
えば約３０ｎｍの窒化シリコン層２２を含む二重保護層
をＣＶＤによって構造全体の上に付着させる。この層２
１−２２の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域１１のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
【００２０】図５に示す段階では、厚さが例えば約２０
０ｎｍのシリコン層２３、続いて厚さが例えば、約３０
０ｎｍの封入酸化物層２４を構造全体の上に付着させ
る。
０ｎｍのシリコン層２３、続いて厚さが例えば、約３０
０ｎｍの封入酸化物層２４を構造全体の上に付着させ
る。
【００２１】シリコン層２３は後述するように、ＮＰＮ
トランジスタの非真性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、Ｐ型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様に従い、ポリシリコンまたはドープされていな
いアモルファス・シリコンの層２３をまず付着させ、そ
の後この層にＰ型ドーピングを注入により実施すること
が好ましい。ホウ素は、ＢＦ２の形態で、非常に高いド
ーズ量（１０１５〜１０１６原子／ｃｍ２）、低いエネ
ルギーで注入し、注入されたホウ素がこの層の上部に集
中し、領域１１の下のシリコン基板にホウ素が注入され
ないようにするのが好ましい。
トランジスタの非真性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、Ｐ型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様に従い、ポリシリコンまたはドープされていな
いアモルファス・シリコンの層２３をまず付着させ、そ
の後この層にＰ型ドーピングを注入により実施すること
が好ましい。ホウ素は、ＢＦ２の形態で、非常に高いド
ーズ量（１０１５〜１０１６原子／ｃｍ２）、低いエネ
ルギーで注入し、注入されたホウ素がこの層の上部に集
中し、領域１１の下のシリコン基板にホウ素が注入され
ないようにするのが好ましい。
【００２２】図６に示す段階では、領域１１の中央部分
の層２４および２３に開口を開ける。この開口は、幅が
０．４μｍと０．８μｍの間で、単結晶シリコン中に５
０ｎｍ未満の深さに達するものとする。次いで、Ｎ型ド
ーパントを注入し、ＮＰＮトランジスタのコレクタ３０
を画定する。したがってこのコレクタは開口に対して自
己整合している。このＮ型注入は、中程度のドーズ量、
高いエネルギー（例えば、１０１２〜１０１４原子／ｃ
ｍ２、５００ｋｅＶ）で実施する。こうして、横方向の
広がりの制限が後に形成する真性ベースと実質的に等し
いコレクタ有効領域が得られる。これは、コレクタと非
真性ベースの間の漂遊容量が小さいＮＰＮトランジスタ
を得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧（一般に４ボル
ト）およびベース−コレクタ間の降伏電圧を十分高くす
ることと、ベース−コレクタ間の容量を小さくすること
との最も良い可能な妥協点を与えるように、この注入を
最適化する（例えば連続注入などによる）。このコレク
タの注入が、ＣＭＯＳトランジスタを最適化し、次いで
これとは別にＮＰＮトランジスタの特性を最適化するの
に適したドーピング濃度および厚さを有するエピタキシ
ャル層２をあらかじめ選択することを可能とすることに
留意されたい。特に、このエピタキシャル層を、ＮＰＮ
トランジスタのコレクタ層として直接使用しなければな
らない場合に比べて、この層の厚さを厚くすることがで
きる。
の層２４および２３に開口を開ける。この開口は、幅が
０．４μｍと０．８μｍの間で、単結晶シリコン中に５
０ｎｍ未満の深さに達するものとする。次いで、Ｎ型ド
ーパントを注入し、ＮＰＮトランジスタのコレクタ３０
を画定する。したがってこのコレクタは開口に対して自
己整合している。このＮ型注入は、中程度のドーズ量、
高いエネルギー（例えば、１０１２〜１０１４原子／ｃ
ｍ２、５００ｋｅＶ）で実施する。こうして、横方向の
広がりの制限が後に形成する真性ベースと実質的に等し
いコレクタ有効領域が得られる。これは、コレクタと非
真性ベースの間の漂遊容量が小さいＮＰＮトランジスタ
を得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧（一般に４ボル
ト）およびベース−コレクタ間の降伏電圧を十分高くす
ることと、ベース−コレクタ間の容量を小さくすること
との最も良い可能な妥協点を与えるように、この注入を
最適化する（例えば連続注入などによる）。このコレク
タの注入が、ＣＭＯＳトランジスタを最適化し、次いで
これとは別にＮＰＮトランジスタの特性を最適化するの
に適したドーピング濃度および厚さを有するエピタキシ
ャル層２をあらかじめ選択することを可能とすることに
留意されたい。特に、このエピタキシャル層を、ＮＰＮ
トランジスタのコレクタ層として直接使用しなければな
らない場合に比べて、この層の厚さを厚くすることがで
きる。
【００２３】図７に示すように、レジスト・マスク除去
後、熱酸化が実施され、この間に厚さが５〜１０ｎｍの
桁の熱酸化物層３１が形成され、ポリシリコン層２３に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約１００ｎｍのエキストリンシック・ベース
領域３２を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで補完される。次いで、酸化物３１
を通してＰ型注入を実施し、層２３および２４の開口の
中央に真性ベース領域３３を形成させる。この真性ベー
スは、低エネルギーのホウ素（例えば、１０13原子／ｃ
ｍ2 、５ｋｅＶ）で注入を実施することが好ましい。ポ
リシリコン２３との接触は、このポリシリコンのホウ素
を横方向に拡散させることによって実施する。
後、熱酸化が実施され、この間に厚さが５〜１０ｎｍの
桁の熱酸化物層３１が形成され、ポリシリコン層２３に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約１００ｎｍのエキストリンシック・ベース
領域３２を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで補完される。次いで、酸化物３１
を通してＰ型注入を実施し、層２３および２４の開口の
中央に真性ベース領域３３を形成させる。この真性ベー
スは、低エネルギーのホウ素（例えば、１０13原子／ｃ
ｍ2 、５ｋｅＶ）で注入を実施することが好ましい。ポ
リシリコン２３との接触は、このポリシリコンのホウ素
を横方向に拡散させることによって実施する。
【００２４】次いで、薄い窒化シリコン層（３０ｎｍ）
を均一に付着させ、ポリシリコン層（１００ｎｍ）でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層２３および２４に掘られた開口の側面にスペーサ
４３のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ４３によって
エッチング（化学的エッチングまたはプラズマ・エッチ
ング）から保護されている領域４４の所定の場所だけ残
す。こうして、真性ベースを画定するために層２３およ
び２４に当初形成された開口よりも小さな開口が窒化物
４４およびスペーサ４３によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ１５０ｎｍの幅を有すると、この小開口の幅は約
０．５μｍになる。
を均一に付着させ、ポリシリコン層（１００ｎｍ）でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層２３および２４に掘られた開口の側面にスペーサ
４３のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ４３によって
エッチング（化学的エッチングまたはプラズマ・エッチ
ング）から保護されている領域４４の所定の場所だけ残
す。こうして、真性ベースを画定するために層２３およ
び２４に当初形成された開口よりも小さな開口が窒化物
４４およびスペーサ４３によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ１５０ｎｍの幅を有すると、この小開口の幅は約
０．５μｍになる。
【００２５】図８に示す段階では、エミッタ注入（ホウ
素）の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層３１を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたＮ型ポリシリコン層を付着させ、次いでエッチ
ングして、領域４６を所定の位置に残す。ドープされた
ポリシリコン層領域４６を選択した場所に維持して、例
えば、このポリシリコン領域４６とベース・ポリシリコ
ン領域２３の間にキャパシタを形成することができる。
素）の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層３１を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたＮ型ポリシリコン層を付着させ、次いでエッチ
ングして、領域４６を所定の位置に残す。ドープされた
ポリシリコン層領域４６を選択した場所に維持して、例
えば、このポリシリコン領域４６とベース・ポリシリコ
ン領域２３の間にキャパシタを形成することができる。
【００２６】図９に示す段階では、バイポーラ・トラン
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層２３の部分を使用するデバイス（レジスタ、キ
ャパシタ等）を含む領域が他にあれば、その領域を除く
部分から酸化物層２４およびベース・ポリシリコン層２
３を除去する。次いで、封入酸化シリコン層４７を付着
させる。
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層２３の部分を使用するデバイス（レジスタ、キ
ャパシタ等）を含む領域が他にあれば、その領域を除く
部分から酸化物層２４およびベース・ポリシリコン層２
３を除去する。次いで、封入酸化シリコン層４７を付着
させる。
【００２７】次いで、トランジスタのベース領域の中央
のポリシリコン層４６に含まれたドーパントの浸透アニ
ールを実施して、Ｎ型エミッタ４９を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約６０ｎｍに
する。このアニールは、高速熱アニール型および／また
は炉アニールである。熱処理条件（３０秒、１０００
℃）は、ＭＯＳトランジスタに対するものより軽いの
で、ＭＯＳトランジスタに影響を与えることはない。
のポリシリコン層４６に含まれたドーパントの浸透アニ
ールを実施して、Ｎ型エミッタ４９を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約６０ｎｍに
する。このアニールは、高速熱アニール型および／また
は炉アニールである。熱処理条件（３０秒、１０００
℃）は、ＭＯＳトランジスタに対するものより軽いの
で、ＭＯＳトランジスタに影響を与えることはない。
【００２８】図１０に示す段階では、例えば、Ｐチャネ
ルＭＯＳトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び／またはポリシリコン領域の上の封入酸化シリコン層
４７、窒化シリコン層２２、保護酸化シリコン層２１を
除去する。次いで、金属ケイ化物５０を、露出したポリ
シリコンおよび単結晶シリコン領域上に選択的に形成す
る。
ルＭＯＳトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び／またはポリシリコン領域の上の封入酸化シリコン層
４７、窒化シリコン層２２、保護酸化シリコン層２１を
除去する。次いで、金属ケイ化物５０を、露出したポリ
シリコンおよび単結晶シリコン領域上に選択的に形成す
る。
【００２９】図１１に示す段階では、平坦化分離層５１
を、周知の方法、例えばホウ素およびリンをドープした
ガラス（ＢＰＳＧ）を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図１１では、ＰチャネルＭＯＳトランジスタのドレイン
接点５３、バイポーラ・トランジスタのコレクタ接点５
４、エミッタ接点５５、ベース接点５６のみを示した。
を、周知の方法、例えばホウ素およびリンをドープした
ガラス（ＢＰＳＧ）を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図１１では、ＰチャネルＭＯＳトランジスタのドレイン
接点５３、バイポーラ・トランジスタのコレクタ接点５
４、エミッタ接点５５、ベース接点５６のみを示した。
【００３０】図１２は、図１１のバイポーラ側に対応
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
【００３１】桁の大きさの例を与えるため示すが、具体
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる（ｅは厚さ、Ｃｓは表面
濃度または均質な層の平均濃度を表す）。 基板１：Ｃｓ= １０15原子／ｃｍ3 エピ層２：Ｃｓ= １０16原子／ｃｍ3 、ｅ= ０．８〜
１．４μｍ 埋込み層３：Ｃｓ= １０20原子／ｃｍ3 酸化物５：ｅ= ０．５μｍ Ｎ型またはＰ型ソースおよびドレイン：Ｃｓ=1０20原子
／ｃｍ3 、ｅ =０．１５μｍ
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる（ｅは厚さ、Ｃｓは表面
濃度または均質な層の平均濃度を表す）。 基板１：Ｃｓ= １０15原子／ｃｍ3 エピ層２：Ｃｓ= １０16原子／ｃｍ3 、ｅ= ０．８〜
１．４μｍ 埋込み層３：Ｃｓ= １０20原子／ｃｍ3 酸化物５：ｅ= ０．５μｍ Ｎ型またはＰ型ソースおよびドレイン：Ｃｓ=1０20原子
／ｃｍ3 、ｅ =０．１５μｍ
【００３２】前述の製造方法は、高精細ＣＭＯＳトラン
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
【００３３】このバイポーラ・トランジスタは多くの利
点を有する。その性能は、ＣＭＯＳトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる（遮断周波数４０ＧＨｚ超）。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点（Ｐ+ ポリシリコン中にある）が、
ベースの抵抗を有利に大幅に低減し、ＲＦ雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能ＣＭＯＳ回路
と同じチップ上に結合できる可能性がある。
点を有する。その性能は、ＣＭＯＳトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる（遮断周波数４０ＧＨｚ超）。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点（Ｐ+ ポリシリコン中にある）が、
ベースの抵抗を有利に大幅に低減し、ＲＦ雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能ＣＭＯＳ回路
と同じチップ上に結合できる可能性がある。
【００３４】本発明は、前述の技術にしたがって製造し
たＢＩＣＭＯＳ集積回路中に、製造段階数を増加させる
ことなく大容量のキャパシタを実現することを目的とす
る。
たＢＩＣＭＯＳ集積回路中に、製造段階数を増加させる
ことなく大容量のキャパシタを実現することを目的とす
る。
【００３５】このような大容量キャパシタの製造を、図
１３ないし図１９に関して説明する。図１３ないし図１
９はぞれぞれ、図３ないし図９に対応する。
１３ないし図１９に関して説明する。図１３ないし図１
９はぞれぞれ、図３ないし図９に対応する。
【００３６】図１３に示すように図３の段階で、ＭＯＳ
トランジスタのゲート１３および１４に加えて、厚い酸
化物領域５上にＰ型にドープしたポリシリコン層１１３
を形成する（ＰチャネルＭＯＳトランジスタのゲート１
３と同様の方法、すなわちこれらのトランジスタのソー
スおよびドレインと同じ注入による従来の方法で形成す
る）。当然のことながら、スペーサ１５に対応するスペ
ーサ１１５をこの層の縁部に形成する。
トランジスタのゲート１３および１４に加えて、厚い酸
化物領域５上にＰ型にドープしたポリシリコン層１１３
を形成する（ＰチャネルＭＯＳトランジスタのゲート１
３と同様の方法、すなわちこれらのトランジスタのソー
スおよびドレインと同じ注入による従来の方法で形成す
る）。当然のことながら、スペーサ１５に対応するスペ
ーサ１１５をこの層の縁部に形成する。
【００３７】図１４に示すように図４の段階で、酸化シ
リコン２１と窒化シリコン２２の二重層を付着させ、エ
ミッタ−ベース開口１１を開けるのと同時に層１１３の
上部の上に開口を開ける。
リコン２１と窒化シリコン２２の二重層を付着させ、エ
ミッタ−ベース開口１１を開けるのと同時に層１１３の
上部の上に開口を開ける。
【００３８】図１５の段階では、構造を、ベース・ポリ
シリコン層２３および保護酸化物層２４でおおう。
シリコン層２３および保護酸化物層２４でおおう。
【００３９】図１６の段階では、ポリシリコン層１１３
の上の部分の層２３および２４をエッチングし、エミッ
タ−ベース開口を形成するのと同時に開口１０１を形成
する。
の上の部分の層２３および２４をエッチングし、エミッ
タ−ベース開口を形成するのと同時に開口１０１を形成
する。
【００４０】図１７に示すように、図７の段階で、層３
１に対応する熱酸化物層１３１および窒化シリコン領域
４４に対応する窒化シリコン層１４４を含むコーティン
グを、開口１０１の底面および縁部に形成するために、
熱酸化および窒化物付着を実施する。次いで、エッチン
グしてスペーサ４３を形成するポリシリコン層を付着さ
せる。
１に対応する熱酸化物層１３１および窒化シリコン領域
４４に対応する窒化シリコン層１４４を含むコーティン
グを、開口１０１の底面および縁部に形成するために、
熱酸化および窒化物付着を実施する。次いで、エッチン
グしてスペーサ４３を形成するポリシリコン層を付着さ
せる。
【００４１】開口１０１の幅は、ポリシリコンのエッチ
ング後、この開口がポリシリコン１４３で完全に充填さ
れているように選択する。スペーサの幅が約１５０から
２００ｎｍとなるような構造とした場合に、開口１０１
の最大幅が約３５０ｎｍになることを意味する。さら
に、スペーサ４３がドープしていないポリシリコン中に
形成されることは前に説明した。ここでは、Ｎ+ 型に重
くドープしたポリシリコンに注入を実施してこれらのス
ペーサを形成することを選択する。これは、エミッタ−
ベース側の構造の動作を変更しない。領域４３のＮ型ド
ーピング濃度は実質的に無関係だからである。
ング後、この開口がポリシリコン１４３で完全に充填さ
れているように選択する。スペーサの幅が約１５０から
２００ｎｍとなるような構造とした場合に、開口１０１
の最大幅が約３５０ｎｍになることを意味する。さら
に、スペーサ４３がドープしていないポリシリコン中に
形成されることは前に説明した。ここでは、Ｎ+ 型に重
くドープしたポリシリコンに注入を実施してこれらのス
ペーサを形成することを選択する。これは、エミッタ−
ベース側の構造の動作を変更しない。領域４３のＮ型ド
ーピング濃度は実質的に無関係だからである。
【００４２】図１８に示す次の段階では、Ｎ型にドープ
したエミッタのポリシリコンをエッチングし、領域４６
に対応する領域１４６を得る。領域１４６は特に領域１
４３をおおう。
したエミッタのポリシリコンをエッチングし、領域４６
に対応する領域１４６を得る。領域１４６は特に領域１
４３をおおう。
【００４３】したがって、Ｎ+ 型ポリシリコンで形成さ
れ領域１４３〜１４６に対応する第一電極とＰ+ 型ポリ
シリコンで形成され領域１１３〜１２３に対応する第二
電極を有するコンデンサが得られる。これらの電極は、
厚さ約５〜１０ｎｍの薄い酸化物層３１と、厚さ約３０
ｎｍの窒化シリコン層１４４とによって分離される。
れ領域１４３〜１４６に対応する第一電極とＰ+ 型ポリ
シリコンで形成され領域１１３〜１２３に対応する第二
電極を有するコンデンサが得られる。これらの電極は、
厚さ約５〜１０ｎｍの薄い酸化物層３１と、厚さ約３０
ｎｍの窒化シリコン層１４４とによって分離される。
【００４４】この方法は、もちろん各電極への接点の実
施を除き、キャパシタ領域の側面になんら特定の段階を
含まずに続行される。
施を除き、キャパシタ領域の側面になんら特定の段階を
含まずに続行される。
【００４５】一方で、水平方向に対向した電極によっ
て、他方で、垂直方向、周辺に対向した電極によってキ
ャパシタを実現することにより、また、酸化物に比べて
窒化物が高い比誘電率を有することにより単位表面積当
たりの容量が非常に大きなキャパシタが得られる。単位
表面積当たりの容量は、酸化物１３１の厚さおよび窒化
物１４４の厚さを選択することによって調節することが
できる。ポリシリコン・スペーサで開口１０１を完全に
充填してしまわなくてはならないので、この方法で実施
できるのは、非常に小さな寸法のキャパシタに限られ
る。実際に非常に多くの同一のキャパシタを並べて形成
し、様々な方法で集積して、周辺長／表面積比が等し
く、容量が同一の一般的なキャパシタを得ることができ
るので、このことは、事実、有利なことである。キャパ
シタ網を形成することもできる。
て、他方で、垂直方向、周辺に対向した電極によってキ
ャパシタを実現することにより、また、酸化物に比べて
窒化物が高い比誘電率を有することにより単位表面積当
たりの容量が非常に大きなキャパシタが得られる。単位
表面積当たりの容量は、酸化物１３１の厚さおよび窒化
物１４４の厚さを選択することによって調節することが
できる。ポリシリコン・スペーサで開口１０１を完全に
充填してしまわなくてはならないので、この方法で実施
できるのは、非常に小さな寸法のキャパシタに限られ
る。実際に非常に多くの同一のキャパシタを並べて形成
し、様々な方法で集積して、周辺長／表面積比が等し
く、容量が同一の一般的なキャパシタを得ることができ
るので、このことは、事実、有利なことである。キャパ
シタ網を形成することもできる。
【００４６】これらのキャパシタを製造するのに、前述
の製造ラインの段階にさらに製造段階を追加する必要は
一切ないことを再び強調しておく。異なる段階で使用す
るマスクの外観を修正するだけで十分である。
の製造ラインの段階にさらに製造段階を追加する必要は
一切ないことを再び強調しておく。異なる段階で使用す
るマスクの外観を修正するだけで十分である。
【００４７】本発明に基づくラインを使用することによ
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能（例えば、他の材料
に対するエッチング選択性）を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能（例えば、他の材料
に対するエッチング選択性）を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
【００４８】このような変更、修正、改良は、この開示
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、添付の特
許請求の範囲およびその等価物に定義されたもののみに
限定されるものである。
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、添付の特
許請求の範囲およびその等価物に定義されたもののみに
限定されるものである。
【図１】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図２】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図３】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図４】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図５】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図６】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図７】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図８】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図９】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１０】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１１】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１２】図１ないし図１１に示す方法で得られるＮＰ
Ｎ型バイポーラ・トランジスタの拡大図である。
Ｎ型バイポーラ・トランジスタの拡大図である。
【図１３】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１４】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１５】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１６】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１７】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１８】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１９】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ Ｎ+ 型埋込み層 ５ 厚い酸化物層 ８ Ｎ型ウェル ９ Ｐ型ウェル ６ 薄い酸化物領域 １０ コレクタ・ウェル １１ ＮＰＮ型トランジスタのベースおよびエミッタを
形成する領域 １３ ＭＯＳトランジスタのゲート １４ ＭＯＳトランジスタのゲート １５ スペーサ １６ スペーサ １８ 重くドープしたＮ型拡散 ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ 封入酸化物層 ３０ コレクタ ３１ 熱酸化物層 ３２ 外来性ベース領域 ３３ 真性ベース領域 ４３ スペーサ ４４ 窒化シリコン層 ４６ 重くドープしたポリシリコン層 ４７ 封入酸化シリコン層 ５０ 金属ケイ化物 ５１ 平坦化分離層 ５３ ドレイン接点 ５４ コレクタ接点 ５５ エミッタ接点 ５６ ベース接点 １１３ Ｐ型ポリシリコン層 １１５ スペーサ １０１ 開口 １４３ ポリシリコン・スペーサ １３１ 熱酸化物層 １４４ 窒化シリコン層
形成する領域 １３ ＭＯＳトランジスタのゲート １４ ＭＯＳトランジスタのゲート １５ スペーサ １６ スペーサ １８ 重くドープしたＮ型拡散 ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ 封入酸化物層 ３０ コレクタ ３１ 熱酸化物層 ３２ 外来性ベース領域 ３３ 真性ベース領域 ４３ スペーサ ４４ 窒化シリコン層 ４６ 重くドープしたポリシリコン層 ４７ 封入酸化シリコン層 ５０ 金属ケイ化物 ５１ 平坦化分離層 ５３ ドレイン接点 ５４ コレクタ接点 ５５ エミッタ接点 ５６ ベース接点 １１３ Ｐ型ポリシリコン層 １１５ スペーサ １０１ 開口 １４３ ポリシリコン・スペーサ １３１ 熱酸化物層 １４４ 窒化シリコン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8249 H01L 21/8222 H01L 27/06 H01L 27/04
Claims (4)
- 【請求項１】 共通基板の上に少なくとも相補形ＭＯＳ
トランジスタとバイポーラトランジスタを形成するＢＩ
ＣＭＯＳ集積回路の製造方法において、 前記基板の上の厚い酸化物領域（５）上に、ＭＯＳトラ
ンジスタのゲート電極に対応するポリシリコン層（１１
３）を付着させる段階と、 その上にベース・ポリシリコン層（２３）および酸化シ
リコン層（２４）を連続的に付着させる段階と、 前記ベース・ポリシリコン層（２３）および前記酸化シ
リコン層（２４）に開口（１０１）を形成する段階と、 酸化雰囲気中で熱アニールを実施し、開口（１０１）の
底部のポリシリコン層（１１３）を酸化させて、酸化物
層（１３１）を形成する段階と、 窒化シリコン層（１４４）とスペーサ・ポリシリコン層
（１４３）を順に前記開口（１０１）内に付着させる段
階とを有し、前記開口（１０１）の幅は前記スペーサ・
ポリシリコン層のエッチング後に前記開口が完全に充填
される程度に小さく、 エミッタ・ポリシリコン層（１４６）を前記スペーサ・
ポリシリコン層の上に付着させる段階と、 ベース・ポリシリコン層の接点およびエミッタ・ポリシ
リコン層の接点を形成する段階とを有し、 前記酸化物層（１３１）と前記窒化シリコン層（１４
４）を誘電体とし、前記ポリシリコン層（１１３）と前
記ベース・ポリシリコン層（２３）を一方の電極とし、
前記スペーサ・ポリシリコン層（１４３）と前記エミッ
タ・ポリシリコン層（１４６）を他方の電極とするキャ
パシタを形成することを特徴とする、 ＢＩＣＭＯＳ集積回路製造技術でキャパシタを製造する
方法。 - 【請求項２】 熱酸化物層（１３１）が、１０ｎｍの桁
の厚さを有することを特徴とする、請求項１に記載の方
法。 - 【請求項３】 窒化シリコン層（１４４）が、３０ｎｍ
の桁の厚さを有することを特徴とする、請求項１に記載
の方法。 - 【請求項４】 ゲート・ポリシリコン層およびベース・
ポリシリコン層がＰ型にドープされ、スペーサ・ポリシ
リコン層およびエミッタ・ポリシリコン層がＮ型にドー
プされることを特徴とする、請求項１に記載の方法。
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| CA2074848C (en) * | 1992-07-29 | 1998-02-10 | Joseph P. Ellul | Method of forming electrodes for trench capacitors |
| US5286667A (en) * | 1992-08-11 | 1994-02-15 | Taiwan Semiconductor Manufacturing Company | Modified and robust self-aligning contact process |
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| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
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| JP3444002B2 (ja) * | 1995-02-14 | 2003-09-08 | ソニー株式会社 | 半導体装置およびその製造方法 |
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